JP2006294096A - ヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置 - Google Patents
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Abstract
【課題】リダンダンシ回路において、プログラムされたヒューズの切れ残りが発生し、意図したリダンダンシ回路へ置換されない問題がある。またプログラムされたヒューズカット良品率がモニターできないという問題がある。
【解決手段】ヒューズのプログラム状態を読み出し、プログラムされたヒューズの本数をカウントし、期待値と比較することで、プログラムされたヒューズの本数と期待値との一致/不一致を検出する。この構成とすることでヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
【選択図】 図1
【解決手段】ヒューズのプログラム状態を読み出し、プログラムされたヒューズの本数をカウントし、期待値と比較することで、プログラムされたヒューズの本数と期待値との一致/不一致を検出する。この構成とすることでヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
【選択図】 図1
Description
本発明は、半導体記憶装置に係り、特にヒューズのプログラム状態を検出するヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置に関する。
近年、半導体素子が微細化され、半導体装置は大規模化されている。特に半導体記憶装置の分野ではその傾向が顕著である。たとえばダイナミックランダムアクセスメモリ(DRAM)においては1ギガビットのメモリ容量を有する製品が開発、実用化されている。
これらの半導体記憶装置においては、通常のメモリセルアレイが配置されたメインメモリセルアレイ領域のほかに、予備のメモリセルアレイを配置した救済用のリダンダンシメモリセルアレイ領域が用意されている。メインメモリセルアレイ領域の一部に欠陥が発見された場合には、欠陥メモリセルの代わりに、リダンダンシメモリセルに置き換えるリダンダンシ回路が採用されている。このリダンダンシ回路の採用により大規模化された半導体記憶装置の歩留まりを向上させ、コストダウンが図られている。これらのリダンダンシ回路には欠陥メモリセルのアドレス等を記憶させるプログラム素子が必要である。このプログラム素子としては、ポリシリや金属配線をレーザートリーマで切断する破壊ヒューズが主として使用されている。
リダンダンシ回路の利用方法として、(1)動作不良メモリセルの置き換え、(2)特性不良メモリセルの置き換え、(3)低グレードメモリセルの置き換えがある。(1)の動作不良メモリセルの置き換えとは、基本的な動作不良のメモリセルを救済するものである。この救済をLFT(Loose Function Test)不良救済と呼称する。(2)の特性不良メモリセルの置き換えとは、基本的な動作は行うが、スイッチング特性、保持特性等で不良になったメモリセルを救済するものである。この救済を特性不良救済と呼称する。(3)の低グレードメモリセルの置き換えとは、規格値は満足しているが規格値からの余裕度により数種類のグレードを設定し、低グレードのメモリセルを置き換えるものである。この置き換えをグレード救済と呼称する。
実際の半導体記憶装置には、1000リンク程度のリダンダンシ回路が備えられている。この1000リンクは概略として、LFT不良救済に20リンク程度、特性不良救済に200リンク程度、グレード救済に600リンク程度が使用されている。したがって大部分のリダンダンシ回路はグレード救済に使用されている。グレード救済の場合は低グレードから救済を開始し、次第に高いグレードを救済していく、すべてのリンクを使い切っても救済することが出来ないグレードに達すると、その1つ前のグレードまでのメモリセルを置き換える。全てのリンク数を使用するのではなく、チップとして同じグレードになるようにリダンダンシ回路に置き換える。
リダンダンシ回路に置き換えた場合、プログラムされたヒューズが正常にカットされ、プログラムとおりに置き換えられたどうかの置換率の確認が必要である。プログラムされたヒューズが正常にカットされない場合には、意図しないメモリセルがリダンダンシ回路に置き換えられ、逆に不良のメモリセルはリダンダンシ回路に置き換えられないことで、そのチップは不良判定される。従って置換率の確認は非常に重要となる。しかし、下記の理由により、置換率の確認はLFT不良救済のリダンダンシ回路により行われることで、その精度は非常に低く、実効的に確認できていないという問題がある。
リダンダンシ回路により救済を行った場合の再現性としては、LFT不良救済は99%一致するが、特性不良救済は95%の一致しか得られない。この理由は、ヒューズが正常にカットされたかどうかとともに、テスター機差、温度条件差、などの要因が含まれることにある。さらにグレード救済はその再現率すら不明である。グレード救済は低グレードのメモリセルを置き換えることから、その特性値を直接比較する必要がある。特性値を比較するには各メモリセルの特性値を1つ1つ求める必要があり、これは実用的には不可能である。実用的には特性の分布がどの程度の範囲に分布しているかを調べるのがせいぜいである。従って、置換率の確認は再現性のよいLFT不良救済のリダンダンシ回路により行われることになる。
通常リダンダンシ回路の1リンクに使用されるヒューズ数は、10から12個であり、平均して半数のヒューズがカットされる。従って1000リンクのリダンダンシ回路をプログラムするには5000個のヒューズをカットする必要があり、すべてが正しく切れてはじめて望みの製品が得られることになる。カットの不良率0.02%(2E−4)のときにはチップが良品となる確率が50%であり、これを90%にするには更に1桁、99%の成功率を得るには(1E−6)程度以下の不良率をキープしなければならない。これをLFT不良救済の置換率で調べるとすると、LFT不良救済に使用される比率は約2%であることから、不良率が(2E−2)程度の精度しか確認できない。そのため、チップが良品になるかどうかは判断できないという問題がある。すなわちテスターの機差等を含まないで、ヒューズカット良品率が簡単に検出できる方法がないという問題がある。
プログラムされたヒューズの状態を調べる方法として特許文献1(特開平2004-296051)がある。特許文献1の発明を利用し、ヒューズがプログラムとおりにカットされたかどうかを確認することができる。特許文献1によれば、リダンダンシ回路に使用される1つ1つのヒューズのプログラム状況が確認できる。プログラムされた(カットされた)ヒューズの数を数え、各チップのどのヒューズを切るべきかを決めたデータよりカットすべきヒューズ数と比較することで、ヒューズがプログラムとおりにカットされたかどうかを確認できる。以下、ヒューズがプログラムとおりにカットされた比率をヒューズカット良品率、リダンダンシ回路が期待どおりに置き換わる比率を置換率と称する。
特許文献1(特開平2004-296051)に記載されたリダンダンシ制御ブロック10を図5に示す。n個のリダンダンシ回路のそれぞれに対応する制御ユニットを備えたリダンダンシ制御ブロック10は、リダンダンシ回路選択回路11、リダンダンシデコーダ回路12、デコーダキラー回路13から構成されている。リダンダンシ回路選択回路11は、n個のリダンダンシ回路を識別し、選択し選択信号SelKを出力する回路である。リダンダンシデコーダ回路12は、イネーブル判定回路14、複数のアドレス判定回路15、デコーダ出力回路16から構成する。ここでは、アドレス判定回路15は1リンクにつきアドレス信号A1〜Amに対応してm個備えられている。
通常動作時には、イネーブル判定回路14と複数のアドレス判定回路15は、それぞれイネーブル信号とイネーブルヒューズのプログラム状態との一致/不一致、及びアドレス信号とアドレスヒューズのプログラム状態との一致/不一致を判定し、イネーブル判定信号EnK及びアドレス判定信号RAiを出力する。テストモード時には、イネーブル判定回路14と複数のアドレス判定回路15は、ヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力する。判定信号EnK及びRAiには調査したい信号のヒューズのプログラム状態が出力される。
デコーダ出力回路16は、判定信号EnK及びRAiが入力され、通常時には該当するリダンダンシ回路が使用/不使用、テストモード時には該当するヒューズのプログラム状態を示すデコーダ出力信号RedKを出力する。ここでヒューズにプログラムされ、カットされたときのヒューズ信号(Fen、Fi)はハイレベルを出力するものとする。デコーダキラー回路13は、デコーダ出力信号RedKを入力され、キラー信号5を出力するものである。リダンダンシ制御ブロック10は、テストモードにおいて、ヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力することで、判定信号EnK及びRAiには調査したい信号のヒューズのプログラム状態が出力される。従って、テストモードで出力されるキラー信号5をカウントすることで、プログラムされカットされたヒューズの数を計数することができる。
しかし、この先願の発明を利用した際には、測定時間がかかりすぎるという問題点がある。カットされたヒューズの数が計数するには、ヒューズを1メモリサイクルでテストし、プログラム(カット)されたかどうかの結果を読み出せばよい。しかし通常のテスターでは、そのカットされたヒューズのみを計数する手段は備えていない。フェイルビットマップを利用して数えることができるが、フェイルビットマップを備えたテスターは非常に高価であり、量産的ではない。そのため、ヒューズ1個を1テストサイクルとしてテストし、その結果を判定することになる。
テストにおけるメモリサイクルは100ns程度であるが、テストサイクルとして、データのpass/failを判断するには1ms程度必要である。ヒューズ1個を1テストサイクルとしてテストするとテスト時間が長くなる。半導体チップ一個分の10000個のヒューズをテストするには10秒程度必要である。さらにウェハー1枚に500から1000個のチップが搭載されていればウェハーあたり約2時間の測定時間が必要となり、量産のオンラインで測定しヒューズプログラム精度をモニターすることは出来ない。従って先願の発明によっても、量産オンラインとして、ヒューズカット良品率をモニターし、リダンダンシ回路の置換率を確認することができないという問題がある。
半導体記憶装置には、リダンダンシ回路が使用され、歩留まりの向上、コストダウンに役立っている。しかし、リダンダンシ回路のヒューズが正常にカットされ、プログラムとおりにリダンダンシ回路に置き換わったかどうかの確認ができないという問題がある。
本発明の課題は,上記した問題に鑑み、量産オンラインで実施できる簡便なヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置を提供することにある。
本願の半導体記憶装置は、個々のプログラム素子のプログラム(書き込みまたは未書き込み)状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致/不一致を判定する一致検出回路と、を備えたヒューズ検出回路を内蔵したことを特徴とする。
本願の半導体記憶装置においては、前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする。
本願の半導体記憶装置においては、前記カウンター回路は、さらにテスター装置からカウント信号を入力することでカウントアップすることを特徴とする。
本願の半導体記憶装置においては、前記キラー信号は1コマンドサイクル毎に出力されることを特徴とする。
本願の半導体記憶装置においては、前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする。
本願の半導体記憶装置においては、前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする。
本願のヒューズ検出方法は、個々のプログラム素子のプログラム(書き込みまたは未書き込み)状態を読み出しキラー信号を生成するステップと、前記キラー信号の書き込みまたは未書き込み状態の一方をカウントし、そのカウント数を求めるステップと、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力するステップと、前記カウント数と前記期待値とを比較し、一致・不一致を判定するステップを備えたことを特徴とする。
本願のヒューズ検出方法においては、前記期待値として、一部の下位ビットのみを入力することを特徴とする。
本願のヒューズ検出方法においては、前記一致・不一致を判定するステップにおいて、不一致と判定されたときに、さらに前記カウント数をカウントアップし、前記カウント数と前記期待値とを比較することを特徴とする。
本願のヒューズ検出回路は、個々のプログラム素子のプログラム(書き込みまたは未書き込み)状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致/不一致を判定する一致検出回路とを備えたことを特徴とする。
本願のヒューズ検出回路においては、前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする。
本願のヒューズ検出回路においては、前記カウンター回路は、テスター装置から入力することでさらにカウントアップすることを特徴とする。
本願のヒューズ検出回路においては、前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする。
本願のヒューズ検出回路においては、前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする。
ヒューズのプログラム状態を読み出し、プログラムされたヒューズの本数をカウントし、期待値と比較することで、プログラムされたヒューズの本数と期待値との一致/不一致を検出する。この構成とすることでヒューズカット良品率が得られ、最適なヒューズカット条件を得られる効果がある。本願によれば量産オンラインに適用できる簡便なヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
本発明のヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置について、図面を参照して説明する。
実施例1として、図1、図5を用いて説明する。図1に本願のヒューズカウント判定回路1を示す。ヒューズカウント判定回路1は個々のヒューズがカットされたかどうかのキラー信号5を入力され、キラー信号5のハイレベル信号をカウントし、カットすべきヒューズ数の期待値と比較し、一致するかどうかの一致出力6を出力するものである。図5にはリダンダンシ制御ブロックを示す。本実施例においては図5のダンダンシ制御ブロックからのキラー信号5が入力される。
ヒューズカウント判定回路1は、キラー信号5を入力されるカウンター2と、リダンダンシ回路のヒューズのうち、プログラムされるべきヒューズ本数の期待値が入力されたヒューズブロック3と、一致検出回路4から構成される。一致検出回路4はさらにカウンター2の出力と、ヒューズブロック3の出力とをビット毎に比較し一致したかどうかを判定する複数の一致回路EX−NOR1と、それぞれの一致回路EX−NOR1の出力が入力されるナンド回路NAND1と、ナンド回路NAND1の出力と判定読み出し信号READが入力され、一致出力6を出力するアンド回路AND1とから構成される。
カウンター2にはキラー信号5が入力され、キラー信号5をカウントアップする。カウンター2は例えば2進法のカウンターで構成できる。キラー信号5は図5のリダンダンシ制御ブロック10で生成され、ヒューズがプログラムされ、カットされたかどうかのヒューズのプログラム状態を示す信号である。ここではヒューズが書き込まれカットされた場合に、キラー信号5はハイレベルとして出力されるものとする。カウンター2はキラー信号5のハイレベルをカウントアップすることで、カットされたヒューズ数を計数する。
ヒューズブロック3には、リダンダンシ回路のヒューズをカットするときに同時に、カットすべきヒューズ本数の期待値をプログラムする。ここではカウンター2でのカウント法と同じく例えば2進法で表示する。また、ヒューズブロック3にプログラムされる期待値としては、期待値の下位ビットのみをプログラムすることもできる。LFT不良救済の再現性が99%であれば、現状のヒューズのカット成功率は99.9%であり、10000個のヒューズをカットした場合のヒューズのカット不良は、数個〜十数個である。従って、例えば下位の4〜5ビット(2進法の場合)のみを比較することで充分である。図1においては下位4ビットを示している。
一致検出回路4の一致回路EX−NOR1は、ビット毎に設けられ、カウンター出力と期待値との一致/不一致を判定する。カウンター回路2の各ビット出力と、ヒューズブロック3にプログラムされた期待値の各ビット出力とを入力される。カウンター出力と期待値が一致したらハイレベル、不一致の場合にはローレベルを出力する。ナンド回路NAND1には、それぞれの一致回路EX−NOR1からの出力が入力され、全ての入力がハイレベルの場合にローレベルを出力する。アンド回路AND1には、ナンド回路NAND1の出力と、読み出し信号READとが入力され、カウンター2の各ビット出力と、期待値の各ビット出力とが全て一致したかどうかの一致出力6を出力する。読み出し信号READは、読み出すべき全てのヒューズのテストが終了した時点で、一致出力6を出力させるタイミング信号であり、なくても好い。
また、一致出力6が不一致出力を示した場合には、カウンター2をさらにカウントアップさせて、一致出力6が一致出力を示すようにすることをできる。ヒューズのカット時、カット不充分でヒューズに切れ残りが発生したとする。この場合カウンター2のカウント数は少なく計数される。例えば、期待値は5001であるが、カウンター2は4997を示し、一致信号は不一致となる。このとき強制的にカウンター2を、カウントアップさせ、4つ進めた時点で、一致出力となる。従って、ヒューズの切れ残りは4個であることが確認できる。
強制的にカウンター2を、カウントアップさせる手段としては、新たにカウントアップコマンドを導入し、カウントアップコマンドが来るたびにパルスを1つ出力させ、このパルスとキラー信号5の論理和を取った信号をカウンター2に入れるようにする。このカウントアップコマンドを入れることで、テスターより強制的にカウンター2を、カウントアップさせことができる。
またこのとき期待値として下位ビットの01のみをプログラムしたときも4つ進めたときに一致出力となり、ヒューズの切れ残りは4個であることが確認できる。本実施例のようにカウンターが4ビットであるならば16個のパルスを入れれば元に戻ることから、15個のパルスを入れて一致を見たときは15個のカット数が少なかったと見るよりも、1つ余計に切っていた(切るべきでないヒューズを切った)と判断することが出来る。ヒューズのカット数の期待値との差からヒューズカット成功率とそれがオーバーカットかアンダーカットかが得られ、ヒューズカット工程のレーザートリーマの条件設定にフィードバックすることで、より安定したヒューズカット条件が得られる。
ここでキラー信号5の生成について図5を用いて説明する。キラー信号5を出力するリダンダンシ制御ブロック10は、テストモード状態とされ、ヒューズがカットされている場合にはハイレベルのキラー信号5を、ヒューズがカットされていない場合にはローレベルのキラー信号5を出力する。それぞれのヒューズに対しハイレベル、またはローレベルを1メモリサイクル毎に連続して出力し、キラー信号5として、カウンター2に出力する。テスターからの制御信号により全てのヒューズがテストされ、全てのヒューズのキラー信号が出力される。ここでメモリサイクルとは、ヒューズのプログラム状態を読み出し、キラー信号を出力し、キラー信号を入力されたカウンター回路において処理完了するまでの概念的なサイクルである。実際のメモリサイクルとしては、コマンド、またはクロックにより規定されるものである。例えばヒューズ読み出しコマンドを設け、ヒューズのプログラム状態を読み出し、キラー信号を出力し、キラー信号を入力されたカウンター回路においてカウントさせることができる。
ここで、個々のキラー信号5は、pass/fail判定されないで、ヒューズのプログラム状態を出力するだけである。そのために1つのヒューズに対しては、例えば100nsのメモリサイクルでテストできる。チップあたりに10000個のヒューズが備えられている場合でも10msのテスト時間となる。さらにウェハー1枚に500から1000個のチップが搭載されていればウェハーあたり5〜10秒の測定時間となる。さらに、ヒューズカウント判定回路1をチップ内に内蔵させる。チップ内に内蔵させることで、チップの並列測定可能となる。チップを並列測定することで、10msのテスト時間で、複数チップのヒューズカット良品率を同時に判定できる。従って、量産オンラインで、ヒューズが正常にプログラムされたどうかのヒューズカット良品率をモニターすることが可能となる。更にはヒューズカット数の差をウェハーマップに表すことにより、その分布から、例えばオーバーカット(アンダーカット)がランダムに発生していれば、レーザーのパワーが強い(弱い)と判断され、分布が偏っていれば装置の他の特性によるものか、あるいは拡散の膜厚等の偏りなどが考えられ、非常に早いフィードバックを得ることが出来る。
本実施例のヒューズカウント判定回路は、カウンター回路と、期待値がプログラムされたヒューズブロックと、カウンター回路の出力と期待値とを比較し一致信号を出力する一致検出回路から構成される。各ヒューズのプログラム状態を示すキラー信号をカウントし、期待値と比較し、一致/不一致の結果を出力する。不一致の場合には、さらにカウントアップさせ、ヒューズの切れ残り本数を確認することができる。ヒューズの切れ残り本数を確認し、ヒューズカット工程のレーザートリーマの条件設定にフィードバックすることで、より安定したヒューズカット条件が得られ、リダンダンシ回路の置換率向上と半導体記憶装置の歩留まり向上が図れる。
本実施例のヒューズカウント回路を用いることで、各ヒューズのプログラムカット良品率が得られる。ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
本願の実施例2について図2、図5を用いて説明する。本実施例はリダンダンシ制御ブロック10に使用されるアドレス判定回路15を示す実施例である。更に言えば特許文献1でいう1アドレス1ヒューズとし、イネーブルビットを用いる例である。本実施例は複合ゲートを用いることにより、排他論理和回路EX−OR、非排他論理和回路EX−NORが比較的コンパクトに出来ることから多用されている。イネーブルビットが必要な理由は、未書き込みのリダンダンシ回路はすべてが0番地またはFF番地(すべてのアドレスが1の番地)が選ばれてしまうことを防止するためである。アドレス判定回路15は各リンクのアドレス信号毎に設けられている。
図2(A)に第1のアドレス判定回路、図2(B)に第2のアドレス判定回路を示す。アドレス判定回路はアドレス信号Aiと、アドレスヒューズ信号Fiと、テスト信号TESTとを入力し、アドレス判定信号RAiを出力する。図5にはリダンダンシ制御ブロック10を示す。ここでリダンダンシ回路はn個のリンクを備え、そのK番目としてKで表す。各リンクはさらに複数のアドレス判定回路を備えており、その1つをアドレス信号Ai、アドレスヒューズ信号Fiと表す。
テスト信号TESTがローレベルで通常モード時には、アドレス判定信号回路は一致回路となり、アドレス信号Aiとアドレスヒューズ信号Fiが一致すればハイレベル、アドレス信号Aiとアドレスヒューズ信号Fiが不一致であればローレベルを出力する。アドレス判定信号RAi=Ai・/Fi+/Ai・Fiとなる。出力テスト信号TESTがハイレベルでテストモード時には、アドレス判定回路はヒューズのプログラム状態を出力する。ヒューズのプログラム状態を調査したいアドレス信号をローレベル、残りのアドレスをハイレベルとすることで、調査したいアドレスヒューズ信号Fiを出力する。アドレス判定信号RAi=Ai+/Ai・Fiとなる。
図2(A)の第1のアドレス判定回路は、ナンド回路NAND2,NAND3と、インバータ回路INV1と、NMOSトランジスタN1,N2,N3とPMOSトランジスタP1,P2,P3から構成される。ナンド回路NAND2にはアドレス信号Aiとテスト信号TESTが入力され、その出力をナンド回路NAND3に出力する。ナンド回路NAND3にはアドレスヒューズ信号Fiと、ナンド回路NAND2からの出力が入力され、その出力をインバータ回路INV1、PMOSトランジスタP1,NMOSトランジスタN3に出力する。インバータ回路INV1はナンド回路NAND3の出力を反転し、PMOSトランジスタP3,NMOSトランジスタN2に出力する。
PMOSトランジスタP1のドレイン、ソース、ゲートはPMOSトランジスタP2のソース、電源VDD、ナンド回路NAND3の出力に接続される。PMOSトランジスタP2のドレイン、ソース、ゲートはNMOSトランジスタN1のドレイン、PMOSトランジスタP1のドレイン、アドレス信号Aiに接続される。NMOSトランジスタN1のドレイン、ソース、ゲートはPMOSトランジスタP2のドレイン、NMOSトランジスタN2のドレイン、アドレス信号Aiに接続される。
NMOSトランジスタN2のドレイン、ソース、ゲートはNMOSトランジスタN1のソース、接地電位GND、インバータ回路INV1の出力に接続される。NMOSトランジスタN1のドレインとPMOSトランジスタP2のドレインとの節点からアドレス判定信号RAiが出力される。NMOSトランジスタN3とPMOSトランジスタP3はトランスファゲートを構成し、アドレス信号Aiとアドレス判定信号RAi間に接続され、ゲートにはナンド回路NAND3の出力、インバータ回路INV1の出力とに接続される。
これらの構成とすることで、出力テスト信号TESTがローレベルで通常モード時には、アドレス判定信号回路は一致回路となり、アドレス判定信号RAi=Ai・/Fi+/Ai・Fiを出力する。出力テスト信号TESTがハイレベルでテストモード時には、アドレス判定回路はヒューズのプログラム状態を、アドレス判定信号RAi=Ai+/Ai・Fiとして出力する。テストモード時には、テストしたいアドレス信号をローレベル、他のアドレス信号をハイレベルとする。他のアドレス信号はハイレベルであり、そのアドレス判定信号RAiはハイレベルになる。これはアドレス判定信号RAiがヒューズ判定を無視し選択する信号を出すことを意味する。テストしたいアドレス信号はローレベルであり、そのアドレス判定信号RAi=Fiとなり、ヒューズのプログラム状態を出力する。
本実施例ではAiとFiの排他論理和回路EX−ORを取っているが非排他論理和回路EX−NORでアドレス判定信号RAiを決定することが出来る。これには図2(A)の回路図のトランジスタP1,N3のゲートにインバータ回路INV1の出力を、トランジスタP3,N2のゲートにナンド回路NAND3の出力を与えれば得られる。どちらを使うかは設計の選択の問題であり、片方がカットされたヒューズの数を数えるのに対して、他方はカットされていないヒューズを数えることになる。しかし後述するように、排他論理和回路EX−ORと非排他論理和回路EX−NORの論理を混在させる必要のあるリダンダンシ回路が存在する。この場合にはカットされた数と、されてない数を足していくこととなり不都合が生じる。次に示す例はそのような両論理が混在してもヒューズは必ずカットされた数を数えるようにするものである。
図2(B)の第2のアドレス判定回路は、ナンド回路NAND4,NAND5と、一致回路EX−NOR2と、インバータ回路INV2と、NMOSトランジスタN1,N2,N3とPMOSトランジスタP1,P2,P3から構成される。ナンド回路NAND4にはアドレス信号Aiとテスト信号TESTが入力され、その出力をナンド回路NAND5に出力する。ナンド回路NAND5にはアドレスヒューズ信号Fiと、ナンド回路NAND4からの出力が入力され、その出力を一致回路EX−NOR2に出力する。一致回路EX−NOR2はナンド回路NAND5からの出力とテスト信号TESTとが入力され、インバータ回路INV2、PMOSトランジスタP3,NMOSトランジスタN2に出力する。インバータ回路INV2は一致回路EX−NOR2の出力を反転し、PMOSトランジスタP1,NMOSトランジスタN3に出力する。
PMOSトランジスタP1のドレイン、ソース、ゲートはPMOSトランジスタP2のソース、電源VDD、インバータ回路INV2の出力に接続される。PMOSトランジスタP2のドレイン、ソース、ゲートはNMOSトランジスタN1のドレイン、PMOSトランジスタP1のドレイン、アドレス信号Aiに接続される。NMOSトランジスタN1のドレイン、ソース、ゲートはPMOSトランジスタP2のドレイン、NMOSトランジスタN2のドレイン、アドレス信号Aiに接続される。
NMOSトランジスタN2のドレイン、ソース、ゲートはNMOSトランジスタN1のソース、接地電位GND、一致回路EX−NOR2の出力に接続される。NMOSトランジスタN1のドレインと、PMOSトランジスタP2のドレインとの節点からアドレス判定信号RAiが出力される。NMOSトランジスタN3とPMOSトランジスタP3はトランスファゲートを構成し、アドレス信号Aiとアドレス判定信号RAi間に接続され、ゲートにはインバータ回路INV2の出力、一致回路EX−NOR2の出力とに接続される。
これらの構成とすることで、出力テスト信号TESTがローレベルで通常モード時には、アドレス判定信号回路は一致回路となり、アドレス判定信号RAi=Ai*Fi+/Ai*/Fiを出力する。出力テスト信号TESTがハイレベルでテストモード時には、アドレス判定回路はヒューズのプログラム状態を、アドレス判定信号RAi=Ai+/Ai*Fiとして出力する。従って、テストモードにおいて、ヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力することで、判定信号EnK及びRAiには調査したい信号のヒューズのプログラム状態が出力される。従って、テストモードで出力されるキラー信号5をカウントすることで、プログラムされカットされたヒューズの数を計数することができる。このようにすることで排他論理和回路EX−OR、非排他論理和回路EX−NORのどちらを使ってもヒューズのプログラム状態を調査するときはアドレス判定信号RAi=Ai+/Ai*Fiを出すので両者の区別をせずに測定が可能となる。
本実施例のアドレス判定回路において、テストモード時にアドレスヒューズのプログラム状態を調査したいアドレス信号にローレベルを、残りのアドレス信号にハイレベルを入力することで、アドレス判定信号RAiには調査したい信号のヒューズのプログラム状態が出力される。このアドレス判定回路を用いることで、各ヒューズのプログラム状態を示す信号が得られ、ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
本願の実施例3について図3、図5を用いて説明する。本実施例はリダンダンシ制御ブロック10に使用されるイネーブル判定回路14を示す実施例である。イネーブル判定回路14はそれぞれのリンクに1つ設けられている。図3(A)に第1のイネーブル判定回路、図3(B)に第2のイネーブル判定回路を示す。図5にはリダンダンシ制御ブロック10を示す。
図3(A)の第1のイネーブル判定回路は、イネーブル信号Enと、イネーブルヒューズ信号Fenと、テスト信号TESTと、選択信号SelKとを入力とし、イネーブル判定信号EnKを出力する。選択信号SelKはリダンダンシ回路選択回路の出力で該当するリンクが選択されたかどうかの選択信号である。ナンド回路NAND6,NAND7と、インバータ回路INV3と、アンド回路AND2と,NMOSトランジスタN1,N2,N3とPMOSトランジスタP1,P2,P3から構成される。
ナンド回路NAND6にはイネーブル信号Enとテスト信号TESTが入力され、その出力をナンド回路NAND7に出力する。ナンド回路NAND7にはイネーブルヒューズ信号Fenと、ナンド回路NAND6からの出力が入力され、その出力をインバータ回路INV3、PMOSトランジスタP1,NMOSトランジスタN3に出力する。インバータ回路INV3はナンド回路NAND7の出力を反転し、PMOSトランジスタP3,NMOSトランジスタN2に出力する。アンド回路AND2は、選択信号SelKと、PMOSトランジスタP2のドレインとNMOSトランジスタN2のドレインの節点とが入力され、イネーブル判定信号EnKを出力する。
PMOSトランジスタP1のドレイン、ソース、ゲートはPMOSトランジスタP2のソース、電源VDD、ナンド回路NAND7の出力に接続される。PMOSトランジスタP2のドレイン、ソース、ゲートはNMOSトランジスタN1のドレイン、PMOSトランジスタP1のドレイン、イネーブル信号Enに接続される。NMOSトランジスタN1のドレイン、ソース、ゲートはPMOSトランジスタP2のドレイン、NMOSトランジスタN2のドレイン、イネーブル信号Enに接続される。
NMOSトランジスタN2のドレイン、ソース、ゲートはNMOSトランジスタN1のソース、接地電位GND、インバータ回路INV3の出力に接続される。NMOSトランジスタN3とPMOSトランジスタP3はトランスファゲートを構成し、イネーブル信号Enと、PMOSトランジスタP2のドレインとNMOSトランジスタN1のドレインとの節点間に接続され、ゲートにはナンド回路NAND7の出力、インバータ回路INV3の出力に接続される。
これらの構成とすることで、リダンダンシ選択回路11からの選択信号SelKがローレベルで、該当のリンクが選択されない場合には、イネーブル判定信号EnKはローレベルを出力する。リダンダンシ選択回路11からの選択信号SelKがハイレベルで、該当のリンクが選択された場合には、イネーブル判定信号EnK=En*TEST+/En*Fenとして出力する。イネーブル判定信号EnKは、テストモード(TEST信号がハイレベル)時、イネーブル信号Enがハイレベルのときにハイレベルを出力する。またイネーブル信号Enがローレベルのときにはイネーブルヒューズのプログラム状態によりハイレベル(ヒューズがカットされた時)、ローレベル(未カット時)を出力する。
従って、テストモード(TEST信号がハイレベル)時、イネーブル信号Enがローレベルのときには、イネーブルヒューズのプログラム状態をイネーブル判定回路のイネーブル判定信号EnKとして出力することになる。
図3(B)の第2のイネーブル判定回路は、イネーブルヒューズを設けない場合である。すなわち、ヒューズが1本もプログラムされてない時はこのリダンダンシ回路を使用していないと判断するものである。ヒューズがプログラムされると1を出力するとすればすべてのアドレスヒューズのどれか1つでもプログラムされていれば(F1〜Fm論理和を取れば)このリダンダンシ回路は使用されているとしてイネーブルを出す。
この場合には、1つのリンク内の全てのアドレスヒューズ信号F1〜Fi〜Fmと、テスト信号TESTと、選択信号SelKとを入力され、イネーブル判定信号EnKを出力する。オア回路OR1とアンド回路AND3から構成される。OR回路OR1は、1つのリンク内の全てのアドレスヒューズ信号F1〜Fi〜Fmとテスト信号TESTが入力され、アンド回路AND3に出力する。アンド回路AND3は、OR回路OR1の出力と選択信号SelKとを入力され、イネーブル判定信号EnKを出力する。
論理表としてはイネーブル判定信号Enk=SelK*(TEST+Fi)となる。テスト信号TESTがハイレベルではイネーブル判定信号Enk=SelKとなり、テスト信号TESTがローレベルではイネーブル判定信号Enk=SelK*Fiとなる。図3(B)の第2のイネーブル判定回路においては、イネーブルヒューズを使用しないため、テストモードで、イネーブルヒューズのプログラム状態を確認する必要はない。
このようなイネーブルヒューズを不要とするリダンダンシ回路ではアドレスヒューズを全て切っていないとき選択される番地(例えば0番地)をリダンダンシ回路で置き換えることは出来ない。この対策としてアドレスとヒューズの論理を、例えば排他論理和回路EX−ORをとっているならばリダンダンシ回路1つ以上のセットにアドレスとヒューズの論理の一部または全部を非排他論理和回路EX−NORにすると、0番地は非排他論理和回路EX−NORを用いたリダンダンシ回路のセットの非排他論理和回路EX−NORを用いたアドレスのヒューズを全て切ることで置き換えることが出来る。これが前述した排他論理和回路EX−OR、非排他論理和回路EX−NORの論理が混在する例である。
本実施例のイネーブル判定回路において、テストモード時にイネーブルヒューズのプログラム状態を調査したい時はイネーブル信号にローレベルを入力することで、イネーブルヒューズのプログラム状態が出力される。このイネーブル判定回路を用いることで、ヒューズのプログラム状態を示す信号が得られ、ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
本願の実施例4について図4を用いて説明する。本実施例はリダンダンシ制御ブロック10に使用されるデコーダ出力回路16を示す実施例である。図4のデコーダ出力回路16は、それぞれのリンクに設けられ、アンド回路AND4から構成される。アンド回路AND4はイネーブル判定回路14のイネーブル判定信号EnKと、アドレス判定回路からのアドレス判定信号RA1〜RAi〜RAmが入力され、出力RedKを出力する。
テスト信号TESTがローレベルで通常動作時には、イネーブル判定信号EnK、アドレス判定信号RAiは入力された信号とヒューズにプログラムされた内容が全て一致すれば、リダンダンシ回路の該当リンクが選択され、キラー信号によりリダンダンシメモリセルが選択され、通常メモリセルは選択されない。テスト信号TESTがハイレベルでテストモード時には、ヒューズのプログラム状態を調査したい信号(イネーブル信号またはアドレス信号)をローレベルとし、残りの信号をハイレベルとすることでデコーダ出力RedKには調査したい信号ヒューズのプログラム状態が出力される。
本実施例のデコーダ出力アドレス回路に、イネーブル判定回路からのイネーブル判定信号と、アドレス判定回路からのアドレス判定信号を入力する。テストモード時にアドレスヒューズのプログラム状態を調査したい信号にローレベルを、残りの信号にハイレベルを入力することで、デコーダ出力回路には調査したい信号のヒューズのプログラム状態が出力される。このデコーダ出力回路を用いることで、各ヒューズのプログラム状態を示す信号が得られ、ヒューズのプログラム状態を検出する検出方法、及びヒューズ検出回路を備えた半導体記憶装置が得られる。
以上、ヒューズ1個1個のプログラム情報を独立して読み出しその結果をキラー信号5として発生させる。キラー信号5を内部ヒューズカウンター回路で数え、あらかじめプログラムしてある期待値と比較することにより正しくプログラムされたか否かを調べることが出来ることを示した。一般的な読み出し方法としては、m個の各読み出すべきアドレスを指定するm進カウンター(アドレスカウンター)(mビットのシフトレジスターでもよい。以下同様)と、リダンダンシ回路のセット数nに相当するn進カウンター(リダンダンシーカウンター)を設ける。開始コマンドで各カウンター(アドレスカウンター、リダンダンシーカウンター、およびプログラムヒューズカウンター)をリセットさせる。ここで例えばアドレスカウンターを+1し、キャリーが出ると、それでリダンダンシーカウンターを+1して、次のリダンダンシ回路のセットを調べるようにしてリダンダンシーカウンターからのキャリーで終了としてもよい。
しかし1メモリサイクルでキラー信号を発生させるといっても、ロー系とコラム系ではリダンダンシ回路の構成、キラー回路の起動回路も異なり一括して動作させるのはかなりの回路設計の負担となり回路規模の増大を招く。そこでロー系とコラム系を分離し、カウントさせる。例えば読み出し用コマンドと、ロー系のコマンドと、カラム系のコマンドを設けることができる。読み出しコマンドはキラー信号の起動信号の発生と消滅をさせ、測定を指定されている系のヒューズのプログラム状態を読み出させる。ロー系のコマンドはロー系の初期設定とカウンターのイニシャライズを兼ねたコマンドである。カラム系のコマンドはコラム系の測定に切り替え初期設定するコマンドであり、このときは、プログラムヒューズカウンターはリセットさせない。これらのコマンドによりロー系のヒューズ、カラム系のヒューズを読み出させることができる。
また、読み出しコマンドを別個に設けることはクロック周波数の速いSDRAMでは読み出しサイクルがクロックとは独立に制御できるメリットがある。この場合には読み出しコマンド−コマンド間が読み出しサイクルとなる。また、もっと簡単にヒューズのプログラム状態を読み出すにはロー系あるいはコラム系のどちらかのみとすることもできる。ロー系あるいはコラム系の一方のヒューズのプログラム状態を読み出す場合は、おおむね半分のヒューズをチェックすることになるが、精度としては十分である。ロー系あるいはコラム系の一方のヒューズのプログラム状態を読み出す場合にも、本発明の求める精度のよいヒューズのカットの成功率が求められる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
1 ヒューズカウント判定回路
2 カウンター
3 ヒューズブロック
4 一致検出回路
5 キラー信号
6 一致出力
10 リダンダンシ制御ブロック
11 リダンダンシ回路選択回路
12 リダンダンシデコーダ回路
13 デコーダキラー回路
14 イネーブル判定回路
15 アドレス判定回路
16 デコーダ出力回路
2 カウンター
3 ヒューズブロック
4 一致検出回路
5 キラー信号
6 一致出力
10 リダンダンシ制御ブロック
11 リダンダンシ回路選択回路
12 リダンダンシデコーダ回路
13 デコーダキラー回路
14 イネーブル判定回路
15 アドレス判定回路
16 デコーダ出力回路
Claims (14)
- 個々のプログラム素子のプログラム(書き込みまたは未書き込み)状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致/不一致を判定する一致検出回路と、を備えたヒューズ検出回路を内蔵したことを特徴とする半導体記憶装置。
- 前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする請求項1に記載の半導体記憶装置。
- 前記カウンター回路は、さらにテスター装置からカウント信号を入力することでカウントアップすることを特徴とする請求項1に記載の半導体記憶装置。
- 前記キラー信号は1コマンドサイクル毎に出力されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする請求項1に記載の半導体記憶装置。
- 前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする請求項5に記載の半導体記憶装置。
- 個々のプログラム素子のプログラム(書き込みまたは未書き込み)状態を読み出しキラー信号を生成するステップと、前記キラー信号の書き込みまたは未書き込み状態の一方をカウントし、そのカウント数を求めるステップと、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力するステップと、前記カウント数と前記期待値とを比較し、一致・不一致を判定するステップを備えたことを特徴とするヒューズ検出方法。
- 前記期待値として、一部の下位ビットのみを入力することを特徴とする請求項7に記載のヒューズ検出方法。
- 前記一致・不一致を判定するステップにおいて、不一致と判定されたときに、さらに前記カウント数をカウントアップし、前記カウント数と前記期待値とを比較することを特徴とする請求項7に記載のヒューズ検出方法。
- 個々のプログラム素子のプログラム(書き込みまたは未書き込み)状態を読み出しキラー信号を生成するリダンダンシ制御ブロックと、ヒューズカウント判定回路を備え、該ヒューズカウント判定回路は前記キラー信号の書き込みまたは未書き込み状態の一方をカウントするカウンター回路と、前記個々のプログラム素子に対する書き込みまたは未書き込みの期待値を入力されたヒューズブロックと、前記カウンター回路のカウント数と前記期待値とを比較し、一致/不一致を判定する一致検出回路とを備えたことを特徴とするヒューズ検出回路。
- 前記ヒューズブロックに入力された期待値としては、一部の下位ビットのみを入力されたことを特徴とする請求項10に記載のヒューズ検出回路。
- 前記カウンター回路は、テスター装置から入力することでさらにカウントアップすることを特徴とする請求項10に記載のヒューズ検出回路。
- 前記リダンダンシ制御ブロックはリダンダンシ回路選択回路、リダンダンシデコーダ回路、デコーダキラー回路を備え、前記リダンダンシデコーダ回路は個々のヒューズのプログラム状態を出力することを特徴とする請求項10に記載のヒューズ検出回路。
- 前記リダンダンシデコーダ回路はイネーブルヒューズのプログラム状態を出力するイネーブル判定回路、アドレスヒューズのプログラム状態を出力するアドレス判定回路、デコーダ出力回路を備え、前記デコーダ出力回路は、前記イネーブル判定回路及び前記アドレス判定回路からの出力を入力され、個々のヒューズのプログラム状態を出力することを特徴とする請求項13に記載のヒューズ検出回路。
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