KR20110012401A

KR20110012401A - 퓨즈 정보 검출 회로

Info

Publication number: KR20110012401A
Application number: KR1020090070113A
Authority: KR
Inventors: 최영근
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-07-30
Filing date: 2009-07-30
Publication date: 2011-02-09
Also published as: US20110023741A1

Abstract

본 발명에 따른 퓨즈 정보 검출 회로는 복수개의 퓨즈 셋을 포함하고, 상기 복수개의 퓨즈 셋의 퓨즈 커팅 여부에 따라 서로 다른 레벨을 갖는 복수개의 퓨즈 상태신호를 출력하는 퓨즈부, 상기 복수개의 퓨즈 상태신호를 입력 받아 저장하고, 리드 펄스가 입력될 때마다 저장된 상기 복수개의 퓨즈 상태신호를 순차적으로 출력하도록 구성된 신호 정렬부 및 상기 리드 펄스가 입력 될 때마다 상기 신호 정렬부의 출력을 카운팅하여 퓨즈 정보신호를 생성하도록 구성된 퓨즈 정보신호 생성부를 포함한다.

퓨즈, 커팅 여부 검출

Description

퓨즈 정보 검출 회로 {FUSE INFORMATION DETECTION CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치에 구비된 퓨즈의 커팅 여부를 검출하는 퓨즈 정보 검출 회로에 관한 것이다.

반도체 메모리 장치에서는 무수히 많은 퓨즈 옵션(Fuse Option)이 사용된다. 반도체 메모리 장치의 설계 시 분석을 위해 사용되기도 하고, 결함 있는 메모리 셀을 구제하기 위한 용도로 사용되기도 한다. 결함 있는 메모리 셀을 구제하기 위하여 리던던시 메모리 셀(Redundancy Memory Cell)을 선택하기 위한 퓨즈 옵션을 예를 들어 설명하면, 퓨즈 옵션에 구비된 퓨즈(Fuse)가 커팅(Cutting)되지 않았을 경우에는, 노멀 메모리 셀이 선택되도록 하고, 퓨즈 옵션에 구비된 퓨즈가 커팅되었을 경우에는, 노멀 메모리 셀이 아닌 리던던시 메모리 셀이 선택되도록 하는 것이다.

일반적으로, 상기 퓨즈 옵션의 퓨즈는 레이저 장비를 이용하여 커팅된다. 즉, 반도체 메모리 장치의 테스트를 수행한 후, 문제가 발견된 부분을 수정하기 위해 퓨즈 옵션의 퓨즈를 커팅하는 것이다. 이 때, 퓨즈 옵션의 퓨즈가 제대로 커팅되었는지 여부를 확인하는 것이 매우 중요하다. 즉, 퓨즈가 제대로 커팅되었는지 여부가 반도체 메모리 장치의 수율에 큰 영향을 미치기 때문이다.

현재까지, 퓨즈 옵션의 퓨즈가 제대로 커팅되었는지 여부를 확인하는 방법은 많이 제안되어왔다. 그러나, 지금까지 제안된 방법은 퓨즈의 커팅 여부를 확인하기 위한 시간을 많이 필요로 한다는 단점이 있다. 특히, 반도체 메모리 장치는 무수히 많은 퓨즈 옵션을 구비하기 때문에, 상기 무수히 많은 퓨즈 옵션에 구비된 퓨즈의 커팅 여부를 일일이 확인하는 것은 엄청난 시간을 필요로 하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해서 퓨즈 옵션의 퓨즈의 커팅 정보를 빠르고, 간편하게 확인할 수 있는 퓨즈 정보 생성 장치를 제공하는데 그 목적이 있다.

본 발명의 실시예에 따른 퓨즈 정보 검출 회로는 복수개의 퓨즈 셋을 포함하고, 상기 복수개의 퓨즈 셋의 퓨즈 커팅 여부에 따라 서로 다른 레벨을 갖는 복수개의 퓨즈 상태신호를 출력하는 퓨즈부; 상기 복수개의 퓨즈 상태신호를 입력 받아 저장하고, 리드 펄스가 입력될 때마다 저장된 상기 복수개의 퓨즈 상태신호를 순차적으로 출력하도록 구성된 신호 정렬부; 및 상기 리드 펄스가 입력 될 때마다 상기 신호 정렬부의 출력을 카운팅하여 퓨즈 정보신호를 생성하도록 구성된 퓨즈 정보신호 생성부; 를 포함한다.

본 발명에 의하면, 퓨즈 셋의 퓨즈의 커팅 여부를 쉽게 확인할 수 있으므로, 퓨즈 커팅 여부를 확인하는 시간을 절감할 수 있다. 이에 따라, 반도체 장치의 생산비용 절감의 효과를 가져온다.

또한, 본 발명에 의하면 퓨즈를 커팅하는 레이저 장비의 정확도를 테스트 할 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 퓨즈 정보 검출 회로의 구성을 개략적으로 보여주는 블록도이다. 도 1에서, 상기 퓨즈 정보 검출 회로는 퓨즈부(100), 신호 정렬부(200) 및 퓨즈 정보신호 생성부(300)를 포함한다.

상기 퓨즈부(100)는 복수개의 퓨즈 셋(100-1~100-n)을 구비한다. 상기 복수개의 퓨즈 셋(100-1~100-n)은 모두 동일한 구성을 갖는다. 상기 복수개의 퓨즈셋(100-1~100-n)은 각각 퓨즈를 구비하고 있으며, 퓨즈의 커팅 여부에 따라 서로 다른 레벨의 퓨즈 상태신호(fuse<0:n-1>)를 출력한다. 예를 들어, 퓨즈 셋(100-1~100-n)에 구비된 퓨즈가 커팅된 경우에는 로직 하이 레벨의 퓨즈 상태신호(fuse<0:n-1>)를 출력하고, 퓨즈가 커팅되지 않은 경우에는 로직 로우 레벨의 퓨즈 상태신호(fuse<0:n-1>)를 출력할 수 있다. 상기 퓨즈 셋(100-1~100-n)의 구성은 이하에서 상술하기로 한다.

상기 신호 정렬부(200)는 상기 퓨즈부(100)에서 출력된 복수개의 퓨즈 상태신호(fuse<0:n-1>)를 입력 받아 저장한다. 상기 신호 정렬부(200)는 상기 복수개의 퓨즈 상태신호(fuse<0:n-1>)를 한꺼번에 저장하였다가, 리드 펄스(RD)가 입력될 때마다, 상기 저장된 퓨즈 상태신호(fuse<0:n-1>)를 순차적으로 출력한다. 즉, 상기 신호 정렬부(200)는 병렬로 입력되는 상기 퓨즈 상태신호(fuse<0:n-1>)를 저장하였다가, 직렬 신호(FUSECUTB)로 출력할 수 있다. 예를 들어, 제 1 퓨즈 상태신호(fuse<0>)가 하이 레벨, 제 2 퓨즈 상태신호(fuse<1>)가 로우 레벨이었다면, 상기 신호 정렬부(200)는 제 1 및 제 2 퓨즈 상태신호(fuse<1:0>)를 한꺼번에 저장한 후, 처음 리드 펄스(RD)가 입력될 때 상기 제 1 퓨즈 상태신호(fuse<0>)인 하이 레 벨의 신호를 출력하고, 다음 리드 펄스(RD)가 입력되면 제 2 퓨즈 상태신호(fuse<1>)의 레벨인 로우 레벨의 신호를 출력할 수 있다. 즉, 상기 신호 정렬부의 출력(FUSECUTB)은 처음 리드 펄스(RD)가 입력되면 하이 레벨의 신호가 되고, 다음 리드 펄스(RD)가 입력되면 로우 레벨의 신호가 된다.

상기 리드 펄스(RD)는 반도체 메모리 장치에서 사용되는 클럭 신호를 이용할 수 있다. 그러나, 이에 한정하는 것은 아니고, 일정한 시간 간격을 갖고 입력되는 펄스 신호이면 모두 상기 리드 펄스(RD)로 이용될 수 있다. 또한, 상기 리드 펄스(RD)가 입력되는 시간 간격을 조절하기 위해 펄스 생성부(400)가 추가로 구비될 수 있다. 즉, 상기 펄스 생성부(400)는 신호 정렬부(200)에 저장된 퓨즈 상태신호(fuse<0:n-1>)가 중첩 없이 차례로 직렬신호로 출력될 수 있도록 하기 위해 리드 펄스(RD)가 입력되는 시간 간격을 조절하도록 추가적으로 구비될 수 있다. 상기 펄스 생성부(400)는 일반적인 펄스 발생기로 구현될 수 있다.

상기 신호 정렬부(200)는 병렬로 입력되는 신호를 저장하였다가, 입력되는 클럭에 동기되어 상기 저장된 신호를 순차적으로 직렬로 출력할 수 있는 병렬-직렬 컨버터(Parallel to Serial Converter)를 이용한다.

상기 퓨즈 정보신호 생성부(300)는 상기 신호 정렬부(200)의 출력을 입력 받고, 상기 리드 펄스(RD)가 발생할 때마다 상기 신호 정렬부의 출력(FUSECUTB)을 입력 받고, 상기 출력(FUSECUTB)에 따라 카운팅 동작을 수행하여 퓨즈 정보신호(FUSEINFORM)를 생성한다. 상기 퓨즈 정보신호 생성부(300)는 리셋 신호(RST)에 의해 초기화될 수 있다.

상기 퓨즈 정부신호 생성부(300)는 상기 리드 펄스(RD)가 입력될 때, 상기 신호 정렬부의 출력(FUSECUTB)의 레벨에 따라 카운팅 동작을 수행한다. 상기 퓨즈 정보신호 생성부(300)는 리드 펄스(RD)가 입력되었을 때 상기 신호 정렬부의 출력(FUSECUTB)이 하이 레벨의 신호인 경우 카운팅 동작을 수행하지 않고, 상기 리드 펄스(RD)가 입력되었을 때 상기 신호 정렬부의 출력(FUSECUTB)이 로우 레벨의 신호인 경우 카운팅 동작을 수행한다. 예를 들어, 제 1 퓨즈 상태신호(fuse<0>)가 하이 레벨이고, 제 2 퓨즈 상태신호(fuse<1>)가 로우 레벨이면, 상기 신호 정렬부의 출력(FUSECUTB)은 처음 리드 펄스(RD)가 입력될 때 하이 레벨의 신호가 되고, 다음 리드 펄스(RD)가 입력될 때 로우 레벨의 신호가 된다. 따라서, 상기 퓨즈 정보신호 생성부(300)는 처음 리드 펄스(RD)가 입력될 때, 하이 레벨의 신호 정렬부의 출력(FUSECUTB)을 입력 받으므로 카운팅 동작을 수행하지 않는다. 다음 리드 펄스(RD)가 인가될 때, 상기 신호 정렬부의 출력(FUSECUTB)은 로우 레벨의 신호이므로, 상기 퓨즈 정보신호 생성부(300)는 카운팅 동작을 수행한다. 상기 퓨즈 정보신호 생성부(300)는 카운팅 결과를 퓨즈 정보신호(FUSEINFORM)로 출력한다. 상기 퓨즈 정보신호(FUSEINFORM)는 복수개의 비트 수를 갖는 코드신호가 될 수 있고, 카운팅 된 횟수에 따라 서로 다른 비트를 갖는 코드신호가 된다. 따라서, 상기 퓨즈 정보신호 생성부(300)는 퓨즈부(100)의 퓨즈의 커팅여부에 따라 서로 다른 레벨을 갖는 퓨즈 상태신호를 순차적으로 입력 받아 카운팅 동작을 수행하여, 몇 개의 퓨즈 셋의 퓨즈가 커팅되었는지 여부를 알 수 있는 퓨즈 정보신호(FUSEINFORM)를 생성한다.

본 발명의 실시예에 따른 퓨즈 정보 검출 회로는 테스트 시작신호(TEST_START)에 응답하여 상기 신호 정렬부의 출력(FUSECUTB)을 전송하도록 구성된 전송부(500)를 더 포함할 수 있다. 상기 전송부(500)는 상기 테스트 시작 신호(TEST_START)가 인에이블되었을 때, 상기 신호 정렬부의 출력(FUSECUTB)을 상기 퓨즈 정보신호 생성부(300)로 전송하고, 상기 테스트 시작신호(TEST_STRAT)가 디스에이블 되었을 때 상기 신호 정렬부(200)의 출력을 상기 퓨즈 정보신호 생성부(200)로 전송하지 않는다.

또한, 본 발명의 실시예에 따른 퓨즈 정보 검출 회로는 상기 리셋 신호(RST) 및 상기 테스트 시작신호(TEST_START)를 생성하는 제어신호 생성부(600)를 더 포함할 수 있다. 상기 제어신호 생성부(600)는 퓨즈 정보 검출 회로의 동작을 지시하는 신호, 예를 들어, 테스트 모드 신호(Test Mode Signal, TM)에 응답하여 상기 리셋 신호(RST) 및 상기 테스트 시작신호(TEST_SIGNAL)를 생성한다. 상기 리셋 신호(RST)는 상기 퓨즈부(100)와 상기 퓨즈 정보신호 생성부(300)의 초기화를 위해 상기 테스트 모드 신호(TM)가 입력되면 바로 인에이블 되는 것이 바람직하고, 상기 테스트 시작신호(TEST_START)는 상기 리셋 신호(RST)가 디스에이블 된 후 바로 인에이블 되는 것이 바람직하다.

도 2는 도 1의 복수개의 퓨즈 셋 중 하나의 구성을 보여주는 도면이다. 앞서 설명한 바와 같이, 상기 복수개의 퓨즈 셋(100-1~100-n)은 모두 동일한 구성을 갖는다. 도 2를 참조하여, 제 1 퓨즈 셋(100-1)의 구성을 대표적으로 살펴본다. 도 2에서, 상기 제 1 퓨즈 셋(100-1)은 상기 리셋 신호(RST)에 응답하여 초기화 되고, 퓨즈 커팅 여부에 따라 하이 레벨 또는 로우 레벨의 제 1 퓨즈 상태신호(fuse<0>)를 출력한다.

도 2에서, 상기 제 1 퓨즈 셋(100-1)은 제 1 및 제 2 엔모스 트랜지스터(N1, N2), 퓨즈(FUSE1), 제 1 및 제 2 인버터(IV1, IV2)로 구성될 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 상기 리셋 신호(RST)에 응답하여 턴온되어 접지전압(VSS)을 노드(A)로 인가한다. 상기 퓨즈(FUSE1)는 커팅 되지 않았을 때 외부전압(VDD)을 상기 노드(A)로 인가하고, 커팅되었을 때는 외부전압(VDD)을 상기 노드(A)로 인가하지 않는다. 상기 제 1 및 제 2 인버터(IV1, IV2)는 상기 노드(A)에 인가된 전압 레벨이 순차적으로 반전된 신호를 상기 제 1 퓨즈 상태신호(fuse<0>)로 출력한다. 상기 제 2 엔모스 트랜지스터는(N2)는 게이트 단이 상기 제 1 인버터(IV1)의 출력 단과 연결되고, 상기 제 1 인버터(IV1)의 출력이 로우 레벨일 때, 상기 제 1 인버터(IV1)와 함께 상기 노드(A)의 전압 레벨을 래치하는 동작을 수행한다. 따라서, 상기 제 1 퓨즈 셋(100-1)은 퓨즈(FUSE1)가 커팅되지 않았을 때, 하이 레벨의 퓨즈 상태신호(fuse<0>)를 출력하고, 퓨즈가 커팅되었을 때, 로우 레벨의 퓨즈 상태신호(fuse<0>)를 출력할 수 있다.

도 3은 도 1의 전송부(500) 및 퓨즈 정보신호 생성부(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 전송부(500)는 제 3 인버터(IV3) 및 패스 게이트(PG)로 구성된다. 상기 제 3 인버터(IV3)는 상기 테스트 시작신호(TEST_START)를 반전시킨다. 상기 패스 게이트(PG)는 상기 테스트 시작신호(TEST_START)가 인에이블 되었을 때, 상기 테스트 시작신호(TEST_START) 및 상기 제 3 인버터(IV3)의 출력에 의해 턴온되어, 상기 신호 정렬부의 출력(FUSECUTB)을 전송한다.

도 3에서, 상기 퓨즈 정보신호 생성부(300)는 래치부(310), 입력부(320) 및 카운팅부(330)로 구성된다. 상기 래치부(310)는 상기 전송부(500)로부터 전송된 상기 신호 정렬부의 출력(FUSECUTB)을 반전시켜 출력함과 동시에, 상기 신호 정렬부의 출력(FUSECUTB)을 래치한다. 상기 래치부(310)는 입력 단과 출력 단이 서로 연결되는 제 4 및 제 5 인버터(IV4, IV5)로 구성될 수 있다.

상기 입력부(320)는 상기 리드 펄스(RD)가 입력될 때마다, 상기 래치부(310)의 출력을 반전시켜 카운팅 신호(CNTB)를 생성한다. 상기 입력부(320)는 제 1 낸드 게이트(ND1)로 구성될 수 있다. 상기 제 1 낸드 게이트(ND1)는 상기 래치부(310)의 출력과 상기 리드 펄스(RD)를 입력 받는다. 따라서, 상기 제 1 낸드 게이트(ND1)는 상기 리드 펄스(RD)가 입력되었을 때, 상기 래치부(310)의 출력(상기 신호 정렬부의 출력(FUSECUTB)과 동일한 레벨의 신호를 상기 카운팅 신호(CNTB)로 출력할 수 있다. 즉, 상기 낸드 게이트(ND)에서 생성되는 카운팅 신호(CNTB)는 신호 정렬부의 출력(FUSECUTB)이 하이 레벨일 때 하이 레벨을 유지하고, 상기 신호 정렬부의 출력(FUSECUTB)이 로우 레벨일 때 상기 리드 펄스(RD)의 폭만큼의 펄스 폭을 갖고, 로우 레벨로 천이하는 카운팅 신호(CNTB)를 생성할 수 있다.

상기 카운팅부(330)는 상기 카운팅 신호(CNTB)를 입력 받고, 상기 카운팅 신호(CNTB)가 로우 레벨로 천이하는 횟수를 카운팅 한다. 상기 카운팅부(330)는 상기 카운팅 신호(CNTB)가 로우 레벨로 천이하는 횟수를 카운트하여, 상기 천이 횟수가 증가할 때마다, 증가되는 비트의 코드신호를 상기 퓨즈 정보신호(FUSEINFORM)로 출 력할 수 있다. 상기 카운팅부(330)는 상기 리셋 신호(RST)에 응답하여 초기화 될 수 있다. 상기 카운팅부(330)는 일반적인 카운터로 구성할 수 있다. 예를 들어, 상기 카운팅부(330)가 3비트 카운터로 구성된다면, 상기 카운팅부(330)는 리셋 신호(RST)가 인에이블 되었을 때, 코드신호의 비트를 '0, 0, 0'으로 초기화시키고, 상기 카운팅 신호(CNTB)이 로우 레벨로 천이할 때마다, 코드신호의 비트를 '0, 0, 1', '0, 1, 0'으로 증가시키는 것이다. 상기 코드신호는 퓨즈 정보신호(FUSEINFORM)로 출력되므로, 상기 퓨즈 정보신호(FUSEINFORM)의 비트를 확인하면, 몇 개의 퓨즈가 커팅되었는지 여부를 알 수 있게 된다.

도 4는 상기 제어신호 생성부(600)의 구성을 보여주는 도면이다. 도 4에서, 상기 제어신호 생성부(600)는 제 1 인버터 체인(610), 앤드 게이트(AND), 제 2 인버터 체인(620)으로 구성될 수 있다. 상기 제 1 인버터 체인(610)은 홀수개의 인버터로 구성되고, 테스트 모드 신호(TM)를 소정시간 지연한다. 상기 앤드 게이트(AND)는 상기 테스트 모드 신호(TM) 및 상기 제 1 인버터 체인(610)의 출력을 입력 받아 리셋 신호(RST)를 생성한다. 따라서, 상기 제어신호 생성부(600)는 상기 제 1 인버터 체인(610)에 의해 지연되는 소정 시간만큼의 펄스 폭을 갖는 리셋 신호(RST)를 생성할 수 있다. 상기 제 2 인버터 체인(620)은 상기 제 1 인버터 체인(610)의 출력을 입력 받고, 상기 제 1 인버터 체인(610)의 출력을 반전시켜 상기 테스트 시작신호(TEST_START)로 출력하는 홀수개의 인버터로 구성될 수 있다.

도 5는 본 발명의 실시예에 따른 퓨즈 정보 검출 회로의 동작을 보여주는 타이밍도이다. 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 퓨즈 정보 검출 회로의 동작을 살펴보면 다음과 같다. 퓨즈 정보를 검출하기 위해 테스트 모드 신호(TM)가 인에이블되면, 상기 제어신호 생성부(600)는 상기 리셋 신호(RST) 및 상기 테스트 시작신호(TEST_START)를 생성한다. 상기 리셋 신호(RST)가 인에이블되면 상기 퓨즈부(100)의 복수개의 퓨즈 셋(100-1~100-n) 및 상기 카운팅부(330)는 초기화 된다.

상기 리셋 신호(RST)가 디스에이블되면, 상기 퓨즈부(100)를 구성하는 상기 복수개의 퓨즈 셋(100-1~100-n)은 퓨즈의 커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈 상태신호(fuse<0:n-1>)를 출력한다. 이하에서는, 상기 복수개의 퓨즈 셋(100-1~100-n) 중 6개의 퓨즈 셋의 퓨즈가 커팅된 경우를 예를 들어 설명하기로 한다. 상기 신호 정렬부(200)는 상기 퓨즈부(100)로부터 퓨즈 상태신호(fuse<0:n-1>)를 입력 받아 저장한다.

이 후, 리드 펄스(RD)가 입력될 때마다, 상기 신호 정렬부(200)는 저장된 상기 퓨즈 상태신호(fuse<0:n-1>)를 순차적으로 출력한다. 또한, 상기 전송부(500)의 패스 게이트(PG)는 상기 테스트 시작신호(TEST_START)에 의해 턴온되므로 상기 신호 정렬부의 출력(FUSECUTB)을 상기 퓨즈 정보신호 생성부(300)로 전송한다. 도 6에 도시된 바와 같이, 3번째 퓨즈 셋(100-3, 도시하지 않음.)의 퓨즈가 커팅된 경우, 첫 번째와 두 번째 리드 펄스(RD)가 입력되었을 때 상기 신호 정렬부의 출력(FUSECUTB)은 하이 레벨을 유지하고, 세 번째 리드 펄스(RD)가 입력되면 상기 신호 정렬부의 출력(FUSECUTB)은 로우 레벨이 된다. 마찬가지로, n-5번째, n-3번째 내지 n번째 리드 펄스(RD)가 입력되면, 상기 신호 정렬부(200)는 로우 레벨의 신 호(FUSECUTB)를 출력한다.

상기 입력부(320)는 상기 리드 펄스(RD)가 입력 될 때, 상기 신호 정렬부의 출력(FUSECUTB)이 로우 레벨이면 로우 레벨의 펄스를 상기 카운팅 신호(CNTB)로 생성한다. 도 6에서, 상기 카운팅 신호(CNTB)는 퓨즈가 커팅된 퓨즈 셋의 퓨즈 상태신호(fuse<2>, fuse<n-6>, fuse<n-4:n-1>)가 전달될 때 로우 레벨의 펄스가 되는 것을 알 수 있다.

상기 카운팅부(330)는 상기 카운팅 신호(CNTB)가 로우 레벨로 천이하는 횟수를 카운팅 한다. 3번째 리드 펄스(RD) 입력에 따라, 상기 카운팅 신호(CNTB)가 1회 로우 레벨로 천이하면 비트 수를 1회 증가시켜 '0, 0, 1'을 퓨즈 정보신호(FUSEINFORM)를 출력한다. 상기 카운팅 신호(CNTB)는 총 6회 로우 레벨로 천이하므로, 최종적으로 상기 퓨즈 정보신호(FUSEINFORM)는 비트 수가 6회 증가된 '1, 0, 1'이 되는 것을 알 수 있다. 따라서, 상기 퓨즈 정보신호(FUSEINFORM)에 의해 상기 퓨즈부의 퓨즈 셋(100-1, 100-n) 중 6개의 퓨즈 셋의 퓨즈가 커팅된 것을 알 수 있다.

따라서. 본 발명은 복수개의 퓨즈 셋 중 퓨즈가 커팅된 퓨즈 셋의 개수를 쉽게 알아 낼 수 있다. 따라서, 종래보다 퓨즈 커팅 여부를 확인하는 시간이 절감되며, 이는 곧 반도체 메모리 장치의 생산비용을 절감시킬 수 있다. 또한, 퓨즈 셋의 커팅 여부를 쉽게 확인할 수 있으므로, 퓨즈 셋의 퓨즈를 커팅하는 레이저 장비의 정확도를 테스트 할 수 있게 된다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 실시예에 따른 퓨즈 정보 검출 장치의 구성을 개략적으로 보여주는 블록도,

도 2는 도 1의 퓨즈 셋의 구성을 보여주는 도면,

도 3은 도 1의 도 1의 퓨즈 정보신호 생성부 및 전송부의 구성을 보여주는 도면,

도 4는 도 1의 제어신호 생성부의 구성을 보여주는 도면,

도 5는 본 발명의 실시예에 따른 퓨즈 정보 검출 장치의 동작을 보여주는 타이밍도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 퓨즈부 200: 신호 정렬부

300: 퓨즈 정보신호 생성부 400: 펄스 발생부

500: 전송부 600: 제어신호 생성부

Claims

복수개의 퓨즈 셋을 포함하고, 상기 복수개의 퓨즈 셋의 퓨즈 커팅 여부에 따라 서로 다른 레벨을 갖는 복수개의 퓨즈 상태신호를 출력하는 퓨즈부;

상기 복수개의 퓨즈 상태신호를 입력 받아 저장하고, 리드 펄스가 입력될 때마다 저장된 상기 복수개의 퓨즈 상태신호를 순차적으로 출력하도록 구성된 신호 정렬부; 및

상기 리드 펄스가 입력 될 때마다 상기 신호 정렬부의 출력을 카운팅하여 퓨즈 정보신호를 생성하도록 구성된 퓨즈 정보신호 생성부;

를 포함하는 퓨즈 정보 검출 장치.
제 1 항에 있어서,

상기 퓨즈 정보신호 생성부는, 상기 신호 정렬부의 출력을 래치하는 래치부;

상기 리드 펄스가 입력 될 때마다, 상기 래치부의 출력에 따라 카운팅 신호를 생성하는 입력부; 및

상기 카운팅 신호에 응답하여 카운팅 동작을 수행하여 상기 퓨즈 정보신호를 생성하는 카운팅부;

로 구성되는 것을 특징으로 하는 퓨즈 정보 검출 장치.
제 2 항에 있어서,

테스트 시작신호가 인에이블 되었을 때, 상기 신호 정렬부의 출력을 상기 퓨즈 정보신호 생성부로 전송하는 전송부를 더 포함하는 것을 특징으로 하는 퓨즈 정보 검출 회로.
제 3 항에 있어서,

상기 퓨즈부 및 상기 카운팅부는, 리셋 신호에 응답하여 초기화 되는 것을 특징으로 하는 퓨즈 정보 검출 장치.
제 4 항에 있어서,

테스트 모드 신호를 입력 받아 상기 리셋 신호 및 상기 테스트 시작신호를 생성하도록 구성된 제어신호 생성부를 더 포함하는 것을 특징으로 하는 퓨즈 정보 검출 장치.
제 5 항에 있어서,

상기 리셋 신호는, 상기 테스트 모드 신호가 인에이블되면 인에이블되고,

상기 테스트 시작신호는 상기 리셋 신호가 디스에이블되면 인에이블되는 것을 특징으로 하는 퓨즈 정보 검출 장치.
제 1 항에 있어서,

상기 리드 펄스의 입력 시간 간격을 조절하는 펄스 생성부를 더 포함하는 퓨 즈 정보 검출 회로.
제 1 항에 있어서,

상기 신호 정렬부는, 복수개의 퓨즈 상태신호를 병렬 입력 받아 리드 펄스가 입력될 때마다 순차적으로 직렬 출력하는 것을 특징으로 하는 퓨즈 정보 검출 회로.