JP5299014B2 - 電気フューズ切断制御回路および半導体装置 - Google Patents

電気フューズ切断制御回路および半導体装置 Download PDF

Info

Publication number
JP5299014B2
JP5299014B2 JP2009074935A JP2009074935A JP5299014B2 JP 5299014 B2 JP5299014 B2 JP 5299014B2 JP 2009074935 A JP2009074935 A JP 2009074935A JP 2009074935 A JP2009074935 A JP 2009074935A JP 5299014 B2 JP5299014 B2 JP 5299014B2
Authority
JP
Japan
Prior art keywords
cutting
electric fuse
control circuit
circuit
electric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009074935A
Other languages
English (en)
Other versions
JP2010232719A (ja
Inventor
達 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2009074935A priority Critical patent/JP5299014B2/ja
Priority to US12/728,428 priority patent/US8278990B2/en
Publication of JP2010232719A publication Critical patent/JP2010232719A/ja
Application granted granted Critical
Publication of JP5299014B2 publication Critical patent/JP5299014B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

この出願で言及する実施例は、電気フューズ切断制御回路および半導体装置に関する。
従来、電気フューズは、様々な半導体装置における不揮発性記憶素子として使用されている。
具体的に、電気フューズは、例えば、冗長メモリの修復用データ、チップ固有のＩＤデータ、セキュリティ用の暗号データ、或いは、内部回路の電圧やタイミングなどを調整するためのトリミング用データを保持する不揮発性記憶素子として利用されている。
このような電気フューズは、例えば、電流を流すと切断されて抵抗値が変化する。具体的に、電気フューズを不揮発性記憶素子として利用する場合、例えば、『０』を書き込むには電気フューズを切断せず、また、『１』を書き込むには電気フューズを切断する。
なお、データの『０』および『１』の設定は、逆にしてもよく、例えば、『０』を書き込むには電気フューズを切断し、また、『１』を書き込むには電気フューズを切断しない（何もしない）ようにすることもできる。ここで、データを書き込む電気フューズは、様々な半導体装置上に複数搭載されることになる。
従来、電気フューズに電流を流して所定のデータを書き込む処理は、通常、ＬＳＩテスタを使用して行っている。なお、半導体装置に設けられた複数の電気フューズに書き込まれたデータは、例えば、電気フューズの抵抗値に応じて『０／１』が決まる読み出し回路を使用してＬＳＩテスタが読み出して確認する。
ところで、従来、電気フューズを搭載した半導体装置は様々なものが提供されており、例えば、シフトレジスタを利用して電気フューズの切断情報を与え、また、ＬＳＩテスタにより電気フューズの切断制御を行うものが知られている。
そして、従来、例えば、切断する電気フューズを複数のグループに分割し、その各グループで順次切断処理を行うものが提案されている。
特開２００６−１９７２７２号公報
上述したように、従来、電気フューズは、様々な半導体装置に複数搭載され、様々な機能を発揮するための不揮発性記憶素子として利用されている。このような電気フューズの切断には、例えば、１個当たり数十ミリアンペアの電流を数十μｓ流す必要がある。
一方、ＬＳＩテスタが供給できる電流には上限があるため、同時に切断できる電気フューズの数が制限されることになる。
そのため、多数の電気フューズを切断するには、電気フューズの切断処理を分割して複数回行わなければならない。そして、この電気フューズの切断処理は、１回当たり切断するための電流を数十μｓ程度流し続ける必要がある。
従来、ＬＳＩテスタにより半導体装置に搭載された複数の電気フューズの切断を行う場合、ＬＳＩテスタが供給できる電流を考慮して、複数回に分けて電気フューズの切断処理を行う必要があった。
例えば、特許文献１に記載の電気フューズ切断制御回路では、切断する電気フューズを、例えば、ＬＳＩテスタが供給できる電流を考慮して、複数のグループに分割し、その各グループで順次切断処理を行って、切断すべき電気フューズが無くなるまで切断処理を繰り返している。
しかしながら、この場合、同時に切断される電気フューズの組み合わせが決まっているため、最悪の場合、一度に一個の電気フューズしか切断されない場合もあり、切断すべき全ての電気フューズの切断処理が完了するまでに長時間を要することになっていた。
この出願は、上述した課題に鑑み、電気フューズの切断処理に要する時間を低減することのできる電気フューズ切断制御回路および半導体装置の提供を目的とする。
一実施形態によれば、複数の電気フューズの切断を制御する電気フューズ切断制御回路であって、切断情報記憶回路と、切断情報制御回路と、切断情報更新回路と、を有する電気フューズ切断制御回路が提供される。
切断情報記憶回路は、各電気フューズを切断するか否かの切断情報を記憶し、また、切断情報制御回路は、切断情報記憶回路の出力信号を受け取って、電気フューズの同時切断数の上限に応じて複数の電気フューズの切断を制御する。
さらに、切断情報更新回路は、切断情報制御回路の出力信号を受け取って、切断された電気フューズの情報に基づいて切断情報記憶回路に設定された切断情報を更新する。
各実施例によれば、電気フューズの切断処理に要する時間を低減することのできる電気フューズ切断制御回路および半導体装置を提供することができる。
関連技術としての電気フューズ切断制御回路の一例を示す回路である。 図１の電気フューズ切断制御回路による切断パターンを説明するためのタイミング図である。 一実施形態の電気フューズ切断制御回路を示すブロック図である。 電気フューズおよび切断回路の一例を示す回路図である。 第１実施例の電気フューズ切断制御回路の一例を示す回路図である。 図５の電気フューズ切断制御回路におけるインクリメント回路の一例を示す図である。 図６のインクリメント回路の動作を説明するための図である。 図５の電気フューズ切断制御回路による切断パターンを説明するためのタイミング図である。 図５の電気フューズ切断制御回路の動作を説明するための図である。 第２実施例の電気フューズ切断制御回路の一例を示す回路図である。 第３実施例の電気フューズ切断制御回路の一例を示す回路図である。 図１１の電気フューズ切断制御回路におけるインクリメント回路の一例を示す図である。 図１２のインクリメント回路の動作を説明するためのタイミング図である。 第４実施例の電気フューズ切断制御回路の一例を示す回路図である。 第５実施例の電気フューズ切断制御回路の一例を示す回路図である。 第６実施例の電気フューズ切断制御回路の一例を示す回路図である。 第７実施例の電気フューズ切断制御回路の一例を示す回路図である。 半導体装置の全体構成を概略的に示すブロック図である。
まず、電気フューズ切断制御回路および半導体装置の実施例を詳述する前に、図１および図２を参照して、関連技術としての電気フューズ切断制御回路の一例、並びに、その電気フューズ切断制御回路における問題点を説明する。
図１は関連技術としての電気フューズ切断制御回路の一例を示す回路であり、容易に想起される回路例を示すものである。
図１に示されるように、関連技術としての電気フューズ切断制御回路９００は、ｎ個の電気フューズを切断するためのもので、ｎ個のアンドゲート９１１〜９１ｎと、ｎ個のフリップフロップ（レジスタ）９２１〜９２ｎを含むシフトレジスタ９２を有する。
初段（１段目）のフリップフロップ９２１のデータ入力端子Ｄには、外部からの電気フューズの切断情報ｄｉが供給されている。また、２段目以降のフリップフロップ９２２〜９２ｎのデータ入力端子Ｄは、それぞれ前段のフリップフロップ９２１〜９２n-1のデータ出力端子Ｑに接続されている。
アンドゲート９１１〜９１ｎの一方の入力端子には、切断処理を可能とするイネーブル信号ｅｎがそれぞれ供給され、他方の入力端子には、対応するフリップフロップ９２１〜９２ｎの出力信号がそれぞれ供給されている。
そして、アンドゲート９１１〜９１ｎからは、例えば、半導体装置に搭載されるｎ個の電気フューズを切断するか否かの切断制御信号ｗｅ１〜ｗｅｎが出力されることになる。
図２は図１の電気フューズ切断制御回路による切断パターンを説明するためのタイミング図である。
ここで、説明を簡略化するために、例えば、電気フューズの総数を１２０個（ｎ＝１２０）、切断する電気フューズの数を５０個、そして、ＬＳＩテスタにより同時に切断可能な電気フューズの数を１０個と仮定する。
図１に示す電気フューズ切断制御回路９００は、まず、期間ｐ１において、切断する５０個の電気フューズの内で最初に同時切断処理する１０個の電気フューズのデータを『１』とし他を『０』とする切断情報ｄｉをフリップフロップ９２１〜９２ｎに与える。
すなわち、期間ｐ１では、１２０個の電気フューズのうち、最初の処理で同時に切断する１０個の電気フューズに対応する１０個のフリップフロップにデータ『１』を設定し、他の９０個のフリップフロップにデータ『０』を設定する。
従って、期間ｐ１では、ｎ個（１２０個）のクロックｃｌｋにより１２０個全てのフリップフロップ９２１〜９２ｎに対するデータ設定を行う。
次に、期間ｐ２において、イネーブル信号ｅｎを低レベル『０』から高レベル『１』に立ち上げて、アンドゲート９１１〜９１ｎの内で最初に同時切断処理する１０個の電気フューズに対応する出力信号（切断制御信号）を『１』にして切断処理を行う。
すなわち、期間ｐ２では、ＬＳＩテスタにより同時に切断することができる１０個の電気フューズに対応した１０個の切断制御信号ｗｅのみが『１』になって所定の時間（例えば、数十μｓ程度）電流を流し、それら１０個の電気フューズを同時に切断する。
さらに、期間ｐ３において、切断する５０個の電気フューズの内で２回目の処理で同時に切断する次の１０個の電気フューズのデータを『１』とし他を『０』とする切断情報ｄｉを全てのフリップフロップ９２１〜９２ｎに与える。
なお、期間ｐ３では、上述した期間ｐ１と同様に、ｎ個（１２０個）のクロックｃｌｋにより１２０個全てのフリップフロップ９２１〜９２ｎに対するデータ設定を行う。
さらに、期間ｐ４において、イネーブル信号ｅｎを『０』から『１』に立ち上げて、アンドゲート９１１〜９１ｎの内で２回目の処理で同時に切断する１０個の電気フューズに対応する切断制御信号ｗｅを『１』にして切断処理を行う。
なお、期間ｐ４では、上述した期間ｐ３と同様に、ＬＳＩテスタにより同時に切断することができる１０個の電気フューズに対して所定の時間（例えば、数十μｓ程度）電流を流してそれら１０個の電気フューズを同時に切断する。
そして、同様の処理を繰り返して、切断すべき５０個の電気フューズを、ＬＳＩテスタが同時切断可能な１０個（同時切断数上限）ずつを選択して順次切断し、合計５回の処理を繰り返して切断処理を完了する。
このように、図１に示す電気フューズ切断制御回路９００は、例えば、ＬＳＩテスタの同時切断数上限に応じた切断情報ｄｉをシフトレジスタ９２に設定（格納）して切断を実行し、これを切断すべき電気フューズがなくなるまで繰り返し行うようになっている。
そのため、図１の電気フューズ切断制御回路９００では、多数の電気フューズを切断する場合、切断情報を何度も入力する必要があるため、電気フューズの切断処理が完了するまでに長時間を要している。
ここで、ＬＳＩテスタの一般的な試験サイクルは、例えば、数十〜数百ｎｓ程度であるのに対して、電気フューズの１回の切断処理時間（期間ｐ２，ｐ４）は、例えば、数十μｓ程度であるため、切断回数の増加は可能な限り低減する必要がある。
このように、関連技術の電気フューズ切断制御回路は、同時切断数上限での切断は保証されるが、切断情報を何度も入力する必要があるため時間が掛かることになる。これは、例えば、半導体装置に搭載される電気フューズの総数が多いほど切断情報の入力に要する時間が増加することになる。
まず、図３を参照して、一実施形態の電気フューズ切断制御回路を概略的に説明する。
図３は一実施形態の電気フューズ切断制御回路を示すブロック図である。
図３において、参照符号１は切断情報制御回路、１０はカウント回路、そして、２１〜２Ｎは切断情報更新回路、３はスキャンフリップフロップ（ＳＦＦ）３１〜３Ｎを有するシフトレジスタ（切断情報記憶回路）、そして、４は切断完了判定回路を示している。ここで、Ｎは、例えば、半導体装置に搭載される電気フューズの総数を示している。
また、参照符号ＷＥ１〜ＷＥＮはそれぞれ対応する電気フューズを切断するか否かの切断制御信号、ＥＮは切断処理を可能とするイネーブル信号、そして、ＤＩは外部から与えられる電気フューズの切断情報を示している。
図３に示されるように、本実施形態の電気フューズ切断制御回路は、切断情報制御回路１、切断情報更新回路２１〜２Ｎ、ＳＦＦ３１〜３Ｎ、および、切断完了判定回路４を有する。
切断情報制御回路１は、Ｎ−１個のインクリメント回路１０１〜１０N-1を含むカウント回路１０を有する。ＳＦＦ（レジスタ）３１〜３Ｎは、電気フューズの切断情報ＤＩをスキャンシフトして設定する。
初段（１段目）のＳＦＦ３１の入力端子ＳＩＮには、外部からの電気フューズの切断情報ＤＩが供給されている。また、２段目以降のＳＦＦ３２〜３Ｎの入力端子ＳＩＮは、それぞれ前段のＳＦＦ３１〜３N-1のデータ出力端子Ｑに接続されている。
これにより、各ＳＦＦ３１〜３Ｎのスキャンモード入力端子ＳＭにスキャンモード信号ＳＭＳが供給されると、クロック信号ＣＬＫに従って切断情報ＤＩが順次シフトして設定される。
ここで、ＳＦＦ３１〜３Ｎのデータ出力端子Ｑは、切断情報制御回路１に接続されると共に、対応する切断情報更新回路２１〜２Ｎにも接続されている。
なお、各切断情報更新回路２１〜２Ｎには、それぞれ切断情報制御回路１からの切断情報信号が供給されている。
本実施形態の電気フューズ切断制御回路において、ＳＦＦ３１〜３Ｎに対する切断情報ＤＩの設定は１回行えばよく、また、切断情報更新回路２１〜２Ｎにより切断情報が順次更新される。そして、切断処理が完了すると、切断完了判定回路４が切断完了信号ＦＩＮが変化する。
図４は電気フューズおよび切断回路の一例を示す回路図である。
図４に示されるように、電気フューズ８２は、直列に接続されたｎチャネル型ＭＯＳトランジスタ８１より成る切断回路により切断が制御される。
すなわち、トランジスタ８１のゲートに高レベル『１』の信号が印加されると、トランジスタ８１がオンして電気フューズ８２に電流が流れ、その電気フューズ８２が切断する。
ここで、図４は単なる例であり、様々な変形が考えられる。すなわち、トランジスタ８１をｐチャネル型ＭＯＳトランジスタとし、或いは、高電位側（Ｖdd）および低電位側（Ｖss）に接続する順番を逆にする等が可能である。
なお、トランジスタ８１をｐチャネル型トランジスタとした場合には、切断制御信号ＷＥの論理を反転させる。このように、切断回路（８１）は、切断制御信号ＷＥによりオン／オフ制御され、オンしたときに電気フューズ８２を切断するようになっている。
以下、電気フューズ切断制御回路および半導体装置の実施例を、詳述する。
図５は第１実施例の電気フューズ切断制御回路の一例を示す回路図である。
図５に示されるように、本第１実施例の電気フューズ切断制御回路２００は、切断情報制御回路１、切断情報更新回路２１〜２Ｎ、ＳＦＦ（レジスタ）３１〜３Ｎを含むシフトレジスタ（切断情報記憶回路）３、および、判定回路４を有する。ここで、Ｎは、例えば、半導体装置に搭載される電気フューズの総数を示している。
切断情報制御回路１は、Ｎ−１個のインクリメント回路１０１〜１０N-1と、一端が反転入力とされたＮ個の２入力アンドゲート１１１〜１１Ｎ、および、Ｎ個の２入力アンドゲート１２１〜１２Ｎを有する。なお、Ｎ−１個のインクリメント回路１０１〜１０N-1は、前述した図３におけるカウント回路１０に対応する。
各インクリメント回路１０１〜１０N-1は、ｋ個の入力端子ＩＮ１〜ＩＮｋ，入力端子ＳＴ，および，ｋ個の出力端子OUT1〜OUTkを有する。ここで、ｋは、例えば、ＬＳＩテスタにより同時に切断可能な電気フューズの数を示している。
図５に示されるように、初段（１段目）のアンドゲート１１１の反転入力端子は、接地され、他方の入力端子は、対応するＳＦＦ３１のデータ出力端子Ｑに接続されている。
２段目〜Ｎ段目のアンドゲート１１２〜１１Ｎの反転入力端子は、前段のインクリメント回路１０２〜１０N-1の出力端子OUTkにそれぞれ接続され、他方の入力端子は、対応するＳＦＦ３２〜３Ｎのデータ出力端子Ｑにそれぞれ接続されている。
アンドゲート１２１〜１２Ｎの一方の入力端子は、対応するアンドゲート１１１〜１１Ｎの出力端子にそれぞれ接続され、アンドゲート１２１〜１２Ｎの他方の入力端子はイネーブル信号ＥＮをそれぞれ受け取るようになっている。
そして、アンドゲート１２１〜１２Ｎの出力信号ＷＥ１〜ＷＥＮが、図４を参照して説明したトランジスタ（切断回路８１）のゲート信号として、対応するＮ個のフューズ（８２）を切断するか否かの切断制御信号になる。
そして、初段のインクリメント回路１０１の入力端子ＩＮ１〜ＩＮｋは、全て接地されてカウント回路の初期値（『０』）が設定される。
２段目〜Ｎ−１段目のインクリメント回路１０２〜１０N-1の入力端子ＩＮ１〜ＩＮｋは、それぞれ前段のインクリメント回路１０２〜１０N-2の出力端子OUT1〜OUTkに接続されている。
最終段（Ｎ−１段目）のインクリメント回路１０N-1の出力端子OUT1は、切断完了判定回路であるオアゲート４の一方の入力端子に接続され、最終段のインクリメント回路１０N-1の出力端子OUTkは、アンドゲート１１Ｎの反転入力端子に接続されている。
また、最終段のインクリメント回路１０N-1の出力端子OUT２〜OUTk-1は、どこにも接続されない。
なお、インクリメント回路１０１〜１０N-1の入力端子ＳＴは、それぞれ対応するＳＦＦ３１〜３Ｎのデータ出力端子Ｑに接続されている。
ここで、各インクリメント回路１０１〜１０N-1の出力は、初段のＳＦＦ３１から対応するＳＦＦ３１〜３N-1までのＳＦＦのうち、『１』（当該ＳＦＦに対応する電気フューズの切断が必要）が設定されているＳＦＦの数を表す（正確には、この数にカウント回路の初期値を加えた数を表す）。
具体的に、例えば、インクリメント回路１０２の出力は、ＳＦＦ３１〜３２のうち、『１』が設定されているＳＦＦの数を表す。
図５に示されるように、切断情報更新回路２１〜２ＮおよびＳＦＦ３１〜３Ｎは、半導体装置に搭載されるＮ個の電気フューズに対応して設けられている。
初段のＳＦＦ３１の入力端子ＳＩＮには、切断情報ＤＩが供給され、２段目以降のＳＦＦ３２〜３Ｎの入力端子ＳＩＮは、前段のＳＦＦ３１〜３N-1のデータ出力端子Ｑに接続されている。
各ＳＦＦ３１〜３Ｎの端子ＳＭには、スキャンシフト信号ＳＭＳが供給され、スキャンモードが設定されると、電気フューズの切断情報ＤＩをクロック信号ＣＬＫに従って順次シフトしてＳＦＦ３１〜３Ｎに設定する。
各ＳＦＦ３１〜３Ｎのデータ出力端子Ｑは、さらに、切断情報制御回路１に接続されると共に、対応する切断情報更新回路２１〜２Ｎに接続されている。
ここで、例えば、初段のＳＦＦ３１に『１』が設定されていれば、アンドゲート１１１の出力であるイネーブル信号ＥＮ１は『１』になり、対応する電気フューズは実際に切断される。
また、ＳＦＦ３２〜３Ｎに『１』が設定されていて、かつ、当該ＳＦＦの前段までのＳＦＦの内で、『１』が設定されているＳＦＦの数が同時切断数上限に達していない場合、ＥＮ２〜ＥＮＮは『１』になり、対応する電気フューズは実際に切断される。
なお、ＳＦＦ３２〜３Ｎの前段までのＳＦＦのうち、『１』が設定されているＳＦＦの数が同時切断数上限に達しているかどうかは、前段のインクリメント回路１０１〜１０N-1の各出力OUTkによって決まる。
具体的に、例えば、ＳＦＦ３４に『１』が設定されていて、かつ、ＳＦＦ３１〜ＳＦＦ３３のうち、『１』が設定されているＳＦＦの数が同時切断数上限に達していない場合、ＥＮ４は『１』になり、対応する電気フューズは実際に切断される。
ここで、ＳＦＦ１〜ＳＦＦ３のうち、『１』が設定されているＳＦＦFの数が同時切断数上限に達しているかどうかは、インクリメント回路１０３の出力OUTkによって決まることになる。
切断情報更新回路２１〜２N-1は、２入力のアンドゲートとされている。初段のアンドゲート２１の一方の入力端子は、接地され、また、他方の入力端子は、対応するＳＦＦ３１のデータ出力端子Ｑに接続されている。
２段目以降のアンドゲート２２〜２Ｎの一方の入力端子は、前段のインクリメント回路１０１〜１０N-1の出力端子OUTkに接続され、他方の入力端子は、それぞれ対応するＳＦＦ３２〜３Ｎのデータ出力端子Ｑに接続されている。
アンドゲート２１〜２Ｎの出力端子は、対応するＳＦＦ３１〜３Ｎのデータ入力端子Ｄにそれぞれ接続されている。
以上のように、切断が必要な電気フューズに対応するＳＦＦの値は『１』になっており、また、実際に切断されるｋ個の電気フューズに対応する切断情報更新回路（アンドゲート）の出力は『０』になるため、この出力を入力（データ入力Ｄ）とするＳＦＦの値は、ＣＬＫ入力に応じて『１』から『０』に更新される。すなわち、対応する電気フューズは、今後切断する必要がない状態になる。
また、切断が必要な電気フューズのうち、実際に切断されるｋ個以外の電気フューズに対応する切断情報更新回路の出力は『１』になり、この出力を入力（データ入力Ｄ）とするＳＦＦの値は『１』になって変化しない。すなわち、対応する電気フューズは、依然として切断が必要な状態である。
さらに、切断不要な電気フューズに対応するＳＦＦの値は『０』になっており、また、対応する切断情報更新回路の出力は『０』になり、この出力を入力（データ入力Ｄ）とするＳＦＦの値は『０』になって変化しない。すなわち、対応する電気フューズは依然として切断不要な状態である。
このように、各ＳＦＦの値が更新されると、各インクリメント回路を含む切断情報制御回路の出力も変化し、次に切断されるｋ個の電気フューズが決まる。そこで、次のｋ個の電気フューズの切断処理を行う。
また、同時に各切断情報更新回路の出力も変化しており、電気フューズの切断処理終了後に、各ＳＦＦにＣＬＫ入力を与えて各ＳＦＦの値を更新する。以上のような動作を繰り返すことで、切断すべき全ての電気フューズの切断を行うことができる。
具体的に、例えば、電気フューズの総数を１２０個（Ｎ＝１２０）、切断する電気フューズの数を５０個、そして、ＬＳＩテスタにより同時に切断可能な電気フューズの数を１０個と仮定する。
このとき、本第１実施例の電気フューズ切断制御回路２００では、Ｎ個（１２０個）のＳＦＦ３１〜３Ｎに対して、切断すべき５０個の電気フューズの情報をそのまま書き込む。
なお、このＳＦＦ３１〜３Ｎに対する切断情報ＤＩの設定（書き込み）は１回行えばよく、図１の電気フューズ切断制御回路のように、ＬＳＩテスタにより同時に切断可能な１０個の電気フューズをその切断処理毎に設定する必要がない。
すなわち、本第１実施例の電気フューズ切断制御回路において、設定された切断情報は、同時に切断可能な１０個の電気フューズが切断される毎に切断情報更新回路２１〜２Ｎにより更新される。
そして、最後の１０個の切断処理が完了すると、切断完了判定回路４が低レベル『０』の切断完了信号ＦＩＮを出力することになる。
ここで、本第１実施例において、切断完了判定回路４は、最終段のインクリメント回路１０N-1の出力端子OUT1およびOUTkに接続された２入力オアゲートとされている。これは、切断すべき５０個全ての電気フューズの切断処理が完了すると、最終段のインクリメント回路１０N-1の出力端子OUT1およびOUTkの信号が両方とも『０』になるのを利用するものである。
図６は図５の電気フューズ切断制御回路におけるインクリメント回路の一例を示す図である。なお、インクリメント回路１０１〜１０N-1は、全て同じなので、図６では、インクリメント回路１０１を例として示している。
図６に示されるように、インクリメント回路１０１は、例えば、ＬＳＩテスタにより同時に切断可能な電気フューズの上限がｋ個のとき、ｋ−１個のセレクタ1011〜101k-1、および、オアゲート1012を有する。
オアゲート1012の一方の入力端子には、入力端子ＳＴを介して入力されるＳＦＦ３１の出力データが供給され、他方の入力端子には、入力端子ＩＮ１を介して入力されるデータ（初期値『０』）が供給されている。
各セレクタ1011〜101k-1の一方の入力端子には、対応する入力信号ＩＮ１〜ＩＮk-1が供給され、他方の入力端子には、次の入力信号ＩＮ２〜ＩＮｋが供給され、ＳＦＦ３１の出力データに従って一方が選択されて出力端子OUT2〜OUTkから出力される。なお、出力端子OUT1からは、オアゲート1012の出力信号が出力される。
図７は図６のインクリメント回路１０１の動作を説明するための図であり、入力端子ＳＴの論理（『０』または『１』）に対する入力端子ＩＮ１〜ＩＮｋの入力データおよび出力端子OUT1〜OUTkの出力データを示すものである。
なお、図７では、入力データおよび出力データは、最上位ビット（ＭＳＢ）〜最下位ビット（ＬＳＢ）として、入力端子ＩＮｋ〜ＩＮ１および出力端子OUTk〜OUT1のデータを順に並べて描いている。
図６および図７に示されるように、入力端子ＳＴの論理、すなわち、ＳＦＦ３１の出力信号（Ｑ出力）が『０』のとき、インクリメント回路１０１は、入力端子ＩＮ１〜ＩＮｋに供給されたデータをそのまま出力端子OUT1〜OUTkから出力する。従って、ＳＴの論理が『０』のとき、出力値＝入力値になり、インクリメントしない（変化しない：『ＸＸＸ…ＸＸＸ』）ことになる。
一方、ＳＴの論理が『１』のとき、インクリメント回路１０１は、入力端子ＩＮ１〜ＩＮｋに供給されたデータを１だけインクリメントして出力端子OUT1〜OUTkから出力する。従って、ＳＴの論理が『１』のとき、出力値＝入力値＋１になり、インクリメントすることになる。
なお、図７に示されるように、入力端子ＩＮ１〜ＩＮｋが『０００…０００』は、カウント値＝０に対応し、また、入力端子ＩＮ１〜ＩＮｋ『０１１…１１１』は、カウント値＝ｋ−１に対応する。
図８は図５の電気フューズ切断制御回路による切断パターンを説明するためのタイミング図である。
ここで、説明を簡略化するために、前述した図２と同様に、例えば、電気フューズの総数を１２０個（Ｎ＝１２０）、切断する電気フューズの数を５０個、そして、ＬＳＩテスタにより同時に切断可能な電気フューズの数を１０個と仮定する。
図５に示す電気フューズ切断制御回路２００は、まず、期間ＰＰ１において、切断する５０個の電気フューズの全ての情報を含む切断情報ＤＩをＳＦＦ３１〜３Ｎに与える。
すなわち、例えば、切断が必要な５０個の電気フューズに対応するＳＦＦには『１』を設定し、切断が不要な残り７０個の電気フューズに対応するＳＦＦには『０』を設定する。
ここで、前述したように、本第１実施例の電気フューズ切断制御回路２００において、ＳＦＦ３１〜３Ｎに対する切断情報ＤＩの設定（書き込み）は１回行えばよい。
次に、期間ＰＰ２において、イネーブル信号ＥＮを『０』から『１』に立ち上げて、アンドゲート１１１〜１２Ｎの内で最初に同時切断処理する１０個の電気フューズに対応する出力信号（切断制御信号ＷＥ）を『１』にして切断処理を行う。
ここで、初段のインクリメント回路１０１の入力端子ＩＮ１〜ＩＮｋは全て『０』に初期化されているため、切断制御信号は、ＷＥ１（ＬＳＢ）側から最初の切断処理で切断するｋ個（１０個）の切断制御信号のみが『１』になり、他は『０』になる。
期間ＰＰ２における処理は、ＬＳＩテスタにより同時に切断することができるＬＳＢ側から１０個の電気フューズに対応した切断制御信号のみが『１』になって所定の時間（例えば、数十μｓ程度）電流を流し、それら１０個の電気フューズを同時に切断する。
すなわち、期間ＰＰ２では、同時切断数上限を考慮して電気フューズの切断を行う。ここで、実際に電気フューズの切断を行った個所の切断情報更新回路（アンドゲート２１〜２Ｎの内のｋ個）では、そのアンドゲートの出力信号は『０』になる。
そして、期間ＰＰ３において、クロックＣＬＫが入力すると、ＳＦＦ３１〜３Ｎのデータ（切断情報）が更新され、電気フューズの切断を行った個所のＳＦＦのＱ出力は『０』に変化する。
さらに、期間ＰＰ４では、既に切断された１０個の電気フューズを除いた４０個の切断が必要な電気フューズの内で、ＬＳＢ側から数えて１０個目までの電気フューズに対応する切断制御信号が『１』になっている。
すなわち、期間ＰＰ４では、最初の期間ＰＰ２と同様の処理が行われ、例えば、切断が必要な５０個の電気フューズの内で、ＬＳＢ側から数えて１１個目から２０個目までの電気フューズに対応する切断制御信号のみが『１』になってこれら１０個の電気フューズの切断処理が行われる。
さらに、期間ＰＰ５では、上述した期間ＰＰ３と同様に、クロックＣＬＫの入力によりＳＦＦ３１〜３Ｎのデータが更新され、電気フューズの切断を行った個所のＳＦＦのＤ入力は『１』になり、そのＱ出力は『０』に変化する。
この期間（パターン）ＰＰ２，ＰＰ４およびＰＰ３，ＰＰ５を繰り返し、切断が必要な５０個の電気フューズの全ての切断処理が完了すると、切断完了判定回路（オアゲート）４の入力が両方とも『０』になって、『０』の切断完了信号ＦＩＮが出力される。
ここで、本第１実施例の効果を、次の具体例により説明する。すなわち、半導体装置に搭載される電気フューズの総数Ｎを１０００個、切断する電気フューズの数を２００個、および、電気フューズの同時切断数上限（ｋ）を１０個とする。
さらに、電気フューズの切断時間を５０μｓ、そして、ＳＦＦ３１〜３Ｎの更新時間（クロックＣＬＫの１周期の時間）を１００ｎｓとする。
前述した図１に示す関連技術の電気フューズ切断制御回路９００では、例えば、フリップフロップの数を１０００個と仮定すると、（１０００×１００ｎｓ＋５０μｓ）×２００÷１０＝３ｍｓになる。
これに対して、本第１実施例では、フリップフロップ（ＳＦＦ）の数は１０００個、切断する２００個の電気フューズを同時に１０個ずつ切断するため、１０００×１００ｎｓ＋（５０μｓ＋１００ｎｓ）×２００÷１０＝１．１０２ｍｓになる。
このように、本第１実施例の電気フューズ切断制御回路は、関連技術の電気フューズ切断制御回路よりも大幅に時間短縮が可能なことが分かる。この電気フューズの切断制御に要する時間短縮の効果は、以下に述べる第２〜第７実施例でも同様に発揮される。
図９は図５の電気フューズ切断制御回路の動作を説明するための図であり、図８におけるパターンＰＰ１→ＰＰ２→ＰＰ３→ＰＰ４→ＰＰ５に対する各信号の値および動作を示している。
なお、図９では、同時切断数上限＝２，電気フューズの総数＝１２，切断情報［ＬＳＢ：ＭＳＢ］＝0100 0100 0100 1000（２，６，９ビット目を切断）の電気フューズ切断制御回路の動作を示している。
図９に示されるように、まず、パターンＰＰ１では、イネーブル信号ＥＮ＝『０』，スキャンフリップフロップ３１〜３Ｎ（SFF1〜SFF12）に設定される値が『0100 0100 0100』になって、２，６，９ビット目を切断するように設定される。すなわち、パターンＰＰ１は、スキャンインしてSFF1〜SFF12に対して全ての電気フューズの切断情報ＤＩを書き込む。
次に、パターンＰＰ２では、イネーブル信号ＥＮが『１』になって切断処理が可能になり、アンドゲート１２１〜１２Ｎの出力である切断制御信号は、『0100 0100 0000』になって、２および６ビット目の２つの電気フューズを切断する。すなわち、同時切断数上限の２ビットの電気フューズが同時に切断される。
さらに、次のパターンＰＰ３では、SFF1〜SFF12に設定された値が更新されて『0000 0000 0100』になって、９ビット目を切断するように設定される。
すなわち、パターンＰＰ３では、パターンＰＰ２の最初の切断処理により、２および６ビット目の２つの電気フューズが切断されたので、それらに対応するデータは『１』から『０』に変更され、まだ切断処理を行っていない９ビット目のみ『１』になっている。
さらに、次のパターンＰＰ４では、イネーブル信号ＥＮが再び『１』になって切断処理が可能になり、アンドゲート１２１〜１２Ｎの出力である切断制御信号は、『0000 0000 1000』になって、９ビット目の電気フューズのみが切断される。
そして、最後のパターンＰＰ５では、SFF1〜SFF12に設定された値が更新されて『0000 0000 0000』になる。これにより、切断完了信号ＦＩＮが『１』から『０』に変化して、必要な全てのビット（２，６および９ビット目）の電気フューズの切断が完了したことを通知する。
なお、切断完了信号ＦＩＮは、例えば、ＬＳＩテスタに通知され、電気フューズの切断処理が完了したことを認識して、ＬＳＩテスタは半導体装置に対して、例えば、次の処理（検査等）を行うことになる。
図１０は第２実施例の電気フューズ切断制御回路の一例を示す回路図である。
図１０に示されるように、本第２実施例の電気フューズ切断制御回路３００は、ＳＦＦ３１〜３Ｎに対してスキャンシフトにより電気フューズの切断情報ＤＩを書き込まずに、切断情報Ｄ１〜ＤＮを並列に与えて書き込むようになっている。
すなわち、電気フューズを切断するか否かにより、切断が必要な場合は『１』、また、切断が不要な場合は『０』の切断情報Ｄ１〜ＤＮを、対応するＳＦＦ３１〜３Ｎの入力端子ＳＩＮに直接与えて切断情報の書き込み（設定）を行うようになっている。
本第２実施例の電気フューズ切断制御回路３００は、例えば、切断情報Ｄ１〜ＤＮを半導体装置内部で生成するものでは、ＳＦＦ３１〜３Ｎに対する切断情報の設定を短時間で行えるので、より一層の時間短縮が可能になる。
例えば、メモリ試験を行って不良個所を冗長メモリに置き換える場合、試験結果による不良個所データをメモリ内に保持し、その保持された不良個所データを、冗長メモリに置き換えるための電気フューズの切断情報にそのまま利用する場合等に適用可能である。
図１１は第３実施例の電気フューズ切断制御回路の一例を示す回路図であり、また、図１２は図１１の電気フューズ切断制御回路におけるインクリメント回路の一例を示す図である。
本第３実施例の電気フューズ切断制御回路は、図１２に示すような入出力値を２進表現化したインクリメント回路１０１’を利用するものである。なお、本第３実施例の電気フューズ切断制御回路４００において、同時切断数上限は、２(k-1)により表される。
ところで、同時切断数上限が大きくなればインクリメント回路も大きくなるが、本第３実施例の電気フューズ切断制御回路は、同時切断数上限に対する回路サイズの増加率を第１実施例よりも低く抑えるものである。
すなわち、例えば、第１実施例の電気フューズ切断制御回路のサイズは、同時切断数上限に比例して増加するが、本第３実施例の電気フューズ切断制御回路のサイズは、ほぼｌｏｇ2［同時切断数上限］に比例して増加することになる。
なお、インクリメント回路１０１’〜１０N-1’は、全て同じなので、図１２では、インクリメント回路１０１’を例として示している。
図１１に示されるように、第３実施例の電気フューズ切断制御回路４００は、切断完了判定回路４をｋ個の入力端子を有するオアゲート４０とし、最終段のインクリメント回路１０N-1’の出力端子OUT1〜OUTkの全ての信号の論理和を取るようになっている。
すなわち、切断完了判定回路４は、最終段のインクリメント回路１０N-1’の出力端子OUT1〜OUTkがすべて『０』になったときに切断完了信号ＦＩＮを『０』とするようになっている。
図１２に示されるように、インクリメント回路１０１’は、ｋ−１個のアンドゲート１０２１〜１０２k-1、ｋ−１個のエクスクルーシブオア（ＥＯＲ）ゲート１０３１〜１０３k-1、および、１個のオアゲート１０４０を有する。
初段のアンドゲート１０２１の一方の入力には、入力端子ＳＴを介して初段のＳＦＦ３１の出力信号（Ｑ出力）が供給され、他方の入力には、入力端子ＩＮ１の信号（初期値『０』）が供給されている。
２段目以降のアンドゲート１０２２〜１０２k-1の一方の入力には、前段のアンドゲート１０２１〜１０２k-2の出力信号が供給され、他方の入力には、入力端子ＩＮ２〜ＩＮk-1の信号（初期値『０』）が供給されている。
初段のＥＯＲゲート１０３１の一方の入力には、入力端子ＳＴを介して初段のＳＦＦ３１のＱ出力が供給され、他方の入力には、入力端子ＩＮ１の信号（初期値『０』）が供給されている。
２段目以降のＥＯＲゲート１０３２〜１０３k-1の一方の入力には、前段のアンドゲート１０２１〜１０２k-1の出力信号が供給され、他方の入力には、入力端子ＩＮ２〜ＩＮk-1の信号（初期値『０』）が供給されている。
さらに、オアゲート１０４０の一方の入力には、最終段のアンドゲート１０２k-1の出力信号が供給され、他方の入力には、入力端子ＩＮｋの信号（初期値『０』）が供給されている。
そして、オアゲート１０３２〜１０３k-1の出力信号およびオアゲート１０４０の出力信号OUT1〜OUTkが全て『０』のときに、切断完了判定回路４は、切断完了信号ＦＩＮを『０』にして切断完了を通知する。
図１３は図１２のインクリメント回路の動作を説明するためのタイミング図であり、入力端子ＳＴの論理（『０』または『１』）に対する入力端子ＩＮ１〜ＩＮｋの入力データおよび出力端子OUT1〜OUTkの出力データを示すものである。
なお、図１３では、入力データおよび出力データは、最上位ビット（ＭＳＢ）〜最下位ビット（ＬＳＢ）として、入力端子ＩＮｋ〜ＩＮ１および出力端子OUTk〜OUT1のデータを順に並べて描いている。また、図１３では、入力端子ＩＮ１〜ＩＮｋおよび出力端子OUT1〜OUTkのデータは２進表現とされている。
図１２および図１３に示されるように、入力端子ＳＴの論理、すなわち、ＳＦＦ３１のＱ出力が『０』のとき、インクリメント回路１０１’は、入力端子ＩＮ１〜ＩＮｋに供給されたデータをそのまま出力端子OUT1〜OUTkから出力する。従って、ＳＴの論理が『０』のとき、出力値＝入力値になり、インクリメントしないことになる。
一方、ＳＴの論理が『１』のとき、インクリメント回路１０１’は、入力端子ＩＮ１〜ＩＮｋに供給されたデータを１だけインクリメントして出力端子OUT1〜OUTkから出力する。従って、ＳＴの論理が『１』のとき、出力値＝入力値＋１になり、インクリメントすることになる。
ところで、上述した第３実施例の電気フューズ切断制御回路では、例えば、ｋ＝２，３，４，５…のときは、同時切断数上限＝２，４，８，１６…になり、それ以外の数を同時切断数上限に指定できない。
そこで、初段のインクリメント回路１０１’の入力端子ＩＮ１〜ＩＮｋに対する初期値と切断完了判定回路４を変更、すなわち、アンドゲート４０の入力論理を変更することで任意の同時切断数上限を実現したものが次の第４実施例である。
図１４は第４実施例の電気フューズ切断制御回路の一例を示す回路図である。
図１４に示されるように、本第４実施例の電気フューズ切断制御回路５００は、初段のインクリメント回路１０１’の入力端子ＩＮ１〜ＩＮｋの初期値を全て『０』にするのではなく、例えば、入力端子ＩＮ１の初期値を『１』に設定するようになっている。
切断完了判定回路４は、初段のインクリメント回路１０１’の入力端子ＩＮ１の初期値『１』に対応して、最終段のインクリメント回路１０N-1’の出力端子OUT1を反転入力端子で受け取るｋ入力のオアゲート４１とされている。
なお、最終段のインクリメント回路１０N-1’の出力端子OUT2〜OUTkは、正論理の入力端子で受け取るようになっている。また、同時切断数上限は、２(k-1)−１により表される。
切断完了判定回路４は、初段のインクリメント回路１０１’の入力端子ＩＮ１〜ＩＮｋに設定する初期値に応じて入力端子の論理が規定されたｋ個の入力端子を有するオアゲートとされている。
このように、第４実施例の電気フューズ切断制御回路によれば、同時切断数上限を任意の値に設定することが可能になる。なお、電気フューズの同時切断数上限は、例えば、電気フューズが搭載された半導体装置をテストするためのＬＳＩテスタが供給できる電流等により規定されるものである。
図１５は第５実施例の電気フューズ切断制御回路の一例を示す回路図である。
図１５に示されるように、本第５実施例の電気フューズ切断制御回路６００は、例えば、図５に示すような電気フューズ切断制御回路２００をＭ個並列に設けたものに相当する。
すなわち、図１５に示されるように、第５実施例の電気フューズ切断制御回路６００は、Ｍ個の切断情報制御回路１ａ，１ｂ，…，１ｍ、並びに、Ｍ×Ｎ個の切断情報更新回路２１ａ〜２Ｎａ，２１ｂ〜２Ｎｂ，…，２１ｍ〜２Ｎｍを有する。
さらに、第５実施例の電気フューズ切断制御回路６００は、Ｍ×Ｎ個のＳＦＦ３１ａ〜３Ｎａ，３１ｂ〜３Ｎｂ，…，３１ｍ〜３Ｎｍ、並びに、Ｍ個の切断完了判定回路４ａ，４ｂ，…，４ｍを有する。
なお、参照符号３ａ，３ｂ，…，３ｍは、ＳＦＦ３１ａ〜３Ｎａ，３１ｂ〜３Ｎｂ，…，３１ｍ〜３Ｎｍを有するシフトレジスタを示している。
これにより、各切断情報制御回路１ａ，１ｂ，…，１ｍから切断制御信号ＷＥ１〜ＷＥＮ，ＷＥＮ＋１〜ＷＥ２Ｎ，…，ＷＥ(M-1)N+1〜ＷＥＭＮが出力されることになる。
切断完了判定回路４ａ，４ｂ，…，４ｍの出力信号は、ｍ個の入力端子を有するオアゲート４２に供給され、切断完了判定回路４ａ，４ｂ，…，４ｍの全ての出力信号が『０』のとき、『０』の切断完了信号ＦＩＮを出力するようになっている。
ここで、図５に示す第１実施例の電気フューズ切断制御回路２００における切断完了判定回路４は、本第５実施例の電気フューズ切断制御回路６００における切断完了判定回路４ａ〜４ｍおよびオアゲート４２に対応する。
このように、本第第５実施例の電気フューズ切断制御回路６００は、例えば、図５に示す電気フューズ切断制御回路２００をＭ個並列に設ける。これにより、各切断制御回路内の同時切断数上限を１／Ｍにすることができ、インクリメント回路のサイズを１／Ｍにすることが可能になる。
なお、本第５実施例は、第１実施例の適用に限定されるものではなく、他の実施例を複数適用することもでき、例えば、図１１の第３実施例を適用すれば、回路サイズをほぼlog2(N/M)/Log2Nにすることが可能になる。
さらに、本第５実施例によれば、各切断制御回路の初段のＳＦＦ３１ａ〜３１ｍから最終段の３Ｎａ〜３Ｎｍまでの遅延を短縮することができ、ＳＦＦの更新サイクルを抑えることも可能である。なお、これらＳＦＦの接続も並列にするといった他の様々な変形も可能なのはいうまでもない。
図１６は第６実施例の電気フューズ切断制御回路の一例を示す回路図である。
図１６に示されるように、本第６実施例の電気フューズ切断制御回路７００は、初段のインクリメント回路１０１”の入力端子ＩＮ１〜ＩＮｋに対して外部から信号Ｉ１〜Ｉｋとして与えるようになっている。
また、初段のインクリメント回路１０１”の入力端子ＩＮ１〜ＩＮｋに供給する信号Ｉ１〜Ｉｋに対応させるために、接続完了判定回路４は、ｋ個のＥＯＲゲート４３１〜４３ｋおよびオアゲート４４を有する。
すなわち、ＥＯＲゲート４３１〜４３ｋは、それぞれ信号Ｉ１〜Ｉｋおよび最終段のインクリメント回路１０N-1”の出力端子OUT1〜OUTkの信号を受け取り、排他的論理和を取ってその論理出力をオアゲート４４に供給するようになっている。
本第６実施例は、例えば、使用するＬＳＩテスタが変化するとき、そのＬＳＩテスタが供給できる電流に適した同時切断数上限に設定可能なようになっている。ここで、信号Ｉ１〜Ｉｋにより設定可能な同時切断数上限の値は、最大値ｋ以下になるので、例えば、ｋの値を余裕をみて少し大きめの値に設定するのが好ましい。
図１７は第７実施例の電気フューズ切断制御回路の一例を示す回路図である。
図１７に示す第７実施例の電気フューズ切断制御回路８００は、初段のインクリメント回路１０１”の入力端子ＩＮ１〜ＩＮｋに対して、シフトレジスタ（初期値記憶回路）５の出力信号を与えるようになっている。
ここで、シフトレジスタ５は、シフトレジスタ３と直列に接続されている。すなわち、シフトレジスタ５は、ｋ個のスキャンフリップフロップ（ＳＦＦ）５１〜５ｋを有し、初段のＳＦＦ５１の入力端子ＳＩＮに外部からの入力データＤＩを供給するようになっている。
そして、シフトレジスタ５の最終段のＳＦＦ５ｋは、前述したシフトレジスタ３の初段のＳＦＦ３１の入力端子ＳＩＮに接続され、スキャンモードにおいて、前述した切断情報ＤＩと共に初期値が順次シフトして各ＳＦＦに設定（格納）されるようになっている。
なお、スキャンモードは、各ＳＦＦ５１〜５ｋおよびＳＦＦ３１〜３Ｎにおけるスキャンモード入力端子ＳＭにスキャンモード信号ＳＭＳが供給されることで設定される。
このように、本第７実施例の電気フューズ切断制御回路によれば、外部端子を追加することなく、初段のインクリメント回路１０１”の入力端子ＩＮ１〜ＩＮｋに対する初期値の設定を、ＳＦＦ３１〜３Ｎに対する切断情報の設定と同時に行うことができる。
図１８は半導体装置の全体構成を概略的に示すブロック図である。
図１８に示されるように、上述した各実施例が適用される半導体装置１０００は、電気フューズ切断制御回路１００１、電気フューズ回路１００２および内部回路１００３を有する。
電気フューズ回路１００２は、複数（Ｎ）個の電気フューズ８２１〜８２Ｎおよび切断回路８１１〜８１Ｎを有し、電気フューズ切断制御回路１００１からの切断制御信号ＷＥ１〜ＷＥＮにより対応する電気フューズの切断を制御するようになっている。
電気フューズの切断は、例えば、冗長メモリの修復データ、チップ固有のＩＤデータ、セキュリティ用の暗号データ、或いは、内部回路の電圧やタイミングなどを調整するためのトリミング用データを保持するため等に使用される。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数の電気フューズの切断を制御する電気フューズ切断制御回路であって、
前記各電気フューズを切断するか否かの切断情報を記憶する切断情報記憶回路と、
該切断情報記憶回路の出力信号に応じて前記複数の電気フューズの切断を制御する切断情報制御回路と、
前記切断情報制御回路の出力信号を受け取って、前記切断情報記憶回路に設定された前記切断情報を更新する切断情報更新回路と、を有することを特徴とする電気フューズ切断制御回路。
（付記２）
付記１に記載の電気フューズ切断制御回路において、
前記切断情報制御回路は、同時切断数上限ごとに前記電気フューズの同時切断を行うように制御することを特徴とする電気フューズ切断制御回路。
（付記３）
付記２に記載の電気フューズ切断制御回路において、
前記切断情報制御回路は、前記同時切断数上限に対応した入出力端子を有する複数のインクリメント回路を含むカウント回路を有することを特徴とする電気フューズ切断制御回路。
（付記４）
付記３に記載の電気フューズ切断制御回路において、
前記カウント回路は、前記電気フューズの総数をＮとしたとき、Ｎ−１個のインクリメント回路を有することを特徴とする電気フューズ切断制御回路。
（付記５）
付記４に記載の電気フューズ切断制御回路において、
前記切断情報記憶回路は、前記電気フューズの総数に対応したＮ個のレジスタを有し、該各レジスタは、対応する前記各電気フューズを切断する必要があるか否かの切断情報を設定することを特徴とする電気フューズ切断制御回路。
（付記６）
付記５に記載の電気フューズ切断制御回路において、
前記レジスタは、スキャンフリップフロップであることを特徴とする電気フューズ切断制御回路。
（付記７）
付記５または６に記載の電気フューズ切断制御回路において、
前記切断情報更新回路は、前記レジスタに対応してＮ個設けられ、
該各切断情報更新回路は、切断処理が行われた前記電気フューズに対応する前記レジスタに記憶された切断情報を変更することを特徴とする電気フューズ切断制御回路。
（付記８）
付記７に記載の電気フューズ切断制御回路において、
前記切断情報更新回路は、初期値または対応する前記インクリメント回路の所定の出力信号と、対応する前記レジスタの出力信号との論理を取って、対応する当該レジスタのデータを書き換えることを特徴とする電気フューズ切断制御回路。
（付記９）
付記４〜８のいずれか１項に記載の電気フューズ切断制御回路において、
前記Ｎ−１個のインクリメント回路のうち、初段のインクリメント回路の入力端子に対して論理『０』の初期値を与えることを特徴とする電気フューズ切断制御回路。
（付記１０）
付記９に記載の電気フューズ切断制御回路において、さらに、
前記複数の電気フューズのうち、切断する必要がある電気フューズの全ての切断が完了したことを判定する切断完了判定回路を有することを特徴とする電気フューズ切断制御回路。
（付記１１）
付記１０に記載の電気フューズ切断制御回路において、
前記切断完了判定回路は、前記Ｎ−１個のインクリメント回路のうち、最終段のインクリメント回路の最下位の出力信号と、前記切断情報記憶回路の最終段のレジスタの出力信号との論理和を取るオアゲートを有することを特徴とする電気フューズ切断制御回路。
（付記１２）
付記１０または１１に記載の電気フューズ切断制御回路を複数組並列に設け、該各組の前記切断完了判定回路の出力信号の論理和を取って切断完了判定信号を出力することを特徴とする電気フューズ切断制御回路。
（付記１３）
付記４〜８のいずれか１項に記載の電気フューズ切断制御回路において、
前記Ｎ−１個のインクリメント回路は、それぞれ入出力値を２進表現化したインクリメント回路であり、初段のインクリメント回路の入力端子に与える初期値を設定可能としたことを特徴とする電気フューズ切断制御回路。
（付記１４）
付記１３に記載の電気フューズ切断制御回路において、
前記初期値の設定は、前記初段のインクリメント回路の入力端子に対して直接与える信号により行うことを特徴とする電気フューズ切断制御回路。
（付記１５）
付記１３に記載の電気フューズ切断制御回路において、さらに、
前記初期値を記憶する初期値記憶回路を有し、
前記初期値記憶回路に設定する前記初期値は、前記切断情報記憶回路に対する前記切断情報の設定と同時に行うことを特徴とする電気フューズ切断制御回路。
（付記１６）
付記１３〜１５のいずれか１項に記載の電気フューズ切断制御回路において、さらに、
前記複数の電気フューズにおける切断が必要な電気フューズの全ての切断が完了したことを判定する切断完了判定回路を有することを特徴とする電気フューズ切断制御回路。
（付記１７）
付記１６に記載の電気フューズ切断制御回路において、
前記切断完了判定回路は、
前記Ｎ−１個のインクリメント回路のうち、最終段のインクリメント回路の全てのビットの出力信号と、初段のインクリメント回路の全てのビットの初期値との排他的論理和を取る複数のＥＯＲゲート、並びに、
該複数のＥＯＲゲートの出力信号の論理和を取るオアゲートを有することを特徴とする電気フューズ切断制御回路。
（付記１８）
付記１６または１７に記載の電気フューズ切断制御回路を複数組並列に設け、該各組の前記切断完了判定回路の出力信号の論理和を取って切断完了判定信号を出力することを特徴とする電気フューズ切断制御回路。
（付記１９）
付記１〜１８のいずれか１項に記載の電気フューズ切断制御回路と、
該電気フューズ切断制御回路により切断が制御される前記複数の電気フューズを含む電気フューズ回路と、
該電気フューズ回路により所定の設定が行われる内部回路と、を有することを特徴とする半導体装置。
（付記２０）
付記１９に記載の半導体装置において、前記電気フューズ回路は、さらに、
前記各電気フューズと直列に接続され、前記電気フューズ切断制御回路からの切断制御信号によってそれぞれオン／オフ制御される複数の切断回路を有することを特徴とする半導体装置。
１，１ａ〜１ｍ 切断情報制御回路
３ シフトレジスタ（切断情報記憶回路）
４，４ａ〜４ｍ 切断完了判定回路
５ シフトレジスタ（初期値記憶回路）
１０ カウント回路
２１〜２Ｎ；２１ａ〜２Ｎａ，２１ｂ〜２Ｎｂ，…，２１ｍ〜２Ｎｍ 切断情報更新回路
３１〜３Ｎ；３１ａ〜３Ｎａ，３１ｂ〜３Ｎｂ，…，３１ｍ〜３Ｎｍ，；５１〜５ｋ；９２２〜９２ｎ スキャンフリップフロップ
８１；８１１〜８１Ｎ 切断回路
８２；８２１〜８２Ｎ 電気フューズ
１０１〜１０N-1；１０１’〜１０N-1’；１０１”〜１０N-1” インクリメント回路
２００，３００，４００，５００，６００，７００，８００，９００，１００１ 電気フューズ切断制御回路
１０００ 半導体装置
１００１ 電気フューズ切断制御回路
１００２ 電気フューズ回路
１００３ 内部回路

Claims (10)

  1. 複数の電気フューズの切断を制御する電気フューズ切断制御回路であって、
    前記各電気フューズを切断するか否かの切断情報を記憶する切断情報記憶回路と、
    該切断情報記憶回路の出力信号を受け取って、前記電気フューズの同時切断数の上限に応じて前記複数の電気フューズの切断を制御する切断情報制御回路と、
    前記切断情報制御回路の出力信号を受け取って、前記切断された電気フューズの情報に基づいて前記切断情報記憶回路に設定された前記切断情報を更新する切断情報更新回路と、を有することを特徴とする電気フューズ切断制御回路。
  2. 請求項１に記載の電気フューズ切断制御回路において、
    前記切断情報制御回路は、前記同時切断数の上限ごとに前記電気フューズの同時切断を行うように制御することを特徴とする電気フューズ切断制御回路。
  3. 請求項２に記載の電気フューズ切断制御回路において、
    前記切断情報制御回路は、前記同時切断数の上限に対応した入出力端子を有する複数のインクリメント回路を含むカウント回路を有し、
    前記複数のインクリメント回路は、前記切断された電気フューズの情報に基づいてインクリメントされることを特徴とする電気フューズ切断制御回路。
  4. 請求項３に記載の電気フューズ切断制御回路において、
    前記カウント回路は、前記電気フューズの総数をＮとしたとき、Ｎ−１個のインクリメント回路を有することを特徴とする電気フューズ切断制御回路。
  5. 請求項４に記載の電気フューズ切断制御回路において、
    前記切断情報記憶回路は、前記電気フューズの総数に対応したＮ個のレジスタを有し、該各レジスタは、対応する前記各電気フューズを切断する必要があるか否かの切断情報を設定することを特徴とする電気フューズ切断制御回路。
  6. 請求項５に記載の電気フューズ切断制御回路において、
    前記切断情報更新回路は、前記レジスタに対応してＮ個設けられ、
    該各切断情報更新回路は、切断処理が行われた前記電気フューズの情報に基づいて前記レジスタに記憶された前記切断情報を変更することを特徴とする電気フューズ切断制御回路。
  7. 請求項４〜６のいずれか１項に記載の電気フューズ切断制御回路において、
    前記Ｎ−１個のインクリメント回路のうち、初段のインクリメント回路の入力端子に対して論理『０』の初期値を与えることを特徴とする電気フューズ切断制御回路。
  8. 請求項４〜６のいずれか１項に記載の電気フューズ切断制御回路において、
    前記Ｎ−１個のインクリメント回路は、それぞれ入出力値を２進表現化したインクリメント回路であり、初段のインクリメント回路の入力端子に与える初期値を設定可能としたことを特徴とする電気フューズ切断制御回路。
  9. 請求項８に記載の電気フューズ切断制御回路において、さらに、
    前記初期値を記憶する初期値記憶回路を有し、
    前記初期値記憶回路に設定する前記初期値は、前記切断情報記憶回路に対する前記切断情報の設定と同時に行うことを特徴とする電気フューズ切断制御回路。
  10. 請求項１〜９のいずれか１項に記載の電気フューズ切断制御回路と、
    該電気フューズ切断制御回路により切断が制御される前記複数の電気フューズを含む電気フューズ回路と、
    該電気フューズ回路により所定の設定が行われる内部回路と、を有することを特徴とする半導体装置。
JP2009074935A 2009-03-25 2009-03-25 電気フューズ切断制御回路および半導体装置 Expired - Fee Related JP5299014B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009074935A JP5299014B2 (ja) 2009-03-25 2009-03-25 電気フューズ切断制御回路および半導体装置
US12/728,428 US8278990B2 (en) 2009-03-25 2010-03-22 Electric fuse cutoff control circuit renewing cutoff information and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009074935A JP5299014B2 (ja) 2009-03-25 2009-03-25 電気フューズ切断制御回路および半導体装置

Publications (2)

Publication Number Publication Date
JP2010232719A JP2010232719A (ja) 2010-10-14
JP5299014B2 true JP5299014B2 (ja) 2013-09-25

Family

ID=42783392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009074935A Expired - Fee Related JP5299014B2 (ja) 2009-03-25 2009-03-25 電気フューズ切断制御回路および半導体装置

Country Status (2)

Country Link
US (1) US8278990B2 (ja)
JP (1) JP5299014B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110012401A (ko) * 2009-07-30 2011-02-09 주식회사 하이닉스반도체 퓨즈 정보 검출 회로
KR20120126653A (ko) * 2011-05-12 2012-11-21 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 패키지 시스템
KR101811303B1 (ko) * 2011-07-26 2017-12-26 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동 방법
US10304645B2 (en) * 2015-12-09 2019-05-28 Fuji Electric Co., Ltd. Trimming apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370232B1 (ko) * 1999-04-28 2003-01-29 삼성전자 주식회사 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로
US6519202B1 (en) * 2001-06-29 2003-02-11 Virage Logic Corporation Method and apparatus to change the amount of redundant memory column and fuses associated with a memory device
US7089136B2 (en) * 2003-07-18 2006-08-08 International Business Machines Corporation Method for reduced electrical fusing time
GB0419465D0 (en) * 2004-09-02 2004-10-06 Cavendish Kinetics Ltd Method and apparatus for programming and reading codes
US7110313B2 (en) * 2005-01-04 2006-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-time electrical fuse programming circuit
JP4614775B2 (ja) 2005-01-14 2011-01-19 パナソニック株式会社 電気ヒューズ回路
JP2006294096A (ja) * 2005-04-07 2006-10-26 Elpida Memory Inc ヒューズ検出方法、及びヒューズ検出回路を備えた半導体記憶装置
US7577930B2 (en) * 2005-06-23 2009-08-18 Apple Inc. Method and apparatus for analyzing integrated circuit operations
JP2007048394A (ja) * 2005-08-11 2007-02-22 Matsushita Electric Ind Co Ltd 電気ヒューズモジュールを備えた半導体記憶装置
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
US7675313B1 (en) * 2006-08-03 2010-03-09 Lattice Semiconductor Corporation Methods and systems for storing a security key using programmable fuses
KR100800383B1 (ko) * 2006-08-18 2008-02-01 삼성전자주식회사 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법
KR101562985B1 (ko) * 2009-02-25 2015-10-23 삼성전자주식회사 반도체 장치 및 그것의 퓨즈 프로그램 방법

Also Published As

Publication number Publication date
US8278990B2 (en) 2012-10-02
US20100244933A1 (en) 2010-09-30
JP2010232719A (ja) 2010-10-14

Similar Documents

Publication Publication Date Title
US20060113567A1 (en) Semiconductor integrated circuit and method of producing same
JP5137408B2 (ja) 電気ヒューズ回路
US7512031B2 (en) Semiconductor device including voltage level conversion output circuit
US7200025B2 (en) Semiconductor memory device
US7864620B1 (en) Partially reconfigurable memory cell arrays
JP5299014B2 (ja) 電気フューズ切断制御回路および半導体装置
JP2008097785A (ja) 不揮発性半導体記憶装置
US7426254B2 (en) Shift register comprising electrical fuse and related method
US20050125707A1 (en) Digital reliability monitor having autonomic repair and notification capability
TWI292576B (en) Redundancy circuit for nand flash memory device
US9548135B2 (en) Method and apparatus for determining status element total with sequentially coupled counting status circuits
US20190287610A1 (en) Memory circuit and electronic device
JP2017216611A (ja) 半導体装置
CN115618782B (zh) 局部降电压的集成电路物理实现方法、装置和计算机设备
KR20140139189A (ko) 반도체 장치 및 반도체 메모리 장치
CN113177007B (zh) 一种基于偏差补偿的高可靠ArbiterPUF电路
US11004522B2 (en) Fail bit number counting circuit and non-volatile semiconductor storage device
CN109614275B (zh) 冗余修正电路及应用其的冗余修正方法
KR20070018710A (ko) 반도체 집적회로
US7038965B2 (en) Pointer generator for stack
US20130039114A1 (en) Writing circuit, semiconductor integrated circuit and writing method
JP4510498B2 (ja) 半導体集積回路
JP2006127570A (ja) 不揮発性半導体記憶装置およびその製造方法
US20240194683A1 (en) Semiconductor integrated circuit, layout design system, layout designing method, and non-transitory computer-readable storage medium storing program
JP2014186762A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130603

R150 Certificate of patent or registration of utility model

Ref document number: 5299014

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees