KR20120126653A - 반도체 장치 및 그를 포함하는 반도체 패키지 시스템 - Google Patents

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KR20120126653A
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Abstract

본 발명의 반도체 장치는 복수의 전기적 퓨즈, 럽쳐 인에이블 신호가 활성화되면 복수의 전기적 퓨즈 중 럽쳐 정보에 해당하는 전기적 퓨즈를 럽쳐하는 럽쳐부, 스캔 인에이블 신호가 활성화되면 복수의 전기적 퓨즈의 럽쳐 여부를 스캔 정보로서 출력하는 스캔부 및 클럭 신호에 동기하여 입력 신호를 수신하고, 럽쳐 정보로서 저장하며, 스캔 정보를 수신하고, 클럭 신호에 동기하여 스캔 정보를 출력 신호로서 출력하는 시프트 레지스터부를 포함한다.

Description

반도체 장치 및 그를 포함하는 반도체 패키지 시스템{Semiconductor Apparatus And Semiconductor Package System including the same}
본 발명은 반도체 패키지 시스템에 관한 것으로 보다 상세하게는 전기적 퓨즈를 구비하는 반도체 패키지 시스템에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 상기 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
근래 들어 반도체 메모리의 집적도 향상을 위하여, 기존의 평면(2 Dimension) 배치 방식에서 복수의 메모리 칩을 적층한 입체 구조(3 Dimension) 배치 기술이 응용되기 시작하였다. 고집적 및 고용량의 메모리 요구 추세에 따라, 상기 메모리 칩의 입체 구조 배치를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다.
이러한 입체 구조 배치 기술에는 SIP(System in Package) 방식, POP(Pakage on Pakage) 방식 및 TSV(Through Silicon Via) 방식 등이 사용되고 있다.
TSV 방식은 모듈 상에서 제어 칩과의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 각 메모리 칩 및 제어 칩 간의 통신을 수행한다. 복수의 메모리 칩을 관통하는 경로 사이에는 범프(Bump)가 형성되어 각 메모리 칩 또는 제어 칩을 전기적으로 연결한다.
반도체 메모리 장치의 불량을 구제하기 위해 리페어 방식이 사용된다. 일반적으로 평면 구조 배치 기술을 사용한 반도체 메모리 장치는 불량 셀을 구제하기 위한 금속 퓨즈를 구비하고, 불량이 발생하면 레이저를 사용하여 금속 퓨즈를 커팅함으로써 해당 불량 반도체 메모리 장치가 구제되도록 한다.
하지만 입체 구조 배치 기술, 예를 들어 TSV 방식을 통해 적층된 멀티 칩 형태로 구성된 반도체 메모리 장치는 구조적으로 금속 퓨즈가 외부로 노출되지 않는다. 따라서 입체 구조 배치 기술을 사용한 반도체 메모리 장치는 금속 퓨즈에 대한 레이저 조사가 어려워 일반적인 금속 퓨즈 기술로는 불량을 구제하기가 어렵다.
이에 따라 입체 구조 배치 기술을 사용하는 반도체 메모리 장치는 불량을 구제하기 위해 전기적 퓨즈(Electrical Fuse)를 사용한다. 전기적 퓨즈는 고저항성 소자를 통해 구성되고, 과전압을 인가하여 고저항성 소자의 절연층을 파괴시킴으로써 저항 값을 낮추는 럽쳐(Rupture) 방식을 통해 기록된다.
입체 구조 배치 기술을 사용하는 반도체 메모리 장치가 반도체 패키지로 완성되기 까지 세 번의 리페어 공정이 수행된다.
첫 번째로, 반도체 메모리 장치가 웨이퍼 상태인 경우에서 확인된 불량은 프로브 테스트를 통해 불량 셀을 센싱하여 레이저로 금속 퓨즈를 커팅함으로써 구제될 수 있다. 웨이퍼 상태의 상기 반도체 메모리 장치는 외부로 금속 퓨즈가 노출되므로 레이저 조사가 용이하다.
이후 웨이퍼 상태의 메모리 칩은 다른 메모리 칩들과 적층하고 서로 전기적으로 연결하는 공정을 수행하여 메모리 스택(Memory Stack) 상태가 된다.
웨이퍼 상태의 반도체 메모리 장치를 적층하는 과정에서 고온 고압의 열처리 공정을 수행하게 되는데, 이에 따라 불량 셀 및 불량 TSV가 발생될 수 있다.
위에서 언급한 것처럼, 반도체 메모리 장치가 메모리 스택인 경우, 금속 퓨즈가 외부로 노출되지 않아 레이저 조사를 통한 리페어가 어렵다.
따라서 두 번째로, 반도체 메모리 장치가 메모리 스택인 경우에서 확인된 불량은 전기적 퓨즈를 럽쳐함으로써 구제될 수 있다.
이후 메모리 스택 상태의 반도체 메모리 장치는 메모리 스택을 제어하기 위한 제어 칩 및 패키지 보드(Package Board)와 적층하고 서로 전기적으로 연결하는 공정을 수행하여 반도체 패키지(Semiconductor Package) 상태가 된다.
메모리 스택 상태의 반도체 메모리 장치를 제어 칩 및 패키지 보드와 적층하는 과정에서 또한 고온 고압의 열처리 공정을 수행하게 되는데, 이에 따라 불량 셀 및 불량 TSV가 발생된 수 있다.
따라서 세 번째로, 반도체 메모리 장치가 반도체 패키지 상태인 경우에서 확인된 불량은 전기적 퓨즈를 럽쳐함으로써 구제될 수 있다.
반도체 메모리 장치는 반도체 패키지 상태로서 판매될 뿐만 아니라 메모리 스택 상태에서도 판매될 수 있다.
반도체 메모리 장치가 메모리 스택 상태로 판매되는 경우, 반도체 패키지 제작 업체는 메모리 스택 제작 업체로부터 메모리 스택 상태의 반도체 메모리 장치를 구입하고, 반도체 패키지 제작 업체에서 준비한 제어 칩 및 패키지 보드와 적층함으로써 반도체 패키지 상태의 반도체 메모리 장치를 생산한다.
메모리 스택 제작 업체가 반도체 메모리 장치를 리페어하기 위한 회로를 특정 테스트 모드를 수행함으로써 가능하도록 구현하면, 이후 패키지 공정에서 발생될 수 있는 불량을 구제하기 위한 테스트 모드 코드를 반도체 패키지 제작 업체에게 제공하여야 한다. 이러한 점은 메모리 스택 제작 업체가 테스트 모드 구현 기술을 외부로 공개하는 것이므로 보안상 단점으로 적용된다.
본 발명은 별도의 테스트 모드의 진입 없이 럽쳐 할 수 있는 전기적 퓨즈를 구비하는 반도체 장치 및 그를 포함하는 반도체 패키지 시스템을 제공하는 데에 그 기술적 과제가 있다.
본 발명의 실시예에 따른 반도체 장치는 복수의 전기적 퓨즈, 럽쳐 인에이블 신호가 활성화되면 상기 복수의 전기적 퓨즈 중 럽쳐 정보에 해당하는 전기적 퓨즈를 럽쳐하는 럽쳐부, 스캔 인에이블 신호가 활성화되면 상기 복수의 전기적 퓨즈의 럽쳐 여부를 스캔 정보로서 출력하는 스캔부 및 클럭 신호에 동기하여 입력 신호를 수신하고, 상기 럽쳐 정보로서 저장하며, 상기 스캔 정보를 수신하고, 상기 클럭 신호에 동기하여 상기 스캔 정보를 출력 신호로서 출력하는 시프트 레지스터부를 포함한다.
또한 본 발명의 실시예에 따른 반도체 패키지 시스템은 복수의 전기적 퓨즈를 구비하는 반도체 칩, 상기 반도체 칩을 제어하기 위한 제어 칩을 포함하고, 상기 제어 칩은 상기 복수의 전기적 퓨즈를 제어하기 위한 JTAG 회로를 구비한다.
본 발명은 반도체 장치가 별도의 테스트 모드로 진입하지 않은 상태에서 제어 칩이 용이하게 반도체 장치가 구비하는 전기적 퓨즈를 럽쳐 및 스캔하도록 하는 효과를 창출한다.
또한 본 발명은 TSV 방식으로 적층된 반도체 메모리 장치가 TSV 관련된 정보를 외부로 용이하게 접근하도록 하는 효과를 창출한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(10) 및 이를 포함하는 반도체 패키지 시스템의 개략적인 블록도,
도 2는 도 1에 도시된 반도체 장치(10)의 일 실시예에 따른 블록도,
도 3은 도 1 내지 도 2에 도시된 반도체 패키지 시스템에서, 반도체 장치(10)가 TSV 방식을 이용하여 적층된 형태의 일 실시예를 도시하는 도면이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(10) 및 이를 포함하는 반도체 패키지 시스템의 개략적인 블록도이다.
상기 반도체 장치(10)는 전기적 퓨즈부(100), 럽쳐부(200), 스캔부(300) 및 시프트 레지스터부(400)를 포함하여 구성될 수 있다.
상기 전기적 퓨즈부(100)는 복수의 전기적 퓨즈를 포함한다.
상기 럽쳐부(200)는 럽쳐 인에이블 신호(ren)가 활성화되면 상기 복수의 전기적 퓨즈 중 럽쳐 정보(ri)에 해당하는 전기적 퓨즈를 럽쳐(Rupture)한다.
상기 스캔부(300)는 스캔 인에이블 신호(sen)가 활성화되면 상기 복수의 전기적 퓨즈의 럽쳐 여부를 스캔 정보(si)로서 출력한다.
상기 시프트 레지스터부(400)는 클럭 신호(CLK)에 동기하여 입력 신호(in)를 수신하고, 상기 럽쳐 정보(ri)로서 저장한다.
또한 시프트 레지스터부(400)는 상기 스캔 정보(si)를 수신하고, 상기 클럭 신호(CLK)에 동기하여 상기 스캔 정보(si)를 출력 신호(out)로서 출력한다.
도 1에는 상기 반도체 장치(10)가 상기 전기적 퓨즈부(100), 상기 럽쳐부(200), 상기 스캔부(300) 및 상기 시프트 레지스터부(400)를 모두 포함하는 것으로 도시되었다.
이는 상기 반도체 장치(10)가 상기 전기적 퓨즈부(100)에 대한 럽쳐 기능 및 럽쳐 여부 판별 기능, 즉 스캔 기능을 모두 수행하도록 설정된 예시이다.
따라서 상기 반도체 장치(10)는 상기 전기적 퓨즈부(100), 상기 럽쳐부(200) 및 시프트 레지스터부(400)만을 포함하여 상기 반도체 장치(10)가 상기 럽쳐 기능만을 수행하도록 구성될 수도 있다.
또한 상기 반도체 장치(10)는 상기 전기적 퓨즈부(100), 상기 스캔부(300) 및 상기 시프트 레지스터부(400)만을 포함하여 상기 반도체 장치(10)가 상기 스캔 기능만을 수행하도록 구성될 수도 있다.
상기 반도체 패키지 시스템은 상기 반도체 장치(10)에 제어 칩(20)을 더 포함하여 구성될 수 있다.
상기 제어 칩(20)은 상기 반도체 장치(10)를 제어하기 위한 반도체 장치로서, 일반적인 제어 칩으로 구성될 수 있다.
상기 제어 칩(20)은 상기 복수의 전기적 퓨즈를 제어하기 위한 JTAG(Joint Test Action Grougp, 21) 회로를 구비하여 구성될 수 있다.
일반적으로 반도체 패키지 시스템의 제어 칩은 자신의 정상 동작 유무를 테스트하기 위한 JTAG 회로를 구비한다. 따라서 상기 복수의 전기적 퓨즈를 제어하기 위한 상기 JTAG 회로(21)는 일반적인 제어 칩이 구비하는 JTAG 회로를 공유하여 사용하도록 구성될 수 있다.
또한 상기 반도체 패키지 시스템은 패키지 보드(30)를 더 포함하도록 구성될 수 있다.
상기 패키지 보드(30)는 상기 반도체 패키지 시스템을 제어하기 위한 입출력 단자를 구비하는 보드로서, 상기 JTAG 회로(21)를 위한 입출력 단자(31)를 구비하도록 구성된다.
상기 복수의 전기적 퓨즈를 제어하기 위한 상기 JTAG 회로(21)를 일반적인 제어 칩이 구비하는 JTAG 회로를 공유하여 사용하도록 구성된 경우, 상기 입출력 단자(31)는 JTAG 회로의 입출력단자를 공유하도록 구성될 수 있다.
상기 입출력 단자(31)는 TDI, TDO, TMS, TCK 및 TRST 단자를 포함한다.
상기 TDI, TDO, DMS, TCK 및 상기 TRST 단자는 일반적인 JTAG 회로에서 사용되는 입출력 단자이다.
상기 입력 신호(in), 상기 클럭 신호(CLK), 상기 럽쳐 인에이블 신호(ren) 및 상기 스캔 인에이블 신호(sen) 중 적어도 하나는 상기 JTAG 회로(21)에 의해 제어된다.
이에 따라 상기 입출력 단자(31)를 통해 도 1에 도시된 상기 반도체 패키지 시스템의 리페어 동작(예를 들어, 상기 럽쳐 동작 및 상기 스캔 동작)을 제어할 수 있다.
좀더 자세히 설명하면, 상기 반도체 패키지 시스템의 사용자는 상기 입출력 단자(31)를 통해 상기 JTAG 회로(21)를 제어할 수 있다.
또한 상기 반도체 패키지 시스템의 사용자는 상기 JTAG 회로(21)를 통해 상기 입력 신호(in), 상기 클럭 신호(CLK), 상기 럽쳐 인에이블 신호(ren) 및 상기 스캔 인에이블 신호(sen)를 제어할 수 있다.
또한 상기 반도체 패키지 시스템의 사용자는 상기 입력 신호(in), 상기 클럭 신호(CLK), 상기 럽쳐 인에이블 신호(ren) 및 상기 스캔 인에이블 신호(sen)를 제어함을 통해 상기 전기적 퓨즈부(100), 상기 럽쳐부(200), 상기 스캔부(300) 및 상기 시프트 레지스터부(400)를 제어할 수 있다.
이에 따라 상기 반도체 패키지 시스템의 사용자는 상기 입출력 단자(31)를 통해 상기 반도체 장치(10)의 리페어 동작을 제어할 수 있다.
본 발명의 실시예에 따른 반도체 패키지 시스템에서, 상기 반도체 장치(10)가 리페어 동작을 수행 하기 위해 별도의 테스트 모드로 진입할 필요가 없다.
위에서 언급한 것처럼, 메모리 스택 제작 업체가 반도체 메모리 장치를 리페어하기 위한 회로를 특정 테스트 모드를 수행함으로써 가능하도록 구현하면, 이후 패키지 공정에서 발생될 수 있는 불량을 구제하기 위한 테스트 모드 코드를 반도체 패키지 제작 업체에게 제공하여야 한다. 이러한 점은 메모리 스택 제작 업체가 테스트 모드 구현 기술을 외부로 공개하는 것이므로 보안상 단점으로 적용된다.
하지만 본 발명의 실시예에 따른 반도체 패키지 시스템의 상기 반도체 장치(10)는 상기 제어 칩(20)에서 입력될 수 있는 상기 입력 신호(in), 상기 스캔 인에이블 신호(sen), 상기 럽쳐 인에이블 신호(ren) 및 상기 클럭 신호(CLK)에 응답하여 상기 복수의 전기적 퓨즈를 럽쳐 및 스캔한다. 본 발명의 실시예에 따른 반도체 장치는 반도체 패키지 제작 업체에게 별도의 테스트 모드 코드를 제공할 필요가 없어 보안상 유리하다.
도 2는 도 1에 도시된 상기 반도체 장치(10)의 일 실시예에 따른 블록도이다.
도 2에 도시된 상기 전기적 퓨즈부(100)는 한정하려는 것은 아니지만, 4 개의 전기적 퓨즈(110~140)를 구비하는 것으로 예시하였다.
도 2에 도시된 상기 럽쳐부(200)는 상기 4 개의 전기적 퓨즈(110~140)에 대응되도록 4 개의 럽쳐 회로(210~240)를 구비하는 것으로 예시하였다.
도 2에 도시된 상기 스캔부(300)는 상기 4 개의 전기적 퓨즈(110~140)에 대응되도록 4 개의 스캔 회로(310~340)를 구비하는 것으로 예시하였다.
도 2에 도시된 상기 시프트 레지스터부(400)는 상기 4 개의 전기적 퓨즈(110~140)에 대응되도록 4 개의 플립플롭(410~440)을 구비하는 것으로 예시하였다.
도 2에 도시된 상기 반도체 장치(10)는 상기 4 개의 전기적 퓨즈(110~140)에 대한 럽쳐 동작 및 럽쳐 여부를 판별하는 스캔 동작을 수행하도록 구성되었다.
다음은 도 2에 도시된 상기 반도체 장치(10)의 럽쳐 동작에 대한 설명이다.
상기 입력 신호(in)가 제 1 플립플롭(410)으로 직렬로 입력된다.
상기 입력 신호(in)는 상기 제 1 내지 제 4 전기적 퓨즈(110~140)의 럽쳐를 결정하는 신호이다.
예를 들어 상기 입력 신호(in)는 제 1 및 제 3 전기적 퓨즈(110, 130)만을 럽쳐하기 위해 <1010>으로 네 비트가 직렬로 입력될 수 있다.
상기 입력 신호(in)는 상기 제어 칩(200)이 구비하는 상기 JTAG 회로(21)에 의해 생성될 수 있다.
상기 제 1 내지 제 4 플립플롭(410~440)은 상기 클럭 신호(CLK)에 동기하여 입력 신호를 수신하고 다음 플립플롭으로 연계하여 인가한다.
상기 클럭 신호(CLK)는 상기 제어 칩(200)이 구비하는 상기 JTAG 회로(21)에 의해 생성될 수 있다.
예를 들어, 상기 제 1 내지 제 4 플립플롭(410~440)은 상기 클럭 신호(CLK)의 라이징 엣지에 응답하여 상기 입력 신호(in)를 한 비트씩 다음 플립플롭으로 연계하여 인가한다. 따라서 상기 클럭 신호(CLK)가 4 번 토글링하면 상기 제 1 내지 제 4 플립플롭(410~440)은 각각 <1>, <0>, <1>, <0>을 상기 럽쳐 정보(ri1~ri4)로서 래치한다.
다음으로, 상기 럽쳐 인에이블 신호(ren)가 상기 제 1 내지 제 4 럽쳐 회로(210~240)에 인가된다.
상기 럽쳐 인에이블 신호(ren)는 상기 제어 칩(200)이 구비하는 상기 JTAG 회로(21)에 의해 생성될 수 있다.
상기 제 1 내지 제 4 럽쳐 회로(210~240)는 상기 럽쳐 인에이블 신호(ren)에 응답하여 상기 럽쳐 정보(ri1~ri4)가 <1>에 해당하는 상기 전기적 퓨즈, 즉 상기 제 1 내지 제 3 전기적 퓨즈(110, 130)를 럽쳐한다.
상기 제 1 내지 제 4 럽쳐 회로(210~240)는 전기적 퓨즈를 럽쳐하기 위한 일반적인 럽쳐 회로를 포함하여 구성될 수 있다.)
예를 들어, 상기 제 1 및 제 3 전기적 퓨즈(110, 130)에 과전압이 인가되고, 절연층이 파괴되어 상기 제 1 및 제 3 전기적 퓨즈(110, 130)의 저항 값이 고 저항에서 저 저항으로 변경될 수 있다.
예를 들어, 상기 제 1 내지 제 4 전기적 퓨즈(110~140)은 기록 결과에 따라 고정된 저항 값, 즉 고정된 정보(A1~A4)를 <1010>으로서 갖는다.
상기 고정된 정보(A1~A4)는 상기 반도체 장치(10)의 동작에 영향을 주는 다양한 정보로서 활용될 수 있다. 예를 들어 상기 고정된 정보(A1~A4)는 불량 셀을 구제하기 위한 리던던시 어드레스(Redundancy Address)일 수 있다. 또는 상기 고정된 정보(A1~A4)는 불량 TSV를 구제하기 위한 리던던시 어드레스 일 수 있다. 또는 상기 고정된 정보(A1~A4)는 소정 드라이버의 구동력을 조절하기 위한 제어 신호일 수 있다.
상기 복수의 전기적 퓨즈(110~140)의 상기 고정된 정보(A1~A4)가 본 발명이 적용될 수 있는 특정의 사용처에 제한될 필요가 없음을 명시한다.
다음은 도 2에 도시된 상기 반도체 장치(10)의 스캔 동작에 대한 설명이다.
상기 스캔 인에이블 신호(sen)가 상기 제 1 내지 제 4 스캔 회로(310~340)에 입력된다.
상기 스캔 인에이블 신호(sen)는 상기 제어 칩(200)이 구비하는 상기 JTAG 회로(21)에 의해 생성될 수 있다.
상기 제 1 내지 제 4 스캔 회로(310~340)는 상기 스캔 인에이블 신호(sen)에 응답하여 상기 제 1 내지 제 4 전기적 퓨즈(110~140)의 럽쳐 여부를 스캔하고, 스캔 결과를 상기 스캔 정보(si1~si4)로서 출력한다.
상기 제 1 내지 제 4 스캔 회로(310~340)는 전기적 퓨즈의 럽쳐 여부를 판단하는 일반적인 스캔 회로를 포함하여 구성될 수 있다.
예를 들어, 상기 제 1 내지 제 4 스캔 회로(310~340)는 상기 제 1 내지 제 4 전기적 퓨즈(110~140) 중 상기 제 1 및 제 3 전기적 퓨즈(110, 130)의 저항 값이 저 저항임을 확인하고 상기 스캔 정보(si1~si4)를 각각 <1>, <0>, <1>, <0>으로서 출력할 수 있다.
상기 스캔 정보(si1~si4)는 상기 시프트 레지스터부(400)의 상기 제 1 내지 제 4 플립플롭(410~440)의 래치로 인가된다.
이에 따라 상기 제 1 내지 제 4 플립플롭(410~440)는 각각 <1>, <0>, <1>, <0>을 래치한다.
상기 제 1 내지 제 4 플립플롭(410~440)은 상기 클럭 신호(CLK)에 동기하여 상기 스캔 정보(si1~si4)를 다음 플립플롭으로 연계하여 상기 출력 신호(out)로서 출력한다.
예를 들어, 상기 제 1 내지 제 4 플립플롭(410~440)은 상기 클럭 신호(CLK)의 라이징 엣지에 응답하여 상기 스캔 정보(si1~si4), 즉 상기 래치 값을 한 비트씩 다음 플립플롭으로 연계하여 인가한다. 따라서 상기 클럭 신호(CLK)가 4 번 토글링하면 상기 제 1 내지 제 4 플립플롭(410~440)은 각각 <1>, <0>, <1>, <0>을 상기 출력 신호(out)로서 직렬로 출력한다.
상기 출력 신호(out)는 상기 JTAG 회로(21)에 입력될 수 있다.
상기 JTAG 회로(21)는 상기 출력 신호(out)를 내부 레지스터에 저장하였다가 상기 입출력 단자(31)를 통해 외부로 출력하도록 구성될 수 있다.
도 3은 도 1 내지 도 2에 도시된 반도체 패키지 시스템에서, 상기 반도체 장치(10)가 TSV 방식을 이용하여 적층된 형태의 일 실시예를 도시하는 도면이다.
도 3에 도시된 반도체 패키지 시스템은 4 개의 칩이 TSV(301)를 통해 적층된 형태의 상기 반도체 장치(10)를 포함하는 것으로 예시되었다. 또한 각 칩은 각각의 TSV를 연결하기 위한 범프(302)를 추가로 구비한다.
도 3을 참조하면, 각 칩은 입력 신호(in)를 수신하기 위한 TSV 및 출력 신호(out)를 출력하기 위한 TSV를 구비하고, 추가로 4 개의 TSV를 구비한다. 설명의 편의성을 위해 입력 TSV(TSVI), 출력 TSV(TSVO) 및 제 1 내지 제 4 TSV(TSV1~TSV4)라고 칭한다. 상기 제 1 내지 제 4 TSV(TSV1~TSV4)는 각각이 불량을 구제하기 위한 리페어 회로(1000~4000)를 구비한다.
상기 리페어 회로(1000~4000)는 도 2에 도시된 것처럼, 적어도 하나의 전기적 퓨즈, 적어도 하나의 럽쳐 회로, 적어도 하나의 스캔 회로 및 적어도 하나의 플립플롭을 포함하여 구성될 수 있다. 예를 들어, 상기 리페어 회로(2000)는 상기 제 2 전기적 퓨즈(120), 상기 제 2 럽쳐 회로(220), 상기 제 2 스캔회로(320) 및 상기 제 2 플립플롭(420)을 포함하여 구성된다.
상기 리페어 회로(1000~4000)의 각 플립플롭은 도 2에 도시된 것처럼 직렬로 연결된 시프트 레지스터 형태로 구성될 수 있다.
도 3에 도시된 상기 4 개의 칩은 각각 도 2에 도시된 상기 반도체 장치(10)와 동일한 원리로 동작할 수 있다.
도 3에 도시된 상기 반도체 패키지 시스템에서, 상기 입력 신호(in)는 상기 JTAG 회로(21)로부터 출력되며, 상기 입력 TSV(TSVI)를 거쳐 상기 제 1 리페어 회로(1000)의 상기 제 1 플립플롭(410)로 제공된다.
도 3에 도시된 상기 반도체 패키지 시스템에서, 상기 출력 신호(out)는 상기 제 2 리페어 회로(4000)의 상기 제 4 플립플롭(440)에서 출력되며, 상기 출력 TSV(TSVO)를 거쳐 상기 JTAG 회로(21)로 제공된다.
상기 제 1 내지 제 4 리페어 회로(1000~4000)는 도 2에 도시된 상기 반도체 장치(10)처럼, 상기 럽쳐 인에이블 신호(ren), 상기 스캔 인에이블 신호(sen), 및 상기 클럭 신호(CLK)를 수신한다(미도시).
상기 럽쳐 인에이블 신호(ren), 상기 스캔 인에이블 신호(sen), 및 상기 클럭 신호(CLK)는 상기 JTAG 회로(21)로부터 생성될 수 있으며, 상기 입력 TSV(TSVI)와 같은 TSV(미도시)를 통해 상기 제 1 내지 제 4 리페어 회로(1000~4000)로 제공될 수 있다.
또한 상기 4 개의 칩 중 특정 칩을 선택하기 위해 칩 선택 신호(미도시)가 사용될 수 있으며, 상기 칩 선택 신호(미도시)는 상기 제어 칩(20)에서 생성하고, 상기 입력 TSV(TSVI)와 같은 TSV(미도시)를 통해 상기 4 개의 칩으로 제공될 수 있다(미도시).
도 3처럼 구성된 상기 반도체 패키지 시스템은 설계에 따라 상술된 럽쳐 동작 및 스캔 동작뿐만 아니라 다양한 동작을 수행할 수 있다.
예를 들어, 도 3처럼 구성된 상기 반도체 패키지 시스템은 내부에 포함하는 TSV의 정상 여부를 판단하여 외부로 출력하도록 구성될 수 있다.
좀더 자세히 설명하면, 상기 제 1 내지 제 4 TSV(TSV1~TSV4)는 각각에 해당하는 플립플롭 회로(410~440)를 구비한다.
또한 상기 플립플롭 회로(410~440)는 내부에 래치된 값을 상기 출력 신호(out)로서 출력할 수 있다. 각 TSV가 플립플롭 회로를 구비한다는 것은 각 TSV에 관련된 어떠한 정보를 저장할 수 있다는 것을 의미한다.
따라서 도 3에 도시된 상기 반도체 패키지 시스템이 상기 각 TSV의 저항 값, 또는 상기 각 TSV를 통하는 전류 값을 센싱할 수 있는 회로를 추가로 구비하고, 센싱 결과를 상기 플립플롭 회로로 저장하게 구성한다면, 상기 반도체 패키지 시스템은 상기 TSV의 정상 여부를 판단하여 외부로 출력할 수 있게 된다.
상기 플립플롭 회로에 저장하는 상기 어떠한 정보는 비단 TSV의 정상 여부뿐만 아니라, 상기 TSV에 관련된 또 다른 정보 일 수 있다.
따라서 본 발명은 TSV 방식을 이용하여 적층된 반도체 메모리 장치가 TSV 관련된 정보를 외부로 용이하게 접근하도록 하는 효과를 창출한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 장치 20: 제어 칩
21: JTAG 회로 30: 패키지 보드
31: 입출력 단자 100: 전기적 퓨즈부
110~140: 제 1 내지 제 4 전기적 퓨즈
200: 럽쳐부
210~240: 제 1 내지 제 4 럽쳐 회로
300: 스캔부 301: TSV
302: 범프 310~340: 제 1 내지 제 4 스캔 회로
400: 시프트 레지스터부 410~440: 제 1 내지 제 4 플립플롭
1000~4000: 제 1 내지 제 4 리페어 회로

Claims (22)

  1. 복수의 전기적 퓨즈;
    럽쳐 인에이블 신호가 활성화되면 상기 복수의 전기적 퓨즈 중 럽쳐 정보에 해당하는 전기적 퓨즈를 럽쳐하는 럽쳐부;
    스캔 인에이블 신호가 활성화되면 상기 복수의 전기적 퓨즈의 럽쳐 여부를 스캔 정보로서 출력하는 스캔부; 및
    클럭 신호에 동기하여 입력 신호를 수신하고 상기 럽쳐 정보로서 저장하며, 상기 스캔 정보를 수신하고 상기 클럭 신호에 동기하여 출력 신호로서 출력하는 시프트 레지스터부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 시프트 레지스터부는 상기 입력 신호 또는 상기 스캔 정보를 수신하는 직렬로 연결된 복수의 플립플롭을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수의 플립플롭은 상기 클럭 신호에 응답하여 직렬로 입력되는 상기 입력 신호를 수신하고, 병렬로 출력되는 상기 럽쳐 정보를 생성하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 복수의 플립플롭은 병렬로 입력되는 상기 스캔 정보를 수신하고,
    상기 클럭 신호에 응답하여 상기 스캔 정보를 상기 출력 신호로서 직렬로 출력하는 반도체 장치.
  5. 제 2 항에 있어서,
    각각의 상기 플립플롭은 각각의 상기 전기적 퓨즈에 대한 정보를 수신하기 위해 각각의 상기 전기적 퓨즈마다 할당되는 반도체 장치.
  6. 제 1 항에 있어서,
    복수의 메모리 셀을 더 포함하고,
    상기 복수의 전기적 퓨즈 중 적어도 일부분은 불량 메모리 셀을 구제하기 위한 전기적 퓨즈인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 장치는 복수의 칩이 적층되어 복수의 TSV를 통해 연결된 멀티 칩 형태로 구성되고,
    상기 복수의 전기적 퓨즈 중 적어도 일부분은 불량 TSV를 구제하기 위한 전기적 퓨즈인 반도체 장치.
  8. 제 1 항에 있어서,
    상기 럽쳐 인에이블 신호, 상기 스캔 인에이블 신호 및 상기 입력 신호 중 적어도하나는 외부에서 입력되는 신호인 반도체 장치.
  9. 제 1 항에 있어서,
    상기 출력 신호는 외부로 출력되는 반도체 장치.
  10. 복수의 전기적 퓨즈를 구비하는 반도체 칩;
    상기 반도체 칩을 제어하기 위한 제어 칩을 포함하고,
    상기 제어 칩은 상기 복수의 전기적 퓨즈를 제어하기 위한 JTAG 회로를 구비하는 반도체 패키지 시스템.
  11. 제 10 항에 있어서,
    상기 반도체 칩은,
    클럭 신호에 동기하여 입력 신호를 수신하고, 럽쳐 정보로서 저장하는 시프트 레지스터부; 및
    럽쳐 인에이블 신호가 활성화되면 상기 복수의 전기적 퓨즈 중 상기 럽쳐 정보에 해당하는 전기적 퓨즈를 럽쳐하는 럽쳐부를 더 포함하는 반도체 패키지 시스템.
  12. 제 11 항에 있어서,
    상기 시프트 레지스터부는 직렬로 연결된 복수의 플립플롭을 포함하고,
    각각의 상기 플립플롭은 각각의 상기 전기적 퓨즈에 대한 정보를 수신하기 위해 각각의 상기 전기적 퓨즈 마다 할당되는 반도체 패키지 시스템.
  13. 제 12 항에 있어서,
    상기 복수의 플립플롭은 상기 클럭 신호에 응답하여 직렬로 입력되는 상기 입력 신호를 수신하고, 병렬로 출력되는 상기 럽쳐 정보를 생성하는 반도체 패키지 시스템.
  14. 제 10 항에 있어서,
    상기 입력 신호, 상기 클럭 신호 및 상기 럽쳐 인에이블 신호 중 적어도 하나는 상기 JTAG 회로에 의해 제어 되는 신호인 반도체 패키지 시스템.
  15. 제 10 항에 있어서,
    상기 반도체 칩은,
    스캔 인에이블 신호가 활성화되면 상기 복수의 전기적 퓨즈의 럽쳐 여부를 스캔 정보로서 출력하는 스캔부; 및
    스캔 정보를 수신하고, 클럭 신호에 동기하여 상기 스캔 정보를 출력 신호로서 출력하는 시프트 레지스터부를 포함하는 반도체 패키지 시스템.
  16. 제 15 항에 있어서,
    상기 시프트 레지스터부는 직렬로 연결된 복수의 플립플롭을 포함하고,
    각각의 상기 플립플롭은 각각의 상기 전기적 퓨즈에 대한 정보를 수신하기 위해 각각의 상기 전기적 퓨즈 마다 할당되는 반도체 패키지 시스템.
  17. 제 16 항에 있어서,
    상기 복수의 플립플롭은 병렬로 수신되는 상기 스캔 정보를 상기 클럭 신호에 응답하여 상기 출력 신호로서 직렬로 출력하는 반도체 패키지 시스템.
  18. 제 15 항에 있어서,
    상기 클럭 신호 및 상기 스캔 인에이블 신호 중 적어도 하나는 상기 JTAG 회로에 의해 제어 되고, 상기 출력 신호는 상기 JTAG로 제공되는 반도체 패키지 시스템.
  19. 제 10 항에 있어서,
    JTAG 입출력 단자를 구비하는 패키지 보드를 더 포함하고,
    상기 제어 칩은 상기 JTAG 입출력 단자와 통신하는 반도체 패키지 시스템.
  20. 제 19 항에 있어서,
    상기 JTAG 입출력 단자는 TDI, TDO, TMS, TCK, TRST 를 포함하는 반도체 패키지 시스템.
  21. 제 10 항에 있어서,
    상기 반도체 칩은 복수의 메모리 셀을 포함하고,
    상기 복수의 전기적 퓨즈 중 적어도 일부분은 불량 메모리 셀을 구제하기 위한 전기적 퓨즈인 반도체 패키지 시스템.
  22. 제 10 항에 있어서,
    상기 반도체 칩은 복수의 칩이 적층되어 복수의 TSV를 통해 연결된 멀티 칩 형태로 구성되고,
    상기 복수의 전기적 퓨즈 중 적어도 일부분은 불량 TSV를 구제하기 위한 전기적 퓨즈인 반도체 패키지 시스템.
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