TW201517229A - 具有通孔的半導體裝置 - Google Patents

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Abstract

一種具有一通孔的半導體裝置，其包括一半導體晶片及一貫孔，該貫孔藉由貫穿該半導體晶片而形成通孔。該半導體裝置更包括一第一金屬層以及一第二金屬層，該第一金屬層連接於該通孔之一末端的通孔之一部份，以及該第二金屬層連接於該通孔之末端的通孔之另一部份。

Description

具有通孔的半導體裝置
本發明的多個實施例是有關於一種半導體裝置，且更特定來說是關於一種具有一直通矽晶穿孔(through silicon via,TSV)的半導體裝置。該直通矽晶穿孔可以與其他晶片堆疊。
先前技術提供了一種三維的半導體裝置，以複數晶片堆疊並封裝於單一封裝裡來達到較高的集成度。近來的使用包括一直通矽晶穿孔(TSV)，貫穿堆疊的晶片，且堆疊的晶片可透過直通矽晶穿孔來電性連接。
第1圖為繪示形成有TSV的半導體裝置之示意圖。
請參考第1圖，形成一直通矽晶穿孔12來穿過該半導體晶片11。貫穿該半導體晶片11以形成一貫孔，且在該貫孔周圍形成一矽絕緣層13。接著填入一導電材料14至該貫孔中，藉以形成能夠傳輸一電子訊號的一貫穿電極或是一貫穿線。
在該直通矽晶穿孔12上形成一金屬層15。該金屬層15覆蓋該直通矽晶穿孔12的一上部，且電性耦接至該半導體晶片11的內部電路(圖未示)。因此，該半導體晶片11的內部電路透過該金屬層15接收來自該直通矽晶穿孔12的訊號或傳輸訊號至該直通矽晶穿孔12。
一凸塊16推疊於該金屬層15上，且耦接於另一半導體晶片的另一直通矽晶穿孔。因此，該半導體晶片11可以與另一半導體晶片電性耦接並相堆 疊。
本發明之一個或多個不同的實施例提供具有「直通矽晶穿孔(through silicon via,TSV)」的一半導體裝置，多個分開的金屬層於直通矽晶穿孔上形成，且能夠測試直通矽晶穿孔的連結度。
在本發明一實施例中，一種半導體裝置可包括一半導體晶片、貫穿該半導體晶片而形成的一通孔、耦接於該通孔之一末端的通孔之一部份的一第一金屬層，以及耦接於該通孔之末端的通孔之另一部份的一第二金屬層。
在本發明一實施例中，一種半導體裝置可包括一通孔、耦接於該通孔之一末端的通孔之一部份的一第一金屬層；耦接於該通孔之末端的通孔之另一部份的一第二金屬層；耦接於第一金屬層，且配置成傳輸一訊號至該通孔或接收該通孔所傳送的一訊號的一第一內部電路；以及耦接於該第二金屬層，且配置成儲存透過該通孔所傳送的一訊號，並輸出儲存的該訊號至該通孔的一第二內部電路。
在本發明的一實施例中，一種系統包括一半導體裝置，該半導體裝置可包括一半導體晶片、貫穿該半導體晶片而形成的一通孔、耦接於該通孔之一末端的通孔之一部份的一第一金屬層，以及耦接於該通孔之末端的通孔之另一部份的一第二金屬層。
11‧‧‧半導體晶片
12‧‧‧直通矽晶穿孔
13‧‧‧矽絕緣層
14‧‧‧導電材料
15‧‧‧金屬層
16‧‧‧凸塊
100‧‧‧半導體裝置
110‧‧‧半導體晶片
120‧‧‧通孔
121‧‧‧矽絕緣層
122‧‧‧導電材料
131‧‧‧第一金屬層
132‧‧‧第二金屬層
140‧‧‧凸塊
200‧‧‧半導體裝置
220‧‧‧通孔
231‧‧‧第一金屬層
232‧‧‧第二金屬層
241‧‧‧第一內部電路
242‧‧‧第二內部電路
300‧‧‧半導體裝置
310‧‧‧輸入閂鎖單元
320‧‧‧輸出閂鎖單元
330‧‧‧通孔驅動器
340‧‧‧通孔胞
341‧‧‧閂鎖單元
342‧‧‧通道閘
343‧‧‧驅動器
350‧‧‧內部指令產生單元
360‧‧‧緩衝單元
370‧‧‧第一可變延遲單元
380‧‧‧第二可變延遲單元
610A‧‧‧通孔
612A‧‧‧導電材料
620A‧‧‧第一金屬層
630A‧‧‧第二金屬層
610B‧‧‧通孔
612B‧‧‧導電材料
620B‧‧‧第一金屬層
630B‧‧‧第二金屬層
610C‧‧‧通孔
612C‧‧‧導電材料
620C‧‧‧第一金屬層
630C‧‧‧第二金屬層
CMD‧‧‧指令訊號
CMDI‧‧‧指令焊墊
DATA‧‧‧資料
DQ‧‧‧資料焊墊
DQS‧‧‧選通訊號
DQSI‧‧‧選通焊墊
IV1‧‧‧第一反向器
IV2‧‧‧第二反向器
RD‧‧‧內部讀取訊號
RDEN‧‧‧讀取致能訊號
TIV‧‧‧三相反向器
TSV‧‧‧直通矽晶穿孔
WT‧‧‧內部寫入訊號
WTEN‧‧‧寫入致能訊號
本發明的特徵、態樣以及實施例將搭配以下附圖來說明，其中：第1圖繪示為形成有直通矽晶穿孔的半導體晶片的示意圖。
第2圖繪示為本發明一實施例之半導體裝置的示意圖。
第3圖繪示為本發明一實施例之半導體裝置的方塊圖。
第4圖繪示為第3圖之半導體裝置的細部方塊圖。
第5圖繪示為第4圖之通孔胞的電路圖。
第6A圖到第6C圖繪示為透過為耦接於金屬層並由不同形式的導電材料填入的通孔的示意圖。
以下的例示實施例中，將配合參考圖式來說明一種包括半導體裝置的系統以及一半導體裝置。
請參考第2圖，一系統包括一半導體裝置100，該半導體裝置100可包括一半導體晶片110、一通孔120(TSV)、一第一金屬層131、一第二金屬層132以及一凸塊140。該通孔120可藉由貫穿該半導體晶片110而形成。該通孔120可藉由形成一貫孔且在該貫孔的周圍形成一矽絕緣層121並在該貫孔中填入一導電材料122而形成。該通孔120可透過該導電材料122接收或傳送電子訊號。
該第一金屬層131可耦接於該通孔120之一末端的通孔120之一部份。該第二金屬層132可耦接於該通孔120之末端的通孔120之另一部份。較佳地，該第一金屬層131與該第二金屬層132不直接互相耦接。舉例來說，如第2圖所示，該第一金屬層131可耦接於該通孔120之上端的通孔120之左邊部份。類似地，該第二金屬層132可耦接於該通孔120之上端的通孔120之右邊部份。該第一金屬層131與該第二金屬層132可不直接互相耦接，但可透過該通孔120中的導電材料122來電性耦接。
該凸塊140可形成並堆疊於該第一金屬層131與該第二金屬層132。該凸塊40可耦接於另一半導體晶片(未示於第2圖中)的一通孔。當該凸塊140耦接於另一半導體晶片的通孔時，該半導體晶片110可堆疊於並電性耦接於該凸塊140所耦接的其他半導體晶片(未示於第2圖中)。
第3圖繪示為本發明另一實施例之半導體裝置200的方塊圖。
請參考第3圖，該半導體裝置200(如第2圖所示)可包括一通孔 220(TSV)、一第一金屬層231與一第二金屬層232。該第一金屬層231可耦接於該第一內部241。類似地，該第二金屬層232可耦接於該第二內部電路242。每一第一內部電路241與第二內部電路242可形成於第2圖所示之半導體晶片110。因此，該第一內部電路241與該第二內部電路242可不直接互相耦接，但可如第3圖所示，透過該通孔220、該第一金屬層231與該第二金屬層232來耦接。該通孔220、該第一金屬層231與第二金屬層232以及該第一內部電路241與該第二內部電路242可形成在單一的半導體晶片中。
第4圖繪示為第3圖之半導體裝置200的細部方塊圖。
一半導體裝置300可包括一通孔、一第一內部電路與一第二內部 電路。該通孔(TSV)可耦接於一第一金屬層與一第二金屬層。此外，第4圖所示的TSV可以和第3圖所示的一樣。
該第一內部電路可傳送資料DATA至該通孔(TSV)或接收透過 該通孔(TSV)傳送的資料DATA。該第一內部電路可包括一資料焊墊DQ、一輸入閂鎖單元310、一輸出閂鎖單元320以及一通孔驅動器330。該資料焊墊DQ可從一外部裝置(未示於第4圖中)接收資料DATA或輸出資料DATA至該外部裝置。當該半導體裝置300為一記憶體，該外部裝置可例如是一記憶體控制器、一處理器裝置、一主機裝置或一測試裝置。以上所舉的例子不該造成限制。倒不如說，該半導體裝置300也可以包括其他的裝置。該外部裝置可藉由提供該資料DATA、一指令訊號CMD以及一選通訊號DQS至該半導體裝置300，以控制該半導體裝置300的運作。
如第4圖所示，該輸入閂鎖單元310可透過該資料焊墊DQ接收來 自該外部裝置的資料DATA，並排列資料DATA再輸出。舉例來說，該輸入閂鎖單元310可轉換來自該外部裝置輸入的序列資料成一並列資料，並可輸出該並列資料。此外，該輸入閂鎖單元310可由該選通訊號DQS來控制。
該輸出閂鎖單元320可排列該通孔(TSV)所輸出的訊號，並且 將排列後的資料DATA輸出至該資料焊墊DQ。舉例來說，該輸出閂鎖單元320可為一管線閂鎖，用來將該通孔(TSV)所輸出的並列資料轉換成一序列資料，並輸出該序列資料。
該通孔驅動器330可耦接於該輸入閂鎖單元310、該輸出閂鎖單元 以及該通孔(TSV)。該通孔驅動器330可驅動從該輸入閂鎖單元鎖輸出的一資料，並輸出該資料到該通孔(TSV)。該通孔驅動器330可驅動從該通孔(TSV)所輸出的一訊號，並將該訊號輸出至該輸出閂鎖單元320。
該第二內部電路(未示於第4圖)可儲存透過該通孔(TSV)所 傳送的訊號，並輸出儲存的訊號至該通孔(TSV)。該第二內部電路可包括一通孔胞340。該通孔胞340可儲存透過通孔(TSV)所傳送的訊號，以回應一寫入致能訊號WTEN。此外，該通孔胞340可輸出儲存的訊號至該通孔(TSV)，以回應一讀取致能訊號RDEN。
如第4圖所示，該半導體裝置300可更包括一指令焊墊CMDI與一 內部指令產生單元350。該指令焊墊CMDI可接收該指令訊號CMD，該指令訊號CMD包括來自該外部裝置的一寫入指令訊號以及一讀取指令訊號。該內部指令產生單元350可產生一內部寫入訊號WT與一內部讀取訊號RD。該內部讀取訊號RD可基於該寫入指令訊號與該讀取指令訊號。該內部指令產生單元350可藉由延遲該寫入指令訊號一第一預設時間來產生該內部寫入訊號WT。此外，該內部指令產生單元350可藉由延遲該讀取指令訊號一第二預設時間來產生該內部讀取訊號RD。該第一預設時間與該第二預設時間可根據一等待時間來決定。舉例來說，當該半導體裝置300接收到資料時，該等待時間可代表在該半導體裝置300接收該寫入指令訊號以及資料之後儲存所接收到的資料之期間的延遲時間之總量。當該半導體裝置300輸出資料時，該等待時間可代表在該半導體裝置300接 收到該讀取訊號之後透過該資料焊墊DQ輸出所儲存的資料之期間的延遲時間之總量。該等待時間可根據該半導體裝置300的應用而有所改變。
該半導體裝置300更可包括一選通焊墊DQSI與一緩衝單元360。 該選通焊墊DQSI可自該外部裝置(未示於第4圖)接收該選通訊號DQS。為了通知該半導體裝置300資料DATA的一輸入時間，該選通訊號DQS可隨資料DATA輸入。透過該選通焊墊DQSI所輸入的選通訊號DQS可提供至該輸入閂鎖單元310，使得該輸入閂鎖單元310可透過該資料焊墊DQ所接收的資料DATA閂鎖，以回應該選通訊號DQS。
該緩衝單元360可接收該選通訊號DQS以及該內部寫入訊號WT。此外，該緩衝單元360可緩衝該選通訊號DQS，以回應該內部寫入訊號WT。由於該內部寫入訊號WT可能會被延遲時間所延遲，所以該緩衝單元360可藉由接收該內部寫入訊號WT來延遲該選通訊號DQS。在該選通訊號DQS可能沒有延遲時，該延遲時間可在該指令訊號CMD輸入後對應該等待時間。
如第4圖所示，該半導體裝置300更可包括一第一可變延遲單元370以及一第二可變延遲單元380。該第一可變延遲單元370可藉由可變地延遲該內部寫入訊號WT來產生該寫入致能訊號WTEN。該第一可變延遲單元370可藉由延遲該緩衝單元360的輸出來產生該寫入致能訊號WTEN。該第二可變延遲單元380可藉由可變地延遲該內部讀取訊號RD來產生該讀取致能訊號RDEN。該第一可變延遲單元370與該第二可變延遲單元380的延遲時間可以根據一控制訊號(像是測試模式訊號)而任意改變。與該第一可變延遲單元370與該第二可變延遲單元380的延遲時間有關之情況將會在後續說明。
第5圖繪示為第4圖所示之通孔胞340的電路圖。
請參考第5圖，該通孔胞340可包括一閂鎖單元341、一通道閘342以及一驅動器343。該閂鎖單元341可存放透過該通孔(TSV)所傳送的訊號。該 通道閘342可耦接該通孔(TSV)至該閂鎖單元341，以回應該寫入致能訊號WTEN。該通道閘342可開啟，以回應該寫入致能訊號WTEN以及該寫入致能訊號WTEN的反相訊號。當該寫入致能訊號WTEN被致能時，該通道閘342可耦接該通孔(TSV)至該閂鎖單元341。類似地，當該寫入致能訊號WTEN被失能時，該通道閘342可斷開該通孔(TSV)與該閂鎖單元341的連接。因此，當該寫入致能訊號WTEN被致能時，該閂鎖單元341可接收並儲存透過該通孔(TSV)所傳送的訊號，且維持儲存訊號的位準。
該閂鎖單元341可以包括一第一反向器IV1和一第二反向器 IV2。該第一反向器IV1的一輸入終端可耦接於該通孔(TSV)。該第二反向器IV2的一輸入終端可耦接該於第一反向器IV1的一輸出終端，且該第二反向器IV2的一輸出終端可耦接於該第一反向器IV1的輸入終端。因為當該第一反向器IV1的驅動電壓大於該第二反向器IV2的驅動電壓時，該閂鎖單元341可更快地儲存資料，所以該第一反向器IV1的驅動電壓可大於第二反向器IV2的驅動電壓。當該閂鎖單元341目前儲存透過該通孔(TSV)所傳送的訊號以及當該閂鎖單元341用來儲存與現存訊號的電位相反電位的訊號時，該第一反向器IV1的驅動電壓可變得大於該第二反向器IV2的驅動電壓。
如第5圖所示，該驅動器343可包括一個三相反向器(tri-state inverter,TIV)。該三相反向器TIV可在該三相反向器TIV的一輸入終端接收該閂鎖單元341的輸出。此外，該三相反向器可在該三相反向器的一輸出終端耦接至該通孔(TSV)。該三相反向器TIV可被致能，以回應該讀取致能訊號RDEN。當該讀取致能訊號RDEN被致能時，該三相反向器TIV可驅動該閂鎖單元341的輸出以及輸出該閂鎖單元341的輸出至該通孔(TSV)。因此，當該讀取致能訊號RDEN被致能時，該驅動器343可輸出儲存在該閂鎖單元341的訊號至該通孔(TSV)。
根據本發明的一實施例，如第4圖所示，該半導體裝置300可測試 該直通矽晶穿孔(TSV)的連結性。第6A圖與第6B圖分別繪示貫穿的通孔中常態地填滿導電材料，以及貫穿的通孔中填入不足量的導電材料的情況。該半導體裝置300的運作將根據本發明一實施例中參考第4圖至6B說明。
如第4圖所示，為了在該半導體裝置300的通孔胞340儲存該資料 DATA，該半導體裝置300可接收該資料DATA、該選通訊號DQS以及該寫入指令訊號。該資料DATA可透過該輸入閂鎖單元310與該通孔驅動器330傳送至該通孔(TSV)。該內部指令產生單元350可基於該寫入指令訊號產生該內部寫入訊號WT，且該內部寫入訊號WT可透過該第一可變延遲單元370致能該寫入致能訊號WTEN。如第5圖所示，當該寫入致能訊號WTEN被致能時，該通孔胞340可將透過該通孔(TSV)傳送的訊號儲存在該閂鎖單元341。如第6A圖所示，當該導電材料612A常態地填滿該通孔610A(TSV)，該第一金屬層620A該與第二金屬層630A可互相電性耦接。因此，透過該通孔610A所傳送的訊號可儲存在該閂鎖單元341(如第5圖所示)。然而，如第6B圖所示，當該導電材料612B不足量地填入該通孔610B，該第一金屬層620B與該第二金屬層630B可能無法互相電性耦接。 因此，透過該通孔驅動器330所輸出之基於資料DATA的訊號可能無法傳送至該通孔610B，且該閂鎖單元341(如第5圖所示)可能不能接收該通孔610B的訊號。
在前段的描述之後，當輸入該讀取指令訊號時，該讀取致能訊號 RDEN(如第4圖所示)可能會被該內部指令產生單元350與該第二可變延遲單元380所致能。當該讀取致能訊號RDEN被致能時，儲存在該閂鎖單元341(如第5圖所示)的訊號可透過該驅動器343輸出至該通孔(TSV)。透過該通孔(TSV)所接收的訊號可以透過該通孔驅動器330(如第4圖所示)與該輸出閂鎖單元320輸出作為資料DATA。當輸出資料與輸入資料相同時，可決定為導電材料常態地填滿該通孔(TSV)中。當輸出資料與輸入資料不相同時，可決定為導電材料不足量地填入該通孔(TSV)中，且貫穿的通孔(TSV)為有缺陷的。
導電材料填入貫穿的通孔(TSV)之細節狀態可透過該第一可變 延遲單元370與該第二可變延遲單元380所認定。第6C圖繪示貫穿的通孔非常態地填入導電材料。請參考第6C圖，即使該導電材料612C並沒有完全填滿該通孔610C，該導電材料612C係些微地接觸該第一金屬層620與該第二金屬層630C。 因此，如第6C圖所示，該第一金屬層620C與該第二金屬層630C可能有互相電性耦接。然而，相對第6A圖中導電材料常態地填滿的例子來說，第6C圖中因為該導電材料612C和該第一金屬層620C與該第二金屬層630C的接觸面積小，所以可能在訊息傳送和接收時產生較長的延遲。
在第6C圖的例子中，當該寫入致能訊號WTEN與該讀取致能訊號 RDEN在常態時序下產生時，透過該通孔(TSV)所傳送的訊號可能不會儲存於該閂鎖單元341(如第5圖所示)，且與輸入資料不同的輸出資料會被輸出。因此，當該第一可變延遲單元370與該第二可變延遲單元380延遲一預設量的時間產生該寫入致能訊號WTEN該與讀取致能訊號RDEN時，該半導體裝置300可補償因該通孔(TSV)未能完全被導電材料所填滿所造成的延遲。因此，與輸入資料相同的輸出資料可被輸出並被決定為如第6C圖般的通孔並未常態地填入導電材料的情況。此外，在更充足的細節下，導電材料填入該直通矽晶穿孔TSV的量可決定和該第一可變延遲單元370與該第二可變延遲單元380的延遲量相關。
雖然以上描述了特定的實施例，但本領域具有通常知識者可以理解所描述的實施例只是舉例而已。從而，以下申請專利範圍所描述的的半導體裝置不應受到上述所描述的實施例而被限制。相反地，當配合以上描述與對應圖式所解釋時，申請專利範圍所描述的半導體裝置仍應根據申請專利範圍來解釋。
100‧‧‧半導體裝置
110‧‧‧半導體晶片
120‧‧‧通孔
121‧‧‧矽絕緣層
122‧‧‧導電材料
131‧‧‧第一金屬層
132‧‧‧第二金屬層
140‧‧‧凸塊

Claims (14)

  1. 一種半導體裝置，包括：一半導體晶片；一通孔，藉由貫穿該半導體晶片而形成；一第一金屬層，耦接於該通孔之一末端的通孔之一部份；以及一第二金屬層，耦接於該通孔之末端的通孔之另一部份。
  2. 如請求項1所述之半導體裝置，其中該第一金屬層與該第二金屬層並未互相直接耦接。
  3. 如請求項1所述之半導體裝置，更包括：一凸塊，堆疊於該第一金屬層與該第二金屬層，其中該凸塊共同耦接於該第一金屬層與該第二金屬層兩者。
  4. 如請求項1所述之半導體裝置，其中該第一金屬層耦接於該半導體晶片的一第一內部電路。
  5. 如請求項4所述之半導體裝置，其中該第二金屬層耦接於該半導體晶片的一第二內部電路。
  6. 一種半導體裝置，包括：一通孔；一第一金屬層，耦接於該通孔之一末端的通孔之一部份；一第二金屬層，耦接於該通孔之末端的直通矽晶穿孔之另一部份；一第一內部電路，耦接於該第一金屬層，且配置成傳輸一訊號至該通孔或接收透過該通孔所傳送的一訊號；以及一第二內部電路，耦接於該第二金屬層，且配置成儲存透過該通孔所傳送的一訊號，並輸出儲存的該訊號至該通孔。
  7. 如請求項6所述之半導體裝置，其中該第一金屬層與該第二金屬層並未互相 直接耦接。
  8. 如請求項6所述之半導體裝置，其中該第一內部電路傳送一資料至該通孔或從該通孔接收所輸出的一資料。
  9. 如請求項8所述之半導體裝置，其中該第一內部電路更包括：一資料焊墊，配置成輸入及/或輸出一資料；一輸入閂鎖單元，配置成排列透過該資料焊墊所接收的資料，以及輸出排列後的該資料；一輸出閂鎖單元，配置成排列透過該通孔所輸出的一訊號，以及將排列後的該訊號作為一資料而輸出至該資料焊墊；以及一通孔驅動器，配置成驅動來自該輸入閂鎖單元所輸出的資料，以及輸出合成的該資料至該通孔，並驅動來自該通孔所輸出的訊號，且輸出合成的該訊號至該輸出閂鎖單元。
  10. 如請求項8所述之半導體裝置，其中該第二內部電路更包括：一通孔胞，配置成儲存透過該通孔所傳送的一訊號，其中該訊號被儲存以回應一寫入致能訊號，並輸出一儲存訊號至該通孔以回應一讀取致能訊號。
  11. 如請求項10所述之半導體裝置，其中該通孔胞更包括：一閂鎖單元，配置成閂鎖透過該通孔所傳送的訊號；一通道閘，配置成電性連接該通孔至該閂鎖單元，以回應該寫入致能訊號；以及一驅動器，配置成輸出儲存於該閂鎖單元的一訊號至該通孔，以回應該讀取致能訊號。
  12. 如請求項10所述之半導體裝置，更包括：一指令焊墊，配置成接收一寫入指令訊號以及一讀取指令訊號；以及一內部指令產生單元，配置成根據該寫入指令訊號與該讀取指令訊號產 生一內部寫入訊號與一內部讀取訊號。
  13. 如請求項12所述之半導體裝置，更包括：一第一可變延遲單元，配置成藉由可變地延遲該內部寫入訊號來產生該寫入致能訊號；以及一第二可變延遲單元，配置成藉由可變地延遲該內部讀取訊號來產生該讀取致能訊號。
  14. 如請求項12所述之半導體裝置，更包括：一選通焊墊，配置成接收一選通訊號；以及一緩衝單元，配置成緩衝該選通訊號，以回應該內部寫入訊號。
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