TWI552161B - 三維半導體裝置 - Google Patents

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TWI552161B
TWI552161B TW100118370A TW100118370A TWI552161B TW I552161 B TWI552161 B TW I552161B TW 100118370 A TW100118370 A TW 100118370A TW 100118370 A TW100118370 A TW 100118370A TW I552161 B TWI552161 B TW I552161B
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張東鉉
張星珍
李勳
金鎮護
金南錫
文炳植
李于東
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Description

三維半導體裝置
本發明概念係關於一種半導體裝置，且更明確而言，係關於一種包括矽穿孔(TSV)之三維(3D)半導體裝置。
本申請案主張2010年5月25日在韓國智慧財產局申請之韓國專利申請案第10-2010-0048616號的根據35 U.S.C. §119之優先權之權利，該案之揭示內容被以引用的方式全部併入本文中。
隨著數位資訊裝置產品(諸如，行動電話、數位相機、個人數位助理(PDA)及類似者)變得愈來愈小且愈來愈輕，伴隨著改良之功能性及較高效能，需要在此等裝置內使用之半導體封裝小巧、輕便，且具有高整合密度。用於在一封裝內提供複數個半導體晶片的三維半導體技術已吸引注意力。
本文中揭示一種半導體裝置，其包括基板穿孔(through-substrate vias,TSV)之一排列邊界且具有一負載去耦架構。
亦揭示一種半導體裝置，其中堆疊且可不同地組態相同類型之半導體晶片。
亦揭示一種半導體裝置，其中堆疊具有相同原始電路設計之半導體晶片。
亦揭示一種半導體裝置，其中可在切割一晶片識別熔絲後測試一晶圓。
根據結合隨附圖式之以下詳細描述，例示性實施例將被更清晰地理解。
現將詳細地對例示性實施例進行參考，其實例說明於隨附圖式中。然而，例示性實施例不限於下文說明之實施例，且實情為，引入本文中之實施例以提供對例示性實施例之範疇及精神的容易且完全理解。在該等圖式中，為清晰起見，可能誇示層及區域之厚度。又，示意性標記圖式中之各種元件及區域。因此，本發明概念不限於在隨附圖式中繪製之相對大小或距離。圖式中之同樣參考數字表示同樣元件，且因此將不重複其描述。
應理解，當將元件或層稱為「在另一元件或層上」、「連接至另一元件或層」、「耦接至另一元件或層」或「鄰近另一元件或層」時，其可直接在另一元件或層上、連接至另一元件或層、耦接至另一元件或層或鄰近另一元件或層，或可存在介入元件或層。相比之下，當一元件被稱作「直接在另一元件或層上」、「直接連接至另一元件或層」、「直接耦接至另一元件或層」、「直接鄰近另一元件或層」或類似者時，不存在介入元件或層。通篇中，同樣的數字指代同樣的元件。如本文中所使用，術語「及/或」包括相關聯之列出項中之一或多者之任何及所有組合。
應理解，雖然術語「第一」、「第二」、「第三」等可在本文中用以描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以將一元件、組件、區域、層或區段與另一元件、組件、區域、層或區段區分開。因此，在不脫離本發明概念之教示的情況下，可將以下所論述之第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段。
為易於描述，可在本文中使用諸如「之下」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語以描述如圖中所說明之一個元件或特徵相對於另外的元件或特徵之關係。應理解，除圖中描繪之定向外，空間相對術語意欲包含在使用或操作中的裝置之不同定向。舉例而言，若翻轉圖中之裝置，則描述為在其他元件或特徵「下方」或「之下」之元件將被定向於在其他元件或特徵「上方」。因此，術語「下方」可包含上方及下方之定向。裝置可經另外定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞予以相應解釋。
本文中使用之術語僅係用於描述特定實施例之目的，且並不意欲限制本發明概念。如本文中所使用，單數形式「一」及「該」意欲亦包括複數形式，除非上下文另有清晰指示。應進一步理解，當術語「包含」及/或「包括」用於此說明書中時，其指定所述特徵、整數、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
本文中參看為理想化實施例(及中間結構)之示意性說明的橫截面或透視說明來描述實施例。因而，應預期由於(例如)製造技術及/或容差而引起的例圖形狀之變化。因此，實施例不應被解釋為限於本文中所說明之區域之特定形狀，而應包括(例如)由於製造產生之形狀偏差。舉例而言，被說明為具有銳邊緣之邊緣或角落區域可具有稍微圓形或彎曲特徵。同樣地，被說明為圓或球形之元件可在形狀上為橢圓形或可具有某些直或平整部分。因此，圖中說明之區域可在性質上為示意性，且其形狀並不意欲限制所揭示之實施例之範疇。
除非另有定義，本文中使用之所有術語(包括技術及科學術語)具有與一般熟習本發明概念所屬之技術者通常所理解相同的意義。應進一步理解，應將諸如在常用詞典中定義之術語的術語解釋為具有與其在相關技術之內容脈絡下的意義一致之意義，且不應按理想化或過度形式化的意義來對其解釋，除非本文中明確地定義為如此。
圖1說明根據一實施例之三維(3D)半導體裝置100。三維(3D)半導體裝置100包含排列於一封裝中的複數個晶片110、120、130及140之一堆疊，該複數個晶片110、120、130及140經由基板穿孔(TSV)連接160而通信。該複數個晶片110、120、130及140堆疊於基板150上。基板150可為(例如)印刷電路板(PCB)(例如，聚醯亞胺、FR4等)或另一類型之基板。每一TSV連接包含在複數個晶片110、120、130及140中之每一者中的基板穿孔，其經連接以形成一單一節點，每一基板穿孔包含至少穿透晶片之基板的介層孔，且可(如所示)穿透整個晶片。當基板穿孔穿透基板但未穿透整個晶片時，晶片亦可包括將基板穿孔連接至晶片墊或至晶片之頂表面之端子的佈線。當基板為矽(例如，自其上及/或其中藉由半導體加工形成內部電路之結晶矽晶圓形成)時，基板穿孔可為矽穿孔。亦可在半導體晶片製造中使用之其他基板(諸如，絕緣體上覆矽、鍺、矽鍺、鎵砷(GaAs)及類似者)中形成基板穿孔。為簡單起見，在圖1中展示兩個TSV連接160。TSV連接160可包括資料貫通電極(through electrode)、位址貫通電極、命令貫通電極、電源供應貫通電極、接地貫通電極及類似者中之一或多者。
第一至第四晶片110、120、130及140各包括分別為第一至第四晶片110、120、130及140之頂表面的第一表面112、122、132、142及分別為第一至第四晶片110、120、130及140之底表面的第二表面114、124、134及144。在圖1中，晶片之頂表面在其晶片之對應的底表面之表面下方，此係因為該等晶片係按面向下組態堆疊。第一至第四晶片110、120、130及140之電路圖案111(未圖示)可安置於第一表面112、122、132及142上。第二表面114、124、134及144為第一至第四晶片110、120、130及140之晶圓背面。
在此實例中，第一晶片110直接堆疊於基板150上，且作為主控晶片(master chip)操作。第二至第四晶片120、130及140堆疊於主控晶片110上且作為第一至第三受控晶片(slave chip)操作。主控晶片110及第一至第三受控晶片120、130及140可為相同類型或不同類型晶片。舉例而言，可使主控晶片110及受控晶片120、130及140具有相同遮罩設計，具有自晶圓製備直至沈積鈍化層之相同製程配方。因此，電路設計可相同。或者，可將不同電路設計用於主控晶片110及受控晶片120、130及140。
主控晶片110及第一至第三受控晶片120、130及140經由TSV連接160相互連接。形成於主控晶片110之第一表面112上的電極墊116a及116b連接至主控晶片110之電路圖案111，且經由凸塊170a及170b而連接至形成於基板150上的端子或電極152a及152b。形成於基板150上的電極152a及152b經由介層孔154a及154b而連接至基板佈線156a及156b及焊料凸塊158a及158b。焊料凸塊158a及158b可連接至在形成通道之系統印刷電路板(諸如，記憶體模組電路板)上之佈線，以將三維半導體裝置100與外部裝置(未圖示)連接。
第一至第三受控晶片120、130及140之外部連接不連接至通道，而僅連接至形成於主控晶片110上之電極墊116a及116b。因此，僅主控晶片110具有通道負載，且與三維半導體裝置100通信之裝置僅經歷主控晶片110之通道負載，而不會經歷所有四個晶片110、120、130及140之通道負載。與僅按封裝方式(諸如，雙晶粒封裝(DDP)或四晶粒封裝(QDP))堆疊晶片之情況相比，第一至第三受控晶片120、130及140被與通道負載去耦，使得可改良資料輸入/輸出速度。
當主控晶片110與第一至第三受控晶片120、130及140為相同類型晶片時，來自第一至第三受控晶片120、130及140之電路區塊中的與主控晶片110共用之電路區塊(諸如，延遲同步電路區塊、資料輸入/輸出電路區塊、時脈電路區塊及類似者)可不被使用，且因此可處於關斷狀態下。當主控晶片110與第一至第三受控晶片120、130及140為不同類型之晶片時，在第一至第三受控晶片120、130及140中可能不設計及複製與主控晶片110共用之電路區塊。與僅按習知封裝方式(諸如，DDP或QDP)堆疊晶片之情況相比，可減少第一至第三受控晶片120、130及140之電力消耗。又，當主控晶片110與第一至第三受控晶片120、130及140為不同類型之晶片時，由於在第一至第三受控晶片120、130及140中可能不實施及複製主控晶片110之電路區塊，因此第一至第三受控晶片120、130及140之大小可比主控晶片110之大小小。
將參看圖2至圖6詳細描述用於設定TSV之位置之選項(下文被稱為「用於設定TSV邊界之選項」)，藉由該等選項，當主控晶片110與第一至第三受控晶片120、130及140為相同類型晶片時，可實施第一至第三受控晶片120、130及140之負載去耦效應。將在圖2中描述之半導體記憶體裝置200可等效於主控晶片110及第一至第三受控晶片120、130及140。
圖2為一例示性半導體記憶體裝置200之方塊圖。參看圖2，半導體記憶體裝置200可為(例如)動態隨機存取記憶體(DRAM)晶片。半導體記憶體裝置200包括排列有複數個記憶體單元之一記憶體單元陣列區塊DRAM CORE 205、定址該複數個記憶體單元之一列解碼器ROWDEC 237及一行解碼器COLDEC 238、及將資料寫入於記憶體單元陣列區塊DRAM CORE 205中及自記憶體單元陣列區塊DRAM CORE 205讀取資料之一資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220。此外，半導體記憶體裝置200進一步包括一資料輸入/輸出墊DQ、一資料選通墊DQS、一時脈墊CLK、一命令墊CMD及一位址墊ADDR。墊DQ、DQS、CLK、CMD及ADDR各連接至緩衝器210、212、226、228、230、232及240。
緩衝器230、232、240為經連接以自在晶片200外部之源接收位址、命令及時脈信號之輸入緩衝器。在此實例中，緩衝器230、232及240直接連接至位址晶片墊(ADDR)、命令晶片墊(CMD)及時脈晶片墊CLK。
緩衝器210及228構成經連接以分別自在晶片200外部之源接收資料及將資料輸出至在晶片200外部之源的資料輸入/輸出緩衝器。在此實例中，緩衝器210及228直接連接至DQ晶片墊。緩衝器212經連接以自在晶片200外部之源接收資料選通信號，且緩衝器226經連接以將資料選通信號輸出至在晶片200外部之源。
緩衝器210、212、226、228、230、232及240中之每一者可包括複數個緩衝器電路部分中之一或多者以分別接收其自己的信號或發送其自己的信號(每一緩衝器電路部分可為關於其自己的個別信號之緩衝器)。舉例而言，位址緩衝器230可包含十八個緩衝器電路部分，每一者緩衝在各別位址晶片墊上提供之各別位址信號A0-A17。緩衝器210、212、226、228、230、232及240中之每一者是否包括連接至多個晶片墊之多個緩衝器電路部分視晶片200之設計考慮而定，且本發明不應被視為限於任何特定緩衝器實施，除非另有指定。類似地，正反器FF 213、234及233可包括在數目上對應於各別正反器213、234或233連接至之緩衝器電路部分的數目之複數個正反器。緩衝器210、212、226、228、230、232及240可經設計以經由差分傳訊而與外部源通信，在該情況下，每一緩衝器電路部分可連接至兩個晶片墊，且用以將單端傳訊轉換為差分傳訊(若經組態以輸出外部信號)，或用以將差分傳訊轉換為單端傳訊(若經組態以輸入外部信號)。
資料緩衝器210可包括n個緩衝器電路部分，每一者連接至n個資料I/O墊DQ中之一各別者。依序輸入至資料輸入/輸出墊DQ的複數筆n位元資料經轉移至資料輸入緩衝器210，且由正反器FF 213鎖存，且依序輸出至解串列化器DeSER 214。解串列化器DeSER 214依序接收m筆n位元資料，且輸出m筆n位元資料作為m×n位元並列資料。解串列化器可由對經由緩衝器210自n個資料I/O墊DQ中之一各別者接收之m個依序輸入位元操作的n個串列-並列轉換器實施。經由寫入資料對準電路Wd ALIGN 216將m×n位元並列資料轉移至資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220，寫入資料對準電路Wd ALIGN 216可調整m筆並列的n位元並列資料相對於記憶體單元陣列區塊DRAM CORE 205的一列之位置。舉例而言，Wd ALIGN 216可重新排列在經連接以自DRAM核心205接收資料之局域I/O匯流排上的m筆n位元並列資料。可自DRAM核心205讀取複數筆n位元資料。舉例而言，自記憶體單元陣列區塊DRAM CORE 205輸出之並列讀取資料可包含m筆n位元資料。此m×n並列資料可由資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220放大。m筆n位元資料之相對位置可由讀取資料對準電路222(下文被稱作讀取先進先出(FIFO))調整。串列化器SER 224可將並列的m×n位元資料轉換成依序的m筆n位元資料。串列化器SER 224可包含n個並列-串列轉換器，其中之每一者對m×n並列資料之m個位元操作。依序的m筆n位元資料由串列化器SER 224依序輸出至資料輸出緩衝器228，且因此輸出至n個資料I/O晶片墊DQ上。作為一實例，I/O資料墊DQ之數目可為16(n=16)，且內部資料匯流排寬度可為128(m=8)。作為另一實例，資料I/O晶片墊之數目可為4(n=4)，且內部資料匯流排寬度可為16或32(m=4或8)。資料I/O晶片墊之數目可大於16，諸如，32或以上(n=32，或n大於32)。可藉由本發明實施的資料I/O路徑結構之例示性細節可發現於美國專利6,930,939及7,855,926中，該等專利案特此以引用的方式全部併入本文。
輸入至資料選通墊DQS之資料選通信號係在穿過資料輸入緩衝器212後作為輸入資料選通信號產生，且用以控制正反器FF 213及解串列化器214。由半導體記憶體裝置200之內部電路之操作產生的輸出資料選通信號係經由輸出緩衝器226而輸出至資料選通墊DQS。
經由資料輸入緩衝器230及正反器FF 233將輸入至位址墊ADDR之位址信號轉移至位址緩衝器ADDRQ 235。經由資料輸入緩衝器232及正反器FF 234將輸入至命令墊CMD之命令信號轉移至命令緩衝器及命令解碼器CMDDEC CMDQ 236。轉移至位址緩衝器ADDRQ 235之位址信號及轉移至命令緩衝器及命令解碼器CMDDEC CMDQ 236之命令信號經轉移至列解碼器ROWDEC 237及行解碼器COLDEC 238，且用以啟動字線及位元線以選擇記憶體單元。此外，在命令緩衝器及命令解碼器CMDDEC CMDQ 236中產生之命令控制信號經轉移至緩衝器控制及時脈閘控電路BUFF CONTROL & CLK GATING 250，且用以產生緩衝器控制信號及時脈閘控信號。
輸入至時脈墊CLK之時脈信號經由資料輸入緩衝器240轉移至時脈產生器及緩衝器電路CLK 242，且經產生作為複數個內部時脈信號。在時脈產生器及緩衝器電路CLK 242中產生之複數個內部時脈信號用以控制命令緩衝器及命令解碼器CMDDEC CMDQ 236及寫入資料對準電路Wd ALIGN 216。又，內部時脈信號經供應至資料同步電路DLL 260，且用以控制串列化器SER 224及等待時間控制器262。等待時間控制器262回應於在命令緩衝器及命令解碼器CMDDEC CMDQ 236中產生之命令信號而控制讀取FIFO Rd FIFO 222。在緩衝器控制及時脈閘控電路BUFF CONTROL & CLK GATING 250中產生之緩衝器控制信號及時脈閘控信號用以控制時脈產生器及緩衝器電路CLK 242、資料同步電路DLL 260及資料輸入/輸出緩衝器210、212、226、228、230、232及240。
雖然在以上實例中將資料晶片墊DQ、命令晶片墊CMD及位址晶片墊ADDR描述為相互分開且相異的，但此資料、位址及/或命令信號可在共用之晶片墊上接收，且經多工以分開地鎖存(例如，藉由正反器電路233、234及213)。
可在一或多個信號路徑(諸如，資料輸入路徑、資料輸出路徑、命令/位址路徑、時脈路徑、等待時間/DLL路徑或類似者)上執行三維半導體裝置中之TCV邊界。結合可與半導體記憶體裝置200相同的關於主控晶片110及受控晶片120、130及140之三維半導體裝置100進行以下描述。然而，本發明及描述可適用於主及受控晶片相同但具有與半導體記憶體裝置200之設計不同的設計或主控晶片與受控晶片不同及/或受控晶片設計中之一些或所有者相互不同及主控晶片與受控晶片中之所有者或僅一些不同之半導體晶片堆疊。
圖3為說明用於在圖1中說明之三維半導體裝置100之資料輸入路徑上的基板穿孔(TSV)連接邊界之若干選項之方塊圖。用於晶片110、120、130及140中之每一者的資料輸入路徑包括一資料輸入/輸出墊DQ、一資料選通墊DQS、一資料輸入緩衝器210、一資料選通輸入緩衝器212、一解串列化器DeSER 214、一寫入資料對準電路Wd ALIGN 216、一資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220及一記憶體單元陣列區塊DRAM CORE 205。
在資料輸入路徑上，可將TSV連接160之位置設定在若干邊界選項處。圖3說明用於TSV位置之五個選項(情況I-V)。應注意，一個選項(情況I-V中之一者)就足以實施自主控晶片至受控晶片之資料輸入路徑之TSV連接。雖然圖3中說明之各種選項可不相互排斥，但可在一特定三維半導體裝置中實施單一選項，且不需要實施其他剩餘選項。然而，為易於解釋，關於單一圖說明所有選項。
情況I表示經由每一資料輸入/輸出墊DQ之TSV連接及經由資料選通墊DQS之TSV連接。情況I之TSV連接可替代地實施於在資料輸入/輸出墊DQ與緩衝器210之間的信號路徑上任何處(例如，連接至資料輸入/輸出墊DQ之佈線)，且類似地，在晶片墊DQS與緩衝器212之間的信號路徑之間。因此，若晶片110、120、130及140之設計提供十六個DQ I/O墊DQ0-DQ15及一個DQS晶片墊，則情況I表示經由晶片110、120、130及140之DQ0的TSV連接、經由此等晶片之DQ1的TSV連接，及針對此等晶片之DQn輸入/輸出晶片墊群組中之每一者的各別TSV連接。情況I亦可包括經由晶片110、120、130及140中之每一者的DQS晶片墊中之每一者的TSV連接。
情況II表示分別連接位於對應的資料輸入緩衝器210與正反器FF 213(用於資料信號)之間的每一晶片之資料信號路徑之對應者的TSV連接160，及連接至每一晶片之資料選通輸入緩衝器212之輸出端的TSV連接。情況III表示分別連接位於對應的正反器FF 213之輸出端與解串列化器DeSER 214及/或寫入資料對準電路Wd ALIGN 216前之間的每一晶片之資料信號路徑中之對應者的TSV連接160。情況IV表示分別連接位於解串列化器DeSER 214及/或寫入資料對準電路Wd ALIGN 216之輸出端與資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220之間的每一晶片之資料信號路徑中之對應者的TSV連接160。預料本發明可適用於無解串列化器DeSER 214及寫入資料對準電路Wd ALIGN 216之晶片設計。在此情況下，情況III及情況IV可表示相同TSV連接16。情況V表示分別連接位於資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220與記憶體陣列(包括DRAM 205)之間的每一晶片之資料信號路徑中之對應者的TSV連接160。
當主控晶片110及第一至第三受控晶片120、130及140經堆疊且如情況I、情況II、情況III、情況IV及情況V定位TSV連接160時，可不使用第一至第三受控晶片120、130及140之某一電路。舉例而言，當將TSV 160之位置設定在資料輸入/輸出墊(替代情況I實施)後時，不使用(或不需要使用)第一至第三受控晶片120、130及140之資料輸入/輸出墊DQ及資料選通墊DQS。主控晶片110之資料輸入/輸出墊DQ及資料選通墊DQS由第一至第三受控晶片120、130及140共用，且第一至第三受控晶片120、130及140可經由主控晶片110之資料輸入/輸出墊DQ及對應的TSV連接160接收資料。主控晶片110之資料輸入/輸出墊DQ及資料選通墊DQS連接至三維半導體裝置100(見圖1)之電極墊116a及116b。
當如第二邊界情況II設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210及資料選通輸入緩衝器212。主控晶片110之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210及資料選通輸入緩衝器212由第一至第三受控晶片120、130及140共用。
當如第三邊界情況III設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210、資料選通輸入緩衝器212及正反器FF 213。主控晶片110之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210、資料選通輸入緩衝器212及正反器FF 213由第一至第三受控晶片120、130及140共用。
當如第四邊界情況IV設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210、資料選通輸入緩衝器212、正反器FF 213、解串列化器214及寫入資料對準電路Wd ALIGN 216。主控晶片110之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210、資料選通輸入緩衝器212、正反器FF 213、解串列化器214及寫入資料對準電路Wd ALIGN 216由第一至第三受控晶片120、130及140共用。
當如第五邊界情況V設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210、資料選通輸入緩衝器212、正反器FF 213、解串列化器214、寫入資料對準電路Wd ALIGN 216及資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220。主控晶片110之資料輸入/輸出墊DQ、資料選通墊DQS、資料輸入緩衝器210、資料選通輸入緩衝器212、正反器FF 213、解串列化器214、寫入資料對準電路Wd ALIGN 216及資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220由第一至第三受控晶片120、130及140共用。對於情況I、II、III、IV及V中之每一者，可不使用自晶片墊至在受控晶片內部之資料輸入路徑之一位置的受控晶片之資料輸入路徑之一部分。舉例而言，當三維半導體裝置封裝於半導體封裝中(例如，包入於保護性模製材料中)時，資料晶片墊DQ可不具有任何外部導體連接且無用於輸入資料信號之信號連接。情況I、II、III、IV及V，可不使用自資料輸出路徑之內部位置至晶片墊DQ的資料輸出路徑之一部分。舉例而言，當三維半導體裝置封裝於半導體封裝中(例如，包入於保護性模製材料中)時，資料晶片墊DQ可不具有任何外部導體連接及在封裝外部傳輸資料信號的能力。
表1展示當在具有四個資料I/O晶片墊DQ的晶片110、120、130及140之資料輸入路徑上實施情況I、II、III、IV及V TSV連接160時使用裝置200作為主控晶片110及作為受控晶片120、130及140的三維半導體裝置100之比較實例之特性。
如表1中所展示，隨著TSV 160之位置自第一邊界情況I更靠近第五邊界情況V，對於受控晶片，資料窗變得更寬，資料設置/保持時間tDS/DH改良，且提供負載去耦效應。然而，隨著TSV連接160之位置自第一邊界情況I移動更靠近第五邊界情況V，TSV 160之數目增加。
圖4說明用於在圖1中說明之三維半導體裝置100之資料輸出路徑上的TSV位置之五個選項(情況I-V)。應注意到，一個選項(情況I-V中之一者)就足以實施受控晶片至主控晶片的資料輸出路徑之TSV連接。雖然圖4中說明之各種選項可不相互排斥，但可在一特定三維半導體裝置中實施單一選項(亦即，情況I-V中之僅一者)，且不需要實施其他剩餘選項。然而，為易於解釋，關於單一圖說明所有選項。
參看圖4，用於主控晶片110及受控晶片120、130及140中之每一者的資料輸出路徑包括一記憶體單元陣列區塊DRAM CORE 205、一資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220、一讀取FIFO 222、一串列化器SER 224、一資料選通輸出緩衝器226、一資料輸出緩衝器228、一資料選通墊DQS及一資料輸入/輸出墊DQ。
在資料輸出路徑上，可根據若干邊界選項中之一者設定TSV連接160之位置。舉例而言，在第五邊界選項(情況V)中，TSV連接160中之每一者可連接至DRAM 205與資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220之間的資料輸出路徑之各別節點。在第四邊界選項(情況IV)中，TSV連接160中之每一者可連接至資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220與讀取FIFO 222之間的資料輸出路徑之各別節點。舉例而言，用於情況IV之此等節點可緊接在資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220後或緊接在讀取FIFO 222前。在第三邊界選項(情況III)中，TSV連接160中之每一者可連接至讀取FIFO 222的儲存節點中之各別者，或連接至FIFO 222的輸出節點中之各別者(如圖4中所表示)。舉例而言，若FIFO 222包含複數個正反器鎖存器來儲存待輸出之資料，則TSV連接160可連接至此等正反器類型鎖存器中之每一者的Q或Qbar節點中之各別者。在第二邊界選項(情況II)中，TSV連接160可連接至串列化器SER 224與緩衝器228之間的資料輸出路徑之各別節點，諸如，緊接在串列化器224後或緊接在緩衝器228前之節點。在第一邊界選項(情況I)中，TSV連接可連接至資料輸入/輸出墊DQ及資料選通墊DQS中之各別者或連接至在資料輸入/輸出墊DQ及/或資料選通墊DQS前的資料輸出路徑之各別位置。
當主控晶片110及第一至第三受控晶片120、130及140經堆疊且如第一至第五邊界情況I、情況II、情況III、情況IV及情況V分別設定TSV連接160之位置時，可不使用第一至第三受控晶片120、130及140中的TSV邊界之外電路區塊。換言之，當如第一邊界情況I在資料輸入/輸出墊DQ或資料選通墊DQS前之各別位置處設定TSV連接160之位置時，不使用第一至第三受控晶片120、130及140之資料輸入/輸出墊DQ或資料選通墊DQS。主控晶片110之資料輸入/輸出墊DQ及資料選通墊DQS可與第一至第三受控晶片120、130及140共用。主控晶片110之資料輸入/輸出墊DQ及資料選通墊DQS可連接至三維半導體裝置100之電極墊116a及116b。
當如在第二邊界情況II中設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。與第一至第三受控晶片120、130及140共用主控晶片110之資料選通輸出緩衝器226、資料輸出緩衝器228、資料輸入/輸出墊DQ及資料選通墊DQS。
當如第三邊界情況III設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之安置於讀取FIFO 222之儲存節點後的電路區塊，亦即，串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。與第一至第三受控晶片120、130及140共用主控晶片110之安置於讀取FIFO 222之儲存節點後的電路區塊，亦即，串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。
當如第四邊界情況IV設定TSV連接160之位置時，不使用第一至第三受控晶片120、130及140之讀取FIFO 222、串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器278、資料選通墊DQS及資料輸入/輸出墊DQ。與第一至第三受控晶片120、130及140共用主控晶片110之讀取FIFO 222、串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。
當如第五邊界情況V設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220、讀取FIFO 222、串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。與第一至第三受控晶片120、130及140共用主控晶片110之資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220、讀取FIFO 222、串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。對於情況I、II、III、IV及V中之每一者，可不使用自資料輸出路徑之內部位置至晶片墊DQ的受控晶片之資料輸出路徑之一部分。舉例而言，當三維半導體裝置封裝於半導體封裝中(例如，包入於保護性模製材料中)時，資料晶片墊DQ可不具有任何外部導體連接及在封裝外部傳輸資料信號的能力。
又，資料輸出路徑上之電路區塊中的讀取FIFO 222及串列化器SER 224由等待時間控制器262及延遲同步電路DLL 260控制。等待時間控制器262控制許多時脈循環之等待時間，直至在給定資料讀取命令後將讀取資料輸出至資料輸入/輸出墊DQ。等待時間控制器262可根據半導體記憶體裝置200之操作速度控制等待時間。延遲同步電路DLL 260使內部時脈信號與外部供應之時脈信號CLK(自外部的對應晶片供應)同步。此處，同步電路DLL 260為延遲鎖定迴路電路，但可使用其他時脈同步電路，諸如，鎖相迴路電路(PLL)。等待時間控制器262在DLL時脈域中操作，且回應於由同步電路DLL 260輸出之時脈信號。
當如第三邊界情況III、第四邊界情況IV或第五邊界情況V設定在資料輸出路徑上TSV連接160之位置時，主控晶片110之等待時間控制器262及延遲同步電路DLL 260可由受控晶片120、130及140使用。圖4中之情況A表示晶片110、120、130及140之等待時間控制器262之輸出節點之間的TSV連接160及晶片110、120、130及140之DLL 260之輸出節點之間的TSV連接。可藉由情況III、情況IV及情況V中之任一者實施情況A TSV連接160。因此，當如同情況III、情況IV或情況V設定TSV連接時，情況A TSV連接160可允許主控晶片110之等待時間控制器262之輸出由受控晶片120、130及140用以控制等待時間，例如，當給定外部讀取命令時至當自主控晶片110輸入/輸出墊110輸出資料時之間的等待時間(不管彼資料經儲存及自主控晶片110之DRAM核心205讀取或是自受控晶片120、130或140之DRAM核心205中之一者讀取)。控制此等待時間可藉由控制來自FIFO 222及串列化器SER 224的閘控資料之時序來達成。此外，當如同情況III、情況IV或情況V設定TSV連接160時，情況A TSV連接160可允許主控晶片110之同步電路DLL 260之輸出(例如，由同步電路DLL 260輸出之內部時脈信號)由受控晶片120、130及140利用。當如同情況III、情況IV或情況V設定TSV連接時，不使用第一至第三受控晶片120、130及140之等待時間控制器262及延遲同步電路DLL 260。當如第一邊界情況I或第二邊界情況II設定TSV連接160之位置時，主控晶片110及第一至第三受控晶片120、130及140中之每一者的等待時間控制器262及延遲同步電路DLL 260由其各別晶片利用。
表2展示當根據第一至第五邊界情況I、情況II、情況III、情況IV及情況V中之一者設定在資料輸出路徑上TSV連接160之位置時使用裝置200作為主控晶片110及作為受控晶片120、130及140(每一晶片具有四個DQ墊)的三維半導體裝置100之比較實例之特性。
如表2中所展示，隨著TSV 160之位置自第一邊界情況I更靠近第五邊界情況V，資料窗變得更寬，且根據時脈信號CK/的資料選通輸出存取時間tDQSCK及資料選通邊緣至輸出資料邊緣時間tDQSQ可等效於雙晶粒封裝(DDP)之位準，且提供負載去耦效應。又，可改良連續輸出複數條讀取資料之順暢讀取(順暢RD)特性，且對於資料窗隨著大的資料大小而大之情況III，順暢讀取特性好(例如，每一晶片之每一FIFO中鎖存的128個位元之部分可由主控晶片110依序存取)。然而，隨著TSV 160之位置自第一邊界情況I更靠近第五邊界情況V，TSV 160之數目增加。
圖5說明用於設定圖1中說明之三維半導體裝置100之命令/位址路徑上的TSV邊界之選項。參看圖5，命令/位址路徑包括一位址墊ADDR、一命令墊CMD、一位址輸入緩衝器230、一命令輸入緩衝器232、正反器FF 233及234、一位址緩衝器ADDRQ 235、一命令緩衝器及命令解碼器CMDDEC CMDQ 236、一列解碼器ROWDEC 237及一行解碼器COLDEC 238。
在命令/位址路徑上，TSV連接160之位置可定位於若干邊界選項處，圖5展示四個選項(情況I-IV)。情況I表示在每一晶片之位址墊ADDR及命令墊CMD中之各別者內的TSV連接，或包括對應的位址墊ADDR及/或命令墊CMD的位址路徑及/或命令路徑之電節點。情況II表示在位址輸入緩衝器230與正反器FF 233之間的各別位置處的至每一晶片之命令/位址路徑之位址路徑部分的TSV連接160，及在命令輸入緩衝器232與正反器234之間的各別位置處的至命令/位址路徑之命令路徑部分的TSV連接160。情況II之此等TSV連接160可緊接在位址輸入緩衝器230及命令輸入緩衝器232後。情況III表示在正反器FF 233與位址緩衝器ADDRQ 235之間(對於位址路徑部分)及正反器FF 234與命令解碼器CMDDEC CMDQ 236之間的各別位置處的至每一晶片之命令/位址路徑之TSV連接。情況III之此等TSV連接160可緊接在正反器FF 233及/或234後。情況IV表示在位址緩衝器ADDRQ 235與諸如行解碼器238及列解碼器237之位址解碼器之間(對於位址/命令路徑之位址路徑部分)的各別位置處的至每一晶片之命令/位址路徑之TSV連接160，及在命令緩衝器及命令解碼器CMDDEC CMDQ 236與位址解碼器(諸如，行解碼器238及列解碼器237)之間的各別位置處的至每一晶片之命令/位址路徑之TSV連接160。用於情況IV之此等TSV連接160可位置緊接在位址緩衝器ADDRQ 235及命令緩衝器及命令解碼器CMDDEC CMDQ 236後。情況V表示在諸如行解碼器238及列解碼器237之位址解碼器與DRAM核心205之間的各別位置處的至每一晶片之命令/位址路徑之TSV連接160。用於情況V之此等TSV連接160可定位為緊接在列解碼器ROWDEC 237及行解碼器COLDEC 238後。
當TSV連接160在命令/位址路徑上之位置分別位於情況I、情況II、情況III、情況IV及情況V之第一至第五邊界處時，可不使用第一至第三受控晶片120、130及140中的TSV邊界之外電路區塊。換言之，當如第一邊界情況I設定TSV連接160之位置時，可不使用第一至第三受控晶片120、130及140之位址墊ADDR及命令墊CMD。與第一至第三受控晶片120、130及140共用主控晶片110之位址墊ADDR及命令墊CMD。主控晶片110之位址墊ADDR及命令墊CMD可連接至三維半導體裝置100之電極墊116a及116b。
當如第二邊界情況II設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之位址墊ADDR、命令墊CMD、位址輸入緩衝器230及命令輸入緩衝器232。與第一至第三受控晶片120、130及140共用主控晶片110之位址墊ADDR、命令墊CMD、位址輸入緩衝器230及命令輸入緩衝器232。
當如第三邊界情況III設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之位址墊ADDR、命令墊CMD、位址輸入緩衝器230、命令輸入緩衝器232及正反器FF 233及234。主控晶片110之位址墊ADDR、命令墊CMD、位址輸入緩衝器230、命令輸入緩衝器232及正反器FF 233及234由第一至第三受控晶片120、130及140共用。
當如第四邊界情況IV設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之位址墊ADDR、命令墊CMD、位址輸入緩衝器230、命令輸入緩衝器232、正反器FF 233及234、位址緩衝器ADDRQ 235及命令緩衝器及命令解碼器CMDDEC CMDQ 236。主控晶片110之位址墊ADDR、命令墊CMD、位址輸入緩衝器230、命令輸入緩衝器232、正反器FF 233及234、位址緩衝器ADDRQ 235及命令緩衝器及命令解碼器CMDDEC CMDQ 236由第一至第三受控晶片120、130及140共用。
當如第五邊界情況V設定TSV連接160之位置時，不需要使用第一至第三受控晶片120、130及140之位址墊ADDR、命令墊CMD、位址輸入緩衝器230、命令輸入緩衝器232、正反器FF 233及234、位址緩衝器ADDRQ 235、命令緩衝器及命令解碼器CMDDEC CMDQ 236、列解碼器ROWDEC 237及行解碼器COLDEC 238。與第一至第三受控晶片120、130及140共用主控晶片110之位址墊ADDR、命令墊CMD、位址輸入緩衝器230、命令輸入緩衝器232、正反器FF 233及234、位址緩衝器ADDRQ 235、命令緩衝器及命令解碼器CMDDEC CMDQ 236、列解碼器ROWDEC 237及行解碼器COLDEC 238。對於情況I、II、III、IV及V中之每一者，可不使用自位址ADDR晶片墊至在受控晶片內部之位址路徑之一位置的受控晶片之位址路徑之一部分。舉例而言，當三維半導體裝置封裝於半導體封裝中(例如，包入於保護性模製材料中)時，位址晶片墊ADDR可不具有任何外部導體連接且無用於輸入位址信號之信號連接。對於情況I、II、III、IV及V中之每一者，可不使用自命令晶片墊CMD至在受控晶片內部之位址路徑之一位置的受控晶片之命令路徑之一部分。舉例而言，當三維半導體裝置封裝於半導體封裝中(例如，包入於保護性模製材料中)時，命令晶片墊CMD可不具有任何外部導體連接且無用於輸入命令信號之信號連接。
表3展示當如第一至第五邊界情況I、情況II、情況III、情況IV及情況V設定TSV連接160在資料輸出路徑上之位置時使用裝置200作為主控晶片110及作為受控晶片120、130及140(每一晶片具有四個DQ墊)的三維半導體裝置100之比較實例之特性。
如表3中所展示，隨著TSV 160之位置自第一邊界情況I更靠近第五邊界情況V，資料窗變得更寬，且資料設置/保持時間為良好的，且提供負載去耦效應。然而，隨著TSV 160之位置自第一邊界情況I更靠近第五邊界情況V，TSV 160之數目增加。
圖6說明用於設定圖1中說明之三維半導體裝置之時脈路徑上的TSV邊界之選項。參看圖6，時脈路徑包括一時脈墊CLK、一時脈輸入緩衝器240及一時脈產生器及緩衝器電路CLK 242。晶片110、120、130及140中之每一者可具有原始設計以允許在時脈墊CLK上自外部源輸入之時脈信號可由緩衝器240緩衝。時脈產生器242接收由緩衝器240輸出的經緩衝之時脈信號，且產生一或多個內部時脈信號，其可由內部電路(諸如，命令解碼器及命令緩衝器CMDDEC CMDQ 236及位址緩衝器ADDRQ 235)使用。
在時脈路徑上，晶片110、120、130與140之間的TSV連接160之位置可定位於若干邊界處。舉例而言，第一邊界情況I表示晶片之對應的時脈墊CLK或在包括時脈墊CLK但在時脈墊CLK後之電節點處的一或多個TSV連接160。情況II表示在位於時脈輸入緩衝器240與時脈產生器及緩衝器電路CLK 242之間的時脈路徑上之節點處的一或多個TSV連接160。此情況II位置可定位為緊接在時脈輸入緩衝器240後或緊接在時脈產生器及緩衝器電路CLK 242前。情況III表示由時脈產生器及緩衝器電路CLK 242輸出的對應內部時脈信號之一或多個TSV連接160。情況III TSV連接160可位置緊接在時脈產生器及緩衝器電路CLK 242後或在更下游。
當分別如第一至第三邊界情況I、情況II及情況III中之一者定位TSV連接160在時脈路徑上之位置時，可不使用在第一至第三受控晶片120、130及140中的TSV邊界外之電路區塊。當如第一邊界情況I設定TSV連接160之位置時，可不使用第一至第三受控晶片120、130及140之時脈墊CLK。與第一至第三受控晶片120、130及140共用主控晶片110之時脈墊CLK。主控晶片110之時脈墊CLK可連接至三維半導體裝置100之電極墊116a。
當如第二邊界情況II設定TSV160之位置時，不需要使用第一至第三受控晶片120、130及140之時脈墊CLK及時脈輸入緩衝器240。與第一至第三受控晶片120、130及140共用主控晶片110之時脈墊CLK及時脈輸入緩衝器240。
當如第三邊界情況III設定TSV160之位置時，不需要使用第一至第三受控晶片120、130及140之時脈墊CLK、時脈輸入緩衝器240以及時脈產生器及緩衝器電路242。與第一至第三受控晶片120、130及140共用主控晶片110之時脈墊CLK、時脈輸入緩衝器240以及時脈產生器及緩衝器電路242。對於情況I、II、III中之每一者，可不使用自時脈晶片墊CLK至在受控晶片內部之時脈路徑之一位置的受控晶片之時脈路徑之一部分。舉例而言，當三維半導體裝置封裝於半導體封裝中(例如，包入於保護性模製材料中)時，時脈晶片墊CLK可不具有任何外部導體連接且無用於輸入時脈信號之信號連接。
可考慮到TSV連接160之數目、第一至第三受控晶片120、130及140之大小、對TSV變化之不敏感性或減少之敏感性、負載去耦、邏輯電路的設計之簡單性或類似者來設定當主控晶片110及第一至第三受控晶片120、130及140經堆疊時之TSV邊界。詳言之，在資料輸入路徑、資料輸出路徑及位址/命令路徑上，隨著TSV連接160之位置自第一邊界情況I更靠近第五邊界情況V，TSV連接160之數目增加。因此，經設計以具有相同類型的主控晶片110之面積及第一至第三受控晶片120、130及140之面積可增大。由於根據半導體製程之設計規則判定TSV 160之間距/大小，因此可考慮到半導體製程之設計規則而判定第一至第五邊界情況I、情況II、情況III、情況IV及情況V之最佳邊界。
當主控晶片110與第一至第三受控晶片120、130及140為不同類型之晶片時，可不設計及製造並不將在第一至第三受控晶片120、130及140中使用之電路區塊。因此，第一至第三受控晶片120、130及140之面積可小於主控晶片110之面積。
可考慮到對TSV變化之不敏感性或減少之回應及邏輯電路之簡單設計，如第四邊界情況IV設定圖4中說明的資料輸出路徑之TSV 160之位置。因此，不需要使用第一至第三受控晶片120、130及140之讀取FIFO 222、串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ，且與第一至第三受控晶片120、130及140共用主控晶片110之讀取FIFO 222、串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。
半導體製程中之變化元件可存在於堆疊之第一至第三受控晶片120、130及140之間。在此情況下，自第一至第三受控晶片120、130及140輸出的複數筆讀取資料經由TSV 160到達主控晶片110之讀取FIFO 222之時間可不同。主控晶片110之讀取FIFO 222可不追蹤自第一至第三受控晶片120、130及140輸出的讀取資料之個別延遲時間。為解決該問題，主控晶片110及第一至第三受控晶片120、130及140包括在圖7中說明之讀取FIFO控制器。
圖7說明根據一實施例之讀取FIFO控制器710及720。在圖7中，為便於解釋，將描述主控晶片110中包括之讀取FIFO控制器710及直接堆疊於主控晶片110上的第一受控晶片120中包括之讀取FIFO控制器720，然而，應理解，三維半導體裝置中之所有晶片可包括一FIFO控制器。主控晶片110包括資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220，其讀取自記憶體單元陣列區塊205(見圖2及圖4)輸出之讀取資料RD1[3:0]及RD1[7:4]。讀取資料RD1[3:0]及RD1[7:4]可依序(例如，讀取資料RD1[3:0]，接著為讀取資料RD1[7:4])傳輸至FIFO控制器710。主控晶片110亦包括：命令緩衝器及命令解碼器CMDDEC CMDQ 236，其驅動自讀取命令產生之第一對準信號FRP_PDL；計數器700，其回應於由主控晶片110或第一受控晶片120供應之第一對準信號FRP_PDL產生第三對準信號PDL#[1:0]；讀取FIFO控制器710，其回應於晶片識別信號CID及第一對準信號FRP_PDL傳輸主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]；及一讀取FIFO 222，其回應於第三對準信號PDL#[1:0]依序儲存主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]。
第一受控晶片120可經製造以具有與主控晶片110之結構相同的結構。如圖4中所說明，當如第四邊界情況IV設定TSV連接160在資料輸出路徑上之位置時，不需要使用第一受控晶片120之讀取FIFO 222及安置於讀取FIFO 222後之電路區塊，亦即，串列化器SER 224、資料選通輸出緩衝器226、資料輸出緩衝器228、資料選通墊DQS及資料輸入/輸出墊DQ。在當前實施例中，第一受控晶片120之讀取FIFO控制器720中的第一解多工器(DEMUX)722及第二DEMUX 724之輸出端經由第一TSV連接160a及第二TSV連接160b連接至主控晶片110之第一DEMUX電路712及第二DEMUX電路714之輸出端。因此，不需要使用第一受控晶片120之讀取FIFO控制器720中的MUX電路728、或(OR)閘726及緩衝器727。與第一受控晶片120共用主控晶片110之讀取FIFO控制器710中的MUX電路718、OR閘716、緩衝器717。
主控晶片110之讀取FIFO控制器710包括第一DEMUX 712及第二DEMUX 714及MUX電路718、OR閘716及緩衝器717。第一DEMUX 712包括一個輸入端子I及兩個輸出端子O1及O2。第一DEMUX電路712之輸入端子I輸入經由資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220傳輸之四位元輸入資料(例如，依序輸入資料RD1[3:0]，接著為RD1[7:4])。第一DEMUX電路712回應於主控晶片110之晶片識別信號CID將四位元輸入資料(例如，讀取資料RD1[3:0]或RD1[7:4])輸出至連接至第一信號線702之第一輸出端子O1。第一DEMUX電路712之第二輸出端子O2連接至第二信號線704。第二信號線704連接至第一TSV連接160a，用於連接主控晶片110與第一受控晶片120。舉例而言，可將主控晶片110之晶片識別信號CID設定為「0」，及將第一受控晶片120之晶片識別信號CID設定為「1」。
第二信號線704經由第一TSV 160連接至第一受控晶片120之第一DEMUX電路722之輸出端。第一受控晶片120之第一DEMUX電路722在其輸入端子I處依序輸入第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]，且回應於第一受控晶片120之晶片識別信號CID將讀取資料RD0[3:0]及RD0[7:4]依序輸出至連接至第二信號線723之第二輸出端子O2。第一受控晶片120之第二信號線723經由第一TSV 160a連接至主控晶片110之第二信號線704。因此，第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]經傳輸(在此實例中，依序傳輸)至主控晶片110之第二信號線704。
第二DEMUX電路714包括一輸入端子I及兩個輸出端子O1及O2。第二DEMUX電路714將由命令緩衝器及命令解碼器CMDDEC CMDQ 236驅動之第一對準信號FRP_PDL輸入至輸入端子I。第二DEMUX電路714回應於主控晶片110之晶片識別信號CID將第一對準信號FRP_PDL輸出至連接至第三信號線706之第一輸出端子O1。第二DEMUX電路714之第二輸出端子O2連接至第四信號線708。第四信號線708連接至第二TSV 160b，用於連接主控晶片110與第一受控晶片120。
第四信號線708經由第二TSV連接160b連接至第一受控晶片120之第二DEMUX電路724之輸出端。第一受控晶片120之第二DEMUX電路724將第一受控晶片120之第一對準信號FRP_PDL輸入至輸入端子I，且回應第一受控晶片120之晶片識別信號CID將第一對準信號FRP_PDL輸出至連接至第四信號線725之第二輸出端子O2。第一受控晶片120之第四信號線725經由第二TSV連接160b連接至主控晶片110之第四信號線708。因此，第一受控晶片120之第一對準信號FRP_PDL經傳輸至主控晶片110之第四信號線708。
主控晶片110之第一對準信號FRP_PDL傳輸至之第三信號線706及第一受控晶片120之第一對準信號FRP_PDL傳輸至之第四信號線708連接至OR閘716。OR閘716之輸出(自主控晶片110及第一受控晶片120之FRP_PDL信號之邏輯OR運算產生的信號FRP_PDLD)經傳輸至邏輯電路717。邏輯電路717回應於FRP_PDLD(含有主控晶片110之第一對準信號FRP_PDL及第一受控晶片120之第一對準信號FRP_PDL的資訊)產生第二對準信號FRP_QCTRL。又，自OR閘716輸出之信號FRP_PDLD經提供至計數器700，且計數器700產生第三對準信號PDL#[1:0]，該第三對準信號PDL#[1:0]用以依序將主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]儲存於讀取FIFO 222中。
MUX電路718包括兩個輸入端子I1及I2及一個輸出端子O。在MUX電路718中，主控晶片110之讀取資料RD1[3:0]及RD1[7:4]傳輸至之第一信號線702連接至第一輸入端子11，及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]傳輸至之第二信號線704連接至第二輸入端子I2。MUX電路718回應於第二對準信號FRP_QCTRL將輸入至第一輸入端子I1及第二輸入端子I2的主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]輸出至輸出端子O。MUX電路718之輸出端子O連接至讀取FIFO 222。
讀取FIFO 222回應於第三對準信號PDL#[1:0]依序儲存第一受控晶片120之讀取資料RD1[3:0]及RD1[7:4]及主控晶片110之讀取資料RD0[3:0]及RD0[7:4]。回應於FIFO輸出控制信號EXTCLK#(DOI<3:0>)依序輸出儲存於讀取FIFO 222中的主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]。
甚至當第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]在與主控晶片110之讀取資料RD1[3:0]及RD1[7:4]之延遲時間不同的延遲時間到達主控晶片110時，主控晶片110的讀取FIFO控制器710之MUX電路718仍將第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]及主控晶片110之讀取資料RD1[3:0]及RD1[7:4]選擇性傳輸至讀取FIFO222。可避免電流燃燒現象。將參看為圖7中說明之主控晶片110及第一受控晶片120之替代實施例的圖8描述電流燃燒現象。
圖8說明將資料儲存於FIFO 222中之一替代實施例，在該情況下，經由回應於第一啟用信號TSVEN_M之第一三態緩衝器810將主控晶片110之讀取資料RD1[3:0]及RD1[7:4]傳輸至第一信號線802。第一啟用信號TSVEN_M產生於主控晶片110中。經由回應於第二啟用信號TSVEN_S之第二三態緩衝器820將第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]傳輸至第二信號線822。第二啟用信號TSVEN_S產生於第一受控晶片120中。第二信號線822經由TSV 160c連接至第一信號線802。經由TSV 160c將第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]傳輸至第一信號線802。傳輸至第一信號線802的主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]被依序儲存於讀取FIFO 222中且接著被輸出。
歸因於在半導體製程期間的主控晶片110及第一受控晶片120之變化元件，主控晶片110之讀取資料RD1[3:0]及RD1[7:4]到達讀取FIFO 222之時間與第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]到達讀取FIFO 222之時間可相互不同。當執行主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]的無隙資料輸出操作時，在第一信號線802、TSV160及第二信號線822中可發生讀取資料碰撞。舉例而言，第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]處於邏輯高位準，且主控晶片110之讀取資料RD1[3:0]及RD1[7:4]處於邏輯低位準，電流路徑800形成於第二三態緩衝器820、第一信號線802、TSV 160與第一三態緩衝器810之間。歸因於電流路徑800，可發生電流燃燒現象。
當執行無隙資料輸出操作時發生之電流燃燒現象可由讀取FIFO控制器710避免，讀取FIFO控制器710控制讀取FIFO 222以經由分開的第一信號線702及第二信號線704將第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]及主控晶片110之讀取資料RD1[3:0]及RD1[7:4]傳輸至主控晶片110，且控制MUX電路718以將第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]及主控晶片110之讀取資料RD1[3:0]及RD1[7:4]選擇性傳輸至讀取FIFO 222。
圖8中說明的第一三態緩衝器810及第二三態緩衝器820中之每一者回應於在主控晶片110及第一受控晶片120中產生之第一啟用信號TSVEN_M及第二啟用信號TSVEN_S驅動主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]。另一方面，圖7中說明之讀取FIFO控制器710及720回應於主控晶片110及第一受控晶片120中之每一者的晶片識別信號CID而選擇性傳輸第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]及主控晶片110之讀取資料RD1[3:0]及RD1[7:4]。因此，圖7中說明之主控晶片110及第一受控晶片120可不需要用於產生第一啟用信號TSVEN_M及第二啟用信號TSVEN_S之額外電路區塊。
在圖9中展示以上描述的三維半導體裝置100之在圖7中說明的讀取FIFO控制器710及720之操作時序圖。參看圖9，提供第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]及第一對準信號FRDTP，且提供主控晶片110之讀取資料RD1[3:0]及RD1[7:4]及第一對準信號FRDTP。將第一受控晶片120之讀取資料RD0[3:0]及RD0[7:4]傳輸至主控晶片110之第二信號線704，及將主控晶片110之讀取資料RD1[3:0]及RD1[7:4]傳輸至主控晶片110之第一信號線702。自第一受控晶片120及主控晶片110的FRDTP信號之邏輯OR運算產生信號FRP_PDLD。第二對準信號FRP_QCTRL由邏輯電路717回應於信號FRP_PDLD而產生。回應於用以選擇多工器718之輸入的第二對準信號FRP_QCTRL，將第一受控晶片120之讀取資料RD1[3:0]及RD1[7:4]及主控晶片110之讀取資料RD0[3:0]及RD0[7:4]傳輸至讀取FIFO 222。讀取FIFO 222回應於第三對準信號PDL#[1:0]依序儲存第一受控晶片120之讀取資料RD1[3:0]及RD1[7:4]及主控晶片110之讀取資料RD0[3:0]及RD0[7:4]。回應於FIFO輸出控制信號EXTCLK#(DOI<3:0>)依序輸出儲存於讀取FIFO 222中的第一受控晶片120之讀取資料RD1[3:0]及RD1[7:4]及主控晶片110之讀取資料RD0[3:0]及RD0[7:4]。
如上指出，圖7說明包含一主控晶片110及一單一受控晶片(第一受控晶片120)的三維半導體裝置100之一實例。當需要額外受控晶片時，圖7中說明之TSV連接160可延伸至額外受控晶片，從而導致與額外受控晶片共用TSV連接160a及160b。或者，對於添加之每一額外受控晶片，可將一專用信號線添加至主控晶片110作為至多工器718之額外輸入(類似於主控晶片之信號線704)，且可添加一專用信號線作為至OR閘716之額外輸入(類似於主控晶片之信號線708)，其中兩個額外TSV連接160(類似於TSV連接160a及160b)自主控晶片110中之此等額外專用信號線延伸至額外受控晶片之信號線723及725。如將認識到，主控晶片110之其他電路應經修改以適應此改變，包括(例如)對多工器718及OR閘716之修改以適應額外輸入。
作為另一實例，可將受控晶片劃分成共用TSV連接160之集合。舉例而言，第一TSV連接160可專用於將受控晶片之第一集合連接至主控晶片110，且第二TSV連接160可專用於將受控晶片之第二集合連接至主控晶片110。另外，共用TSV連接160之受控晶片可經選擇(或給定一晶片ID(CID)或另外經程式化)，使得相同集合中之受控晶片不相對於彼此依序輸出資料。舉例而言，共用第一TSV連接160(例如，專用於第一集合)的受控晶片之第一集合對其各別FIFO控制器之資料輸出及共用第二TSV連接(例如，專用於第二集合)的受控晶片之第二集合對其各別FIFO控制器之資料輸出可在時間上交錯。舉例而言，第一集合中之受控晶片可在時間t0、t2、t4及t6將資料輸出至其FIFO控制器，而第二集合中之受控晶片可在時間t1、t3及t5將資料輸出至FIFO控制器(且主控晶片可在時間t7將資料輸出至FIFO 710)。藉由分開TSV連接160之用途，可減小電流燃燒之風險，同時亦減少電路。
圖10說明在圖1中說明之三維半導體裝置100之全域控制操作。參看圖10，堆疊於圖1中說明之三維半導體裝置100中的主控晶片110及第一至第三受控晶片120、130及140中之每一者可具有與以上描述之圖2中說明之半導體記憶體裝置200相同的電路設計。三維半導體裝置100包括複數個階層，其包括主控晶片110及第一至第三受控晶片120、130及140。可將複數個階層定義為相同命令墊CMD及位址墊ADDR所輸入至之DRAM晶片之集合。通常，階層由晶片選擇信號CS區分。舉例而言，為第一階層之主控晶片110由第一晶片選擇信號CS0驅動，為第二階層之第一受控晶片120由第二晶片選擇信號CS1驅動，且為第三階層之第二受控晶片130由第三晶片選擇信號CS2予以驅動，且為第四階層之第三受控晶片140由第四晶片選擇信號CS3予以驅動。如此項技術中已知，可將晶片選擇信號CS0、CS1、CS2及CS3施加至命令墊CMD或其他墊。此外，可按類似於經由命令墊CMD施加命令之方式施加晶片選擇信號--例如，可提供分開的晶片選擇墊，且按本文中關於主控晶片及受控晶片之命令及命令路徑展示及描述之方式，矽直通孔連接可連接至主控晶片之晶片選擇路徑至受控晶片之晶片選擇路徑。
當主控晶片110及第一至第三受控晶片120、130及140中之所有者一起操作時，控制主控晶片110及第一至第三受控晶片120、130及140之邏輯電路安置於主控晶片110中。舉例而言，當如第四邊界情況IV(例如，見圖4)定位TSV連接160在資料輸出路徑上之位置時，延遲同步電路DLL 260、等待時間控制器262、讀取FIFO 222、串列化器SER 224及資料輸入/輸出、命令及位址相關邏輯電路構成全域控制電路1000，其控制主控晶片110的資料及第一至第三受控晶片120、130及140的資料之輸出。即使在第一至第四階層中之一者之任一晶片中執行讀取操作(例如，在主控晶片110及第一至第三受控晶片120、130及140之任一晶片中執行讀取操作)，主控晶片110之全域控制電路1000亦可操作。
圖10亦說明實施關於圖3、圖4、圖5及圖6論述之TSV連接邊界選項中之若干者的一實例TSV邊界1010。特定言之，在圖10之實例中如情況II(如關於圖3所論述)設定資料輸入路徑之TSV連接邊界，其中至資料輸入路徑之TSV連接160a在資料輸入緩衝器210與正反器213之間的對應位置處。在圖10之實例中如情況IV(如關於圖4所論述)設定資料輸出路徑之TSV連接邊界，其中至資料輸出路徑之TSV連接160b在資料輸入/輸出驅動器/感測放大器IODRV/IOSA 220與FIFO 222之間的對應位置處。如情況II(如關於圖5所論述)設定命令/位址路徑之TSV連接邊界，其中至命令路徑及位址路徑之TSV連接160c分別設定於命令輸入緩衝器232與正反器234之間及位址輸入緩衝器230與正反器233之間。如情況II(如關於圖6所論述)設定時脈路徑之TSV連接邊界，其中至時脈路徑之TSV連接160d設定於時脈輸入緩衝器240與時脈產生器及緩衝器電路CLK 242之間的位置處。在圖10中TSV邊界由粗虛線1010表示。在圖10中TSV連接160l、160m、160n、160o、160p及160q由具有斜線之點表示，其中每一具有斜線之點為表示一或複數個TSV連接160之符號，TSV連接之數目視待連接於晶片之間的信號線之數目而定(例如，若連接為至四位元寬內部資料匯流排，則TSV連接符號表示分別將一晶片之四位元寬資料匯流排之每一信號線連接至其他晶片之對應信號線之四個TSV連接160)。應注意，圖10之TSV連接參考標籤160l、160m、160n、160o、160p及160q不應暗示此等TSV連接必定與在本申請案中描述之其他TSV連接不同--如將顯而易見，其可相同或不同。舉例而言，雖然TSV連接160n具有與關於圖7及圖8描述之TSV連接160a及160c不同的參考標籤，但TSV連接160n可表示TSV連接160a及/或160c。
圖11說明用於控制圖10中說明之全域控制電路1000之全域晶片選擇信號產生電路。為便於解釋，圖11將描述可包括在主控晶片110及直接堆疊於主控晶片110上之第一受控晶片120中的全域晶片選擇信號產生電路1110及1120。主控晶片110之全域晶片選擇信號產生電路1110包括：一第一及(AND)閘1112，其輸入在主控晶片110之晶片識別熔絲單元1111中產生的晶片識別信號CID之反轉及第一晶片選擇信號CS0；一第二AND閘1113，其輸入主控晶片110之晶片識別信號CID及第二晶片選擇信號CS1；及一第一OR閘1114，其輸入第一AND閘1112及第二AND閘1113之輸出。在此實例中，0之晶片ID(CID=0)設定該晶片充當主控晶片。在晶片ID設定至0之情況下，輸入至AND閘1112的經反轉之晶片ID將被設定至1，從而允許輸入至AND閘1112之CS0穿過AND閘1112至OR閘1114，且輸入至AND閘1113之晶片ID將被設定至0，從而導致自AND閘1113之0輸出。因此，第一OR閘1114之邏輯輸出與CS0邏輯相同。OR閘1114之輸出可當作針對晶片之晶片選擇(CS_ME)處理。因此，可使用CS0選擇主控晶片110，將其晶片ID CID設定至0。主控晶片110回應於其自己的晶片選擇信號CS_ME操作。
主控晶片110之全域晶片選擇信號產生電路1110包括：一第三AND閘1115，其輸入晶片識別信號CID及第一晶片選擇信號CS0；一第四AND閘1116，其輸入主控晶片110的晶片識別信號CID之反轉信號及第二晶片選擇信號CS1；及一第二OR閘。主控晶片110的為0之晶片ID(CID=0)導致輸入至AND閘1116的經反轉之晶片ID為一，從而允許至AND閘1116之CS1輸入穿過AND閘1116至OR閘1117。輸入至AND閘1115的為0之晶片ID導致自AND閘1115之0輸出。因此，OR閘1117之邏輯輸出與CS1邏輯相同，且可由主控晶片110用以辨識受控晶片存取請求(CS_OTHER)。
晶片選擇信號CS_ME及其他晶片選擇信號CS_OTHER經輸入至第三OR閘1118，且第三OR閘1118之輸出經產生作為全部晶片選擇信號CS_ALL。當選擇主控晶片110或第一受控晶片120時，啟動全部晶片選擇信號CS_ALL。全部晶片選擇信號CS_ALL可用以當主控晶片110或第一受控晶片120操作時啟動圖10中說明之全域控制電路1000，使得可執行主控晶片110及第一受控晶片120中之讀取操作。
在此實例中，第一受控晶片120之全域晶片選擇信號產生電路1120具有與主控晶片110之全域晶片選擇信號產生電路1110之結構相同的結構。僅有的差異在於，主控晶片110之晶片識別信號CID被設定為「0」，且第一受控晶片120之晶片識別信號CID被設定為「1」。在主控晶片110之晶片識別熔絲單元1111中產生的晶片識別信號CID可在主控晶片110中設定為「0」。在第一受控晶片120之晶片識別熔絲單元1121中產生的晶片識別信號CID可在第一受控晶片120中設定為「1」。受控晶片120之晶片選擇信號CS_ME指示第一受控晶片120已被選擇且操作。受控晶片120之其他晶片選擇信號CS_OTHER指示已選擇與第一受控晶片120不同之晶片(此處，主控晶片110)。第一受控晶片120之全部晶片選擇信號CS_ALL指示已選擇與該受控晶片不同之晶片(此處，主控晶片110)及/或該第一受控晶片120。不需要使用第一受控晶片120之全部晶片選擇信號CS_ALL。在此實例中，晶片識別信號CID由晶片識別熔絲單元1111產生。然而，可使用其他電路產生晶片識別信號CID，諸如，可由外部命令程式化之模式暫存器組。晶片識別信號CID亦可由狀態控制資訊產生。亦應注意到，晶片識別熔絲單元1111可為可程式化的，諸如，藉由雷射熔絲切割操作或藉由電熔絲設定操作。此外，如在本申請案中所使用，如應用至產生晶片識別信號CID之電路的「可程式化」意欲包括先前可程式化及/或經程式化之元件，即使對裝置之稍後修改可能阻止進一步的程式化亦然。
圖12說明根據一實施例之全域命令產生器。為便於解釋，圖12將描述在主控晶片110及直接堆疊於主控晶片110上之第一受控晶片120中包括的全域命令產生電路1210及1220。主控晶片110之全域命令產生電路1210及1220包括第一晶片選擇信號墊1211及第二晶片選擇信號墊1212、第一至第四緩衝器1213、1214、1215及1216、第一鎖存器1217及第二鎖存器1218及一命令解碼器236。
輸入至主控晶片110之第一晶片選擇信號墊1211的第一晶片選擇信號/CS0經由第一緩衝器1213及第二緩衝器1214連接至第一信號線1201，輸入至主控晶片110之第二晶片選擇信號墊1212的第二晶片選擇信號/CS1經由第三緩衝器1215及第四緩衝器1216連接至第二信號線1202。傳輸至第一信號線1201之第一晶片選擇信號/CS0儲存於第一鎖存器1217中，第一鎖存器1217回應於主控晶片110之內部時脈信號PCLKF且接著經提供至命令解碼器CMDDEC 236。傳輸至第二信號線1202之第二晶片選擇信號/CS1儲存於第二鎖存器1218中，第二鎖存器1218回應於主控晶片110之內部時脈信號PCLKF且接著經提供至命令解碼器CMDDEC 236。
主控晶片110之命令解碼器CMDDEC 236回應於主控晶片110之晶片識別信號CID、晶片選擇信號/CS0及包括讀取及寫入命令RD/WR之命令CMD而產生其自己的命令信號CMD_ME或全部命令信號CMD_ALL。命令解碼器CMDDEC 236可包括參看圖11描述之全域晶片選擇信號產生電路1110以產生CS_ME或CS_ALL信號，CS_ME或CS_ALL信號可用以分別回應於CS_ME或CS_ALL信號分別產生或分別閘控(或傳遞)至CMD_ME及CMD_ALL信號之命令CMD。若CS_OTHER信號待實施於晶片110及120中(例如，如關於圖11所描述)，則可類似地藉由產生或閘控CMD以產生CMD_OTHER信號來產生CMD_OTHER信號。命令信號CMD_ME指示當前回應於主控晶片110之晶片識別信號CID及第一晶片選擇信號/CS0輸入之命令為用於主控晶片110之命令。主控晶片110歸因於其自己的命令信號CMD_ME而進入操作模式。全部命令信號CMD_ALL指示當前輸入之命令為主控晶片110或第一受控晶片120之命令。當選擇主控晶片110或第一受控晶片120時，啟動全部命令信號CMD_ALL。全部命令信號CMD_ALL用以當主控晶片110或第一受控晶片120操作時啟動圖10中說明之全域控制電路1000，使得可與主控晶片110之操作一起執行第一受控晶片120之讀取/寫入操作以完成讀取/寫入操作。
傳輸至第一信號線1201之第一晶片選擇信號/CS0及傳輸至第二信號線1202之第二晶片選擇信號/CS1經由第一TSV160d及第二TSV 160e連接至第一受控晶片120之全域命令產生電路1220。
第一受控晶片120之全域命令產生電路1220具有與主控晶片110之全域命令產生電路1210之結構相同的結構。第一受控晶片120之全域命令產生電路1220接收傳輸至連接至第一TSV 160d之第三信號線1203的第一晶片選擇信號/CS0，且接收傳輸至連接至第二TSV 160e之第四信號線1204的第二晶片選擇信號/CS1。在第一受控晶片120之全域命令產生電路1220中，不需要使用安置於連接至第一TSV 160d及第二TSV 160e之第三信號線1203及第四信號線1204前的電路(亦即，第一晶片選擇信號墊1221及第二晶片選擇信號墊1222及第一至第四緩衝器1223、1224、1225及1226)。傳輸至第三信號線1203之第一晶片選擇信號/CS0儲存於回應於第一受控晶片120之內部時脈信號PCLKF的第一鎖存器1227中，且接著經提供至第一受控晶片120之命令解碼器CMDDEC 236。傳輸至第四信號線1204之第二晶片選擇信號/CS1儲存於回應於第一受控晶片120之內部時脈信號PCLKF的第二鎖存器1228中，且接著經提供至第一受控晶片120之命令解碼器CMDDEC 236。
第一受控晶片120之命令解碼器CMDDEC 236回應於第一受控晶片120之晶片識別信號CID及包括讀取及寫入命令RD/WR之命令CMD產生其自己的命令信號CMD_ME。第一受控晶片120之命令解碼器CMDDEC 236包括參看圖11描述之全域晶片選擇信號產生電路1120。命令信號CMD_ME指示當前回應於第二受控晶片120之晶片識別信號CID及第二晶片選擇信號/CS1輸入之命令為用於第一受控晶片120之命令。第一受控晶片120歸因於其自己的命令信號CMD_ME而進入操作模式。
在於圖11中說明之全域晶片選擇信號產生電路1110及1120及於圖12中說明之全域命令產生電路1220中使用的概念可適用於主控晶片110之信號終端電阻(on-die-termination,ODT)電路及第一受控晶片120之ODT電路兩者。當選擇主控晶片110或第一受控晶片120時，可啟動主控晶片110之ODT電路。針對僅經由TSV連接160自主控晶片110接收之信號，不需要產生第一受控晶片120之ODT電路。舉例而言，當經由圖10之TSV連接160p及/或圖13之1302自主控晶片接收命令資訊時，不需要針對第一受控晶片啟動連接至信號線(連接至命令墊CMD)的第一受控晶片120之ODT電路。
在主控晶片110及第一至第三受控晶片120、130及140之堆疊中，與命令/位址/資料寫入/資料讀取有關之信號可經由TSV連接160相互連接。圖13說明根據一實施例之主控晶片110中之局域讀取控制路徑1300及全域讀取控制路徑1350。局域讀取控制路徑1300可為主控晶片110之讀取控制路徑，且全域讀取控制路徑1350可為涉及第一至第三受控晶片120、130及140且經由TSV連接160連接至主控晶片110之讀取控制路徑。
局域讀取控制路徑1300包括接收命令CMD之命令輸入緩衝器232、正反器FF 234、一讀取命令解碼器1310及一附加等待時間移位器暫存器ALQ 1312，且在局域讀取控制路徑1300中產生讀取控制信號RD_CTRL。儲存於記憶體單元陣列區塊MEMORY CORE 205中之資料回應於讀取控制信號RD_CTRL而傳輸至資料輸入/輸出驅動器IOSA 220，且輸出至讀取FIFO 222、串列化器SER 224、資料輸出緩衝器228及資料輸入/輸出墊DQ。回應於主控晶片110之第一晶片選擇信號CS0啟動主控晶片110之局域讀取控制路徑1300。
全域讀取控制路徑1350包括接收命令CMD之命令輸入緩衝器232、正反器FF 234、一讀取命令解碼器複本電路READ CmdDec 1310c及一附加等待時間移位器暫存器複本電路ALQ 1312c，且在全域讀取控制路徑1350中產生重複之讀取控制信號RD_CTRL_C。附加等待時間移位器暫存器ALQ 1312及附加等待時間移位器暫存器複本電路ALQ 1312c由接收時脈信號CLK及CLKB之時脈輸入緩衝器240及時脈緩衝器電路CLK DELAY 242控制。重複之讀取控制信號RD_CTRL_C經供應至等待時間控制器262及FIFO輸出控制器1318，且用以控制讀取FIFO 222。儲存於記憶體單元陣列區塊MEMORY CORE 205中之資料或自第一至第三受控晶片120、130及140輸出之資料經傳輸至讀取FIFO 222。傳輸至讀取FIFO 222之資料經輸出至串列化器SER 224、輸出緩衝器228及資料輸入/輸出墊DQ。
讀取FIFO 222由回應於在等待時間控制器262中產生之等待時間控制信號LAT_CTRL之FIFO輸出控制器1318控制。等待時間控制器262回應於重複之讀取控制信號RD_CTRL_C及內部時脈信號I_CLK產生等待時間控制信號LAT_CTRL。重複之讀取控制信號RD_CTRL_C產生於全域讀取控制路徑1350上，該全域讀取控制路徑1350包括接收命令CMD之命令輸入緩衝器232、正反器FF 234、讀取命令解碼器複本電路READ CmdDec 1310c及附加等待時間移位器暫存器複本電路ALQ 1312c。內部時脈信號I_CLK由接收時脈信號CLK及CLKB之時脈輸入緩衝器240、DLL 1320、第一DLL複本延遲電路1322及讀取複本延遲電路1324產生。第一DLL複本延遲電路1322及第二DLL複本延遲電路1326為重複DLL 1320且用以指示DLL 1320之操作延遲時間的區塊。讀取複本延遲電路1324補償在DLL 1320之輸出時脈信號經施加至串列化器SER 224之路徑上的延遲(亦即，在時脈輸出路徑tSAC PATH 1328上的延遲)。
圖10中說明之全域控制電路1000可如圖13中所展示來實施。詳言之，全域讀取控制有關之電路包括命令輸入緩衝器232、正反器234、讀取命令解碼器READ CmdDec 1310、附加等待時間移位器暫存器ALQ 1312、讀取命令解碼器READ CmdDec 1310c、附加等待時間移位器暫存器複本電路ALQ 1312c、時脈輸入緩衝器240、時脈緩衝器242、DLL 1320、第一DLL複本延遲電路1322及第二DLL複本延遲電路1326、讀取複本延遲電路1324、時脈輸出路徑tSAC PATH 1328、讀取FIFO 222、串列化器SER 224、資料輸出緩衝器228及資料輸入/輸出墊DQ。回應於主控晶片110之第一晶片選擇信號CS0或第一受控晶片120之第二晶片選擇信號CS1啟動全域控制電路1000。
等待時間控制器262通常包括複數個串聯連接之正反器。等待時間控制器262之第一正反器接收讀取的控制信號RD_CTRL_C及內部時脈信號I_CLK，且保證其間之裕度。為保證讀取控制信號RD_CTRL_C與內部時脈信號I_CLK之間的裕度，與半導體製程、電壓、溫度或類似者之變化(PVT變化)無關，內部時脈信號I_CLK由第一DLL複本延遲電路1322及讀取複本延遲電路1324產生。
當命令CMD及時脈信號CLK及CLKB在信號線上傳輸且傳輸至連接於主控晶片110與第一至第三受控晶片120、130及140之間的該等TSV 1302及1304時，命令CMD及時脈信號CLK及CLKB體驗在主控晶片110與第一至第三受控晶片120、130及140中的TSV 1302與1304之間的負載。然而，傳輸至DLL 1320之時脈信號CLK及CLKB不體驗TSV 1302與1304之間的負載。與時脈內部信號I_CLK相比，歸因於TSV 1302與1304之間的負載，按一延遲時間將讀取控制信號RD_CTRL_C供應至等待時間控制器262，例如，按約500 ps之延遲時滯。因此，存在在等待時間控制器262之第一正反器中可減小讀取控制信號RD_CTRL_C與內部時脈信號I_CLK之間的裕度之問題。
因此，藉由繞過TSV 1302及1304，主控晶片110之命令CMD及時脈信號CLK及CLKB不體驗TSV 1302及1304之負載。由主控晶片110之命令緩衝器及命令解碼器CMDDEC CMDQ 236接收的命令CMD之信號路徑可不包括至至受控晶片之TSV連接(諸如，TSV連接1302)的任何連接。類似地，由主控晶片110之DLL 1320接收的時脈信號CLK及CLKB之信號路徑可不包括至至受控晶片之TSV連接(諸如，TSV連接1304)的任何連接。相比之下，第一至第三受控晶片120、130及140之命令CMD及時脈信號CLK及CLKB可穿過TSV 1302及1304。
圖14說明TSV輸入/輸出(I/O)模組1400之一實例，該模組可為圖13之模組1402或1404。根據一實施例，TSV輸入/輸出模組1400可允許主控晶片110之路徑與第一至第三受控晶片120、130及140之路徑相互不同。將結合藉由圖13中之模組1402對TSV輸入/輸出模組1400之實施來描述該TSV輸入/輸出模組1400。將參照此描述及圖13理解藉由模組1404對模組1400之實施。圖14中說明之TSV I/O模組1400包括圖13中說明的TSV 1302之區域，且包括於主控晶片110及第一至第三受控晶片120、130及140中。
參看圖14，TSV I/O模組1400包括一第一路徑1410及接收經由命令輸入緩衝器232傳輸之命令CMD的一第二路徑1420。第一路徑1410包括回應於晶片識別信號CID之第一反相器1411。第二路徑1420包括：一緩衝器1421，其回應於晶片識別信號CID；一鎖存器1422，其連接至緩衝器1421之輸出端及TSV 1302；一第二反相器1423，其輸入鎖存器1422之輸出；及一第三反相器1424，其回應於晶片識別信號CID而輸入第二反相器1423之輸出。將第一反相器1411之輸出及第三反相器1424之輸出輸入至第四反相器1426。當將圖13之模組1402實施為圖14之模組1400時，將第五反相器1426之輸出提供至圖13中說明之正反器FF 234。當將圖13之模組1404實施為圖14之模組1400時，將第五反相器1426之輸出提供至圖13中說明之時脈產生器及緩衝器CLK 242。
主控晶片110回應於主控晶片110之晶片識別信號CID(例如，「0」)經由TSV I/O模組1402之第一路徑1410接收命令CMD。舉例而言，第一至第三受控晶片120、130及140間之第一受控晶片120回應於第一受控晶片120之晶片識別信號CID(例如，「1」)經由TSV I/O模組1402之第二路徑1420接收命令CMD。主控晶片110之命令CMD不穿過TSV連接1302，且因此不體驗TSV負載。第一受控晶片120之命令CMD穿過TSV連接1302，且因此體驗TSV負載。在當前實施例中，已描述接收命令CMD之TSV I/O模組1402。然而，TSV I/O模組亦可適用於接收位址/資料輸入/時脈信號ADD/DIN/CLK信號，諸如，補充圖10之TSV連接1601、160m、160o及160q(例如，使用在圖10之緩衝器210、226、240及230後的TSV I/O模組1400，其中圖10之TSV連接1601、160m、160o及/或160q將表示模組1400之TSV連接1302)。在此情況下，主控晶片110之位址、資料輸入及/或時脈信號ADD/DIN/CLK經由第一路徑1410輸入且不具有TSV負載，且第一至第三受控晶片120、130及140之位址、資料輸入及/或時脈信號ADDR/DIN/CLK經由第二路徑1420輸入且具有TSV負載。
當堆疊複數個晶片之三維裝置需要根據晶片之層的不同電路組態時，根據層之晶圓及/或晶片管理係必要的，其造成生產力中之缺點。圖15A及圖15B分別說明根據一實施例之根據在有具有相同實體性質之電路之晶片中的層的包括符合其設計目的之不同元件之邏輯電路。當實體上相同之晶片經組裝且在經組裝後通電且該等晶片在電學上且自動相互區別時(如圖15A中所說明)，可實施具有根據層之不同電路組態的三維裝置。
用於實施具有根據層之不同電路組態的三維裝置之元件包括用於以電方式施加晶片識別信號CID之一電路及用於藉由接收晶片識別信號CID根據層在電學上區別組態電路、I/O類型或類似者之一電路。用於以電方式施加晶片識別信號CID之電路可使用計數器700。藉由在所有層中具有相同電路的晶片中接收晶片識別信號CID而具有根據層的符合其設計目的之不同元件的邏輯電路1500說明於圖15B中。
參看圖15B，邏輯電路1500存在於主控晶片110及第一受控晶片120兩者中。邏輯電路1500包括接收輸入信號IN之DEMUX電路1501、第一電路1503及第二電路1505及輸出輸出信號OUT之MUX電路1507。DEMUX電路1501可選地回應於晶片識別信號CID將輸入信號IN傳輸至第一電路1503或第二電路1505。第一電路1503及第二電路1505具有不同電路組態。MUX電路1507可選地回應於晶片識別信號CID傳輸第一電路1503之輸出或第二電路1505之輸出，作為輸出信號OUT。
假定主控晶片110之晶片識別信號CID為(例如)「0」，且第一受控晶片120之晶片識別信號CID為(例如)「1」。主控晶片110之邏輯電路1500回應於主控晶片110之晶片識別信號CID「0」經由DEMUX電路1501將輸入信號IN傳輸至第一電路1503，且經由MUX電路1507輸出第一電路1503之輸出作為輸出信號OUT。第一受控晶片120之邏輯電路1500回應於第一受控晶片120之晶片識別信號CID「1」經由DEMUX電路1501將輸入信號IN傳輸至第二電路1505，且經由MUX電路1507輸出第二電路1505之輸出作為輸出信號OUT。因此，在具有相同邏輯電路1500之主控晶片110及第一受控晶片120中，主控晶片110經構成為第一電路1503，且第一受控晶片120經構成為第二電路1505。
在所有層中具有相同電路的晶片中，邏輯電路產生用以啟動晶片之晶片選擇信號，且回應於晶片選擇信號產生全域晶片選擇信號。可將邏輯電路解釋為分別包括於圖11中說明之主控晶片110及第一受控晶片120中的全域晶片選擇信號產生電路1110及1120。詳細地，當選擇主控晶片110或第一受控晶片120時，全域晶片選擇信號產生電路1110及1120啟動主控晶片110之全部晶片選擇信號CS_ALL，以啟動主控晶片110之全域控制電路1000(見圖10)，其由主控晶片110及第一受控晶片120共用。當僅選擇主控晶片110時，全域晶片選擇信號產生電路1110及1120啟動其自己的對主控晶片110之晶片選擇信號CS_ME，以啟動主控晶片110，且僅當選擇第一受控晶片120時啟動對第一受控晶片120之晶片選擇信號CS_ME，以啟動第一受控晶片120。
在堆疊在所有層中具有相同電路的晶片之三維裝置中，在晶圓層級測試中使用之電路區塊及在封裝層級測試中使用之電路區塊需要相互區別。圖16說明在根據一實施例之堆疊主控晶片110及第一受控晶片120之結構中的電晶粒揀選(EDS)層級測試路徑及封裝層級測試路徑。在於封裝中組合前，電晶粒揀選(EDS)層級測試可包含測試個別晶片或晶粒。當與晶圓整合時或在自晶圓分離(切割)後(不管是與晶圓之所有其他晶粒完全分開或與晶圓之一或多個其他晶粒形成一體)，可藉由EDS層級測試測試個別晶粒。封裝層級測試可包含測試包括主控晶片110及與主控晶片110堆疊之受控晶片120的封裝。舉例而言，封裝可包括保護主控晶片110、第一受控晶片120及封裝之其他晶片(例如，額外受控晶片，諸如，圖10之受控晶片)的保護性封裝材料。
參看圖16，主控晶片110之EDS層級測試路徑及封裝層級測試路徑可包括命令路徑、時脈路徑、資料路徑及資料選通信號路徑。主控晶片110之EDS層級測試路徑與封裝層級測試路徑相同。主控晶片110之命令路徑包括：一命令墊1611，其接收命令CMD；一輸入緩衝器1614，其輸入命令CMD；一驅動器1615，其回應於晶片選擇信號CID將命令CMD傳輸至第一信號線1601；及一鎖存電路1618，其回應於第二信號線1602之時脈信號CLK鎖存第一信號線1601之命令CMD。
主控晶片110之時脈路徑包括：一時脈輸入緩衝器1616，其輸入由時脈墊1612及1613接收之時脈信號CLK及CLKB且輸出時脈信號CLK；一驅動器1617，其回應於晶片識別信號CID將時脈信號CLK傳輸至第二信號線1602；及一緩衝器1619，其將第二信號線1602之時脈信號傳輸至內部電路。
主控晶片110之資料路徑包括：一資料墊1621，其接收資料D；一資料輸入緩衝器1623，其輸入資料D；一驅動器1624，其回應於晶片識別信號CID將資料D傳輸至第三信號線1603；及一鎖存器1627，其回應於第四信號線1603之資料選通信號DS鎖存第三信號線1603之資料D。
主控晶片110之資料選通信號路徑包括：一輸入緩衝器1625，其輸入由資料選通信號墊1622接收之資料選通信號DS；一驅動器1626，其回應於晶片識別信號CID將資料選通信號DS傳輸至第四信號線1604；及一緩衝器1628，其將第四信號線1604之資料選通信號DS傳輸至內部電路。
第一受控晶片120具有與主控晶片110之命令路徑、時脈路徑、資料路徑及資料選通信號路徑相同的電路組態。第一受控晶片120之EDS層級測試路徑及封裝層級測試路徑相互不同。
如同主控晶片110之EDS層級測試路徑，第一受控晶片120之EDS層級測試路徑包括：一命令路徑，其包括一命令墊1631、一輸入緩衝器1634、一驅動器1635、一第五信號線1605及一鎖存器1638；一時脈路徑，其包括時脈墊CLK及CLKB、一時脈輸入緩衝器1636、一驅動器1637、一第六信號線1606及一緩衝器1639；一資料路徑，其包括一資料墊1641、一資料輸入緩衝器1643、一驅動器1644、一第七信號線1607及一鎖存器1647；及一資料選通信號路徑，其包括一資料選通信號墊1643、一輸入緩衝器1645、一驅動器1646、一第八信號線1608及一緩衝器1648。回應於第一受控晶片120之晶片識別信號CID形成第一受控晶片120之EDS層級測試路徑。
第一受控晶片120之封裝層級測試使用主控晶片110之命令路徑、時脈路徑、資料路徑及資料選通信號路徑。經由TSV 160f、160g、160h及160i自主控晶片110接收命令CMD、時脈信號CLK、資料D及資料選通信號DS。本申請案的圖10中說明之裝置可實施圖16之詳細電路，且TSV連接160f、160g、160h及160i可分別為TSV連接160o、160p、160l及160m。第一受控晶片120之第五信號線1605經由TSV連接160f連接至主控晶片110之第一信號線1601，且接收經由主控晶片110之命令路徑傳輸至第一信號線1601之命令CMD。第一受控晶片120之第六信號線1606經由TSV連接160g連接至主控晶片110之第二信號線1602，且接收經由主控晶片110之時脈路徑傳輸至第二信號線1602之時脈信號CLK。第一受控晶片120之第七信號線1607經由TSV連接160h連接至主控晶片110之第三信號線1603，且接收經由主控晶片110之資料路徑傳輸至第三信號線1603之資料D。第一受控晶片120之第八信號線1608經由TSV連接160i連接至主控晶片110之第四信號線1603，且接收經由主控晶片110之資料選通信號路徑傳輸至第四信號線1604之資料選通信號DS。
封裝層級測試可包含測試包括主控晶片110及與主控晶片110堆疊之受控晶片120的封裝。當執行第一受控晶片120之封裝層級測試時，在第一受控晶片120之命令路徑中使用受控晶片120之鎖存器1638，且在封裝層級測試期間不使用受控晶片之命令墊1631、輸入緩衝器1634及驅動器1635。鎖存器1638回應於經由TSV 160g自主控晶片110之第二信號線1602傳輸至第六信號線1605的時脈信號CLK而鎖存經由TSV 160f自主控晶片110之第一信號線1601傳輸至第五信號線1605的命令CMD。在第一受控晶片120之封裝層級測試期間在第一受控晶片120之時脈路徑中使用緩衝器1639，且在封裝層級測試期間不使用受控晶片120之時脈墊CLK及CLKB、時脈輸入緩衝器1636及驅動器1637。緩衝器1639接收經由TSV 160g自主控晶片110之第二信號線1602傳輸至第六信號線1605的時脈信號CLK。在封裝層級測試期間在第一受控晶片120之資料路徑中使用鎖存器1647，且在封裝層級測試期間不使用資料墊1641、資料輸入緩衝器1643及驅動器1644。鎖存器1647回應於經由TSV 160i自主控晶片110之第四信號線1604傳輸至第八信號線1608的資料選通信號DS而鎖存經由TSV 160h自主控晶片110之第三信號線1603傳輸至第七信號線1607的資料D。在封裝層級測試期間在第一受控晶片120之資料選通路徑中使用緩衝器1648，且在封裝層級測試期間不使用資料選通信號墊1642、輸入緩衝器1645及驅動器1646。緩衝器1648接收經由TSV 160i自主控晶片110之第四信號線1604傳輸至第八信號線1608的資料選通信號DS。
在堆疊在所有層中具有相同電路的晶片之三維裝置中，需要根據層將I/O類型相互區別。圖17說明根據一實施例之藉由接收晶片識別信號CID的根據在有具有相同實體性質之電路之晶片中的層的包括符合其設計目的的不同I/O類型(例如，輸入/輸出/三態)之邏輯電路。
在堆疊主控晶片110及第一受控晶片120的圖17中說明之結構中，主控晶片110及第一受控晶片120中之每一者包括驅動器1710及1730及接收輸入信號IN且輸出輸出信號OUT之輸入緩衝器1720及1740。主控晶片110之驅動器1710可具有與第一受控晶片120之驅動器1730相同的結構，且主控晶片110之輸入緩衝器1720可具有與第一受控晶片120之輸入緩衝器1740相同的結構。
主控晶片110之驅動器1710包括：一反或(NOR)閘1711，其輸入輸入至主控晶片110之輸入信號IN且輸入主控晶片110之晶片識別信號CID；一反相器1712，其輸入主控晶片110之晶片識別信號CID；一反及(NAND)閘1713，其輸入輸入信號IN及反相器1712之輸出；及一PMOS電晶體1714及一NMOS電晶體1715，其串聯連接於電源供應器電壓VDD與接地電壓VSS之間。PMOS電晶體1714之閘極連接至NAND閘1713之輸出端，且NMOS電晶體1715之閘極連接至NOR閘1711之輸出端。將為主控晶片110之驅動器1710之輸出端的在PMOS電晶體1714與NMOS電晶體1715之間的連接節點連接至第一信號線1701。
主控晶片110之輸入緩衝器1720包括：一NAND閘1721，其輸入驅動器1710之輸出及晶片識別信號CID；一反相器1722，其輸入NAND閘1721之輸出。第一受控晶片120之驅動器1730及輸入緩衝器1740回應於輸入至第一受控晶片120之輸入信號IN及第一受控晶片120之晶片識別信號CID操作。第一受控晶片120之驅動器1730之輸出端連接至的第二信號線1702經由TSV連接160j而連接至主控晶片110之第一信號線1701。
將主控晶片110之晶片識別信號CID設定為(例如)「0」，且將第一受控晶片120之晶片識別信號CID設定為(例如)「1」。因此，主控晶片110之驅動器1710經啟用且在信號線1701上提供輸入信號IN之輸出。第一受控晶片120之驅動器1730經停用且為三態(例如，在其輸出端處提供高阻抗)。當主控晶片110之CS_ME在作用中以指示對主控晶片110之選擇時，啟用輸入緩衝器1720。當主控晶片110之CS_ME不在作用中(指示尚未選擇主控晶片110)時，主控晶片110之輸入緩衝器1720不在作用中。類似地，當受控晶片120之CS_ME在作用中以指示對受控晶片120之選擇時，啟用受控晶片120之輸入緩衝器1740。當受控晶片120之CS_ME不在作用中(指示尚未選擇受控晶片110)時，輸入緩衝器1740不在作用中。當已選擇受控晶片120(例如，受控晶片120之CS_ME在作用中)時，經由包括主控晶片110之驅動器1710及第一信號線1701、TSV 160j及第一受控晶片120之第二信號線1702及輸入緩衝器1740的路徑傳輸輸入至主控晶片110之輸入信號IN。因此，主控晶片110作為驅動器操作，且第一受控晶片120作為接收器操作。
圖17之結構可由圖16中展示之實施例實施。驅動器1615、1617、1624、1626、1635、1637、1644及1646可包括三態驅動器1710/1730之結構及對應的輸入。圖16之緩衝器1619、1628、1637及1648可實施輸入緩衝器1720/1740之結構及對應的輸入。
圖17說明包括主控晶片110及第一受控晶片120之三維裝置。圖17之結構可實施於僅具有兩個層(亦即，主控晶片110及受控晶片120)之三維裝置中。然而，本發明不限於僅兩個層，且可包括兩個以上層。具有兩層結構之三維裝置可延伸為具有四層或八層結構之三維裝置。圖18說明具有堆疊主控晶片110及第一至第四受控晶片120、130及140之四層結構之三維裝置。
參看圖18，藉由第一碼信號與第二碼信號C[1:0]之組合構成主控晶片110之晶片識別信號CID及第一至第三受控晶片120、130及140之晶片識別信號CID中的每一者。將主控晶片110之晶片識別信號CID設定為「00」，亦即，第一碼信號與第二碼信號C[1:0]之組合，且分別將第一至第三受控晶片120、130及140中的每一者之晶片識別信號CID中的每一者分別設定為第一碼信號與第二碼信號C[1:0]之組合「01」、「10」及「11」。因此，主控晶片110回應於第一碼信號與第二碼信號C[1:0]之「00」組合作為驅動器操作，且第一至第三受控晶片120、130及140中之每一者作為接收器操作。
同樣地，在具有八層結構的三維裝置之情況下，主控晶片110及第一至第七受控晶片中之每一者的晶片識別信號CID可構成第一至第三碼信號C[2:0]之組合。可將主控晶片110之晶片識別信號CID設定為「000」(其為第一至第三碼信號C[2:0]之組合)，且可將第一至第七受控晶片之每一晶片識別信號CID分別設定為「001」、「010」、「011」、「100」、「101」、「110」及「111」。主控晶片110可回應於第一至第三碼信號C[2:0]之組合作為驅動器操作，且第一至第三受控晶片120、130及140中之每一者可作為接收器操作。
返回參看圖15A及圖15B，在晶片封裝上的凸塊之位置、大小及厚度以及晶片佈局可相同。堆疊之晶片110及120可具有相同實體性質，且可根據相同電路設計製造。在圖15中，因為主控晶片110及第一受控晶片120經堆疊，所以連接至第一受控晶片120之TSV墊的凸塊接觸主控晶片110之TSV突起。為防止連接至第一受控晶片120之TSV墊的凸塊接觸主控晶片110之背面及產生不當的短路，用於防止凸塊至晶圓背面短路之元件係必要的。
圖19說明根據一實施例之可減少凸塊至晶圓背面短路之可能性的TSV連接160及相關聯之方法。圖19可由圖15之實施列實施，且表示在圖15中具有標籤1900之區。參看圖19，電極墊1910及TSV墊1911形成於主控晶片110之第一表面112上。電極墊1910連接至形成於主控晶片110之第一表面112之上的電路圖案，且TSV墊1911連接至穿過主控晶片110而形成之TSV 1914。凸塊1912及1916分別接觸電極墊1910及TSV墊1911。TSV 1914自主控晶片110之第二表面114突出。連接至電極墊1910之凸塊1912接觸PCB基板150之電極152，電極152可接觸PCB基板150之佈線層156。凸塊1916可不連接至或不直接連接至PCB基板150。舉例而言，凸塊1916可終止於氣隙處或可藉由絕緣材料155而與PCB基板150之佈線層156分開。PCB基板150可構成主控晶片110及受控晶片120經封裝(例如，包入於保護性模製材料中)於的封裝之封裝基板。側填滿材料1970可形成於主控晶片110之第一表面112與PCB基板150之頂表面之間。側填滿材料1970可包住焊料凸塊1912及1916以輔助減少缺陷，諸如，焊料凸塊之破裂。元件1970可為空氣而非側填滿材料，使得氣隙形成於PCB基板150與主控晶片110之間。
當按與主控晶片110等效之方式製造第一受控晶片120時，凸塊1912a及1916a可存在於第一受控晶片120之第一表面122上，且接觸電極墊1910a及TSV墊1911a，且連接至TSV墊1911a之TSV 1914a自第一受控晶片120之第二表面124突出。側填滿材料1980可包住焊料凸塊1912a及TSV 1914與1914a之間的連接(其可包括焊料1916a)以輔助減少缺陷，諸如，焊料凸塊之破裂。元件1980可為空氣而非側填滿材料，使得氣隙形成於主控晶片110與受控晶片120之間。
隔離層1950及1960形成於主控晶片110之第二表面114及第一受控晶片120之第二表面124上。隔離層1950及1960可沈積於具有分別形成於其中之主控晶片110及受控晶片120的晶圓之背面上。即使連接至第一受控晶片120之電極墊1910a的凸塊1912a接觸主控晶片110之第二表面114，凸塊1912a與第二表面114亦由主控晶片110之隔離層1950相互絕緣。因而，防止凸塊至晶圓背面短路1902。
圖20說明根據一實施例之可減少凸塊至晶圓背面短路之風險的TSV連接(圖15之1900)及相關聯之方法。圖20可由圖15之實施列實施，且表示在圖15中具有標籤1900之區。參看圖20，電極墊2010及TSV墊2011形成於主控晶片110之第一表面112上。電極墊2010及TSV墊2011可在相同製程期間形成，諸如，藉由金屬層沈積，接著為化學機械拋光以使金屬層平坦化，接著為金屬層之圖案化。結果，電極墊2010與TSV墊2011之表面(關於圖20之下表面)可在相同層面處及/或共平面。電極墊2010連接至形成於主控晶片110之第一表面112之上的電路圖案，且TSV墊2011連接至穿過主控晶片110而形成之TSV 2014。凸塊2012及2016分別接觸電極墊2010及TSV墊2011。TSV 2014自主控晶片110之第二表面114突出。連接至電極墊2010之凸塊2012接觸PCB基板150之電極152。
當按與主控晶片110等效之方式製造第一受控晶片120時，凸塊2012a及2016a可存在於第一受控晶片120之第一表面122上且接觸電極墊2010a及TSV墊2011a。連接至TSV墊2011a之TSV 2014a自第二表面124突出。
主控晶片110及第一受控晶片120之TSV墊2011及2011a之高度、連接至TSV墊2011及2011a的凸塊2016及2016a之厚度及TSV 2014及2014a之突起高度經特別地設定。TSV墊2011及2011a之高度(展示為相對於墊2011a之高度h1)與TSV 2014及2014a之突起高度(展示為相對於TSV 2014之突起的高度h3)可相同，且可為(例如)約10 μm。在連接主控晶片110與受控晶片120前的凸塊2016及2016a之高度(雖然經連接，但將此高度表示為相對於凸塊2016a之高度h2)比TSV 2014及/或2014a之突起高度及/或TSV墊2011及2011a之高度小，且更佳地，至少小50%。TSV 2014及2014a之突起高度可為(例如)約4 μm。凸塊7012及2012a之高度可相對於彼此相同，且可與凸塊2016及2016a之高度h2相同。凸塊2012及2012a之高度可比TSV 2014及/或2014a之突起高度及/或TSV墊2011及2011a之高度小，且更佳地，至少小50%。晶片墊2010及2010a之高度可相對於彼此相同，且可與墊2011及2011a之高度相同。晶片墊2010及2010a之寬度可相對於彼此相同，且可比墊2011及2011a之寬度大。
當主控晶片110及第一受控晶片120經堆疊時，連接至第一受控晶片120之TSV墊2011a的凸塊2016a接觸主控晶片110之TSV 2014之突起。由於連接至第一受控晶片120之電極墊2010a的凸塊2012a之高度h2比主控晶片110之TSV 2014之突起高度h3小，因此第一受控晶片120之凸塊2012a不接觸主控晶片110之第二表面114。因而，可防止凸塊至晶圓背面短路。應注意，在連接過程期間，可使凸塊2016a之高度比其原始高度小。如圖19中所示，在安裝過程期間已壓扁凸塊1916a。在堆疊主控晶片110及受控晶片120前，凸塊1916a與凸塊1912a可能原先具有相同大小，但在安裝後，歸因於TSV 1914a與TSV 1914之間的壓縮力，凸塊1916a已被壓扁。藉由提供具有小於TSV 2014之突起之高度h3的高度h2之凸塊2012a，甚至當將凸塊2016a之高度減小至小於h2之高度(當在堆疊過程期間連接主控晶片110與受控晶片120時)(例如，歸因於TSV 2014a與TSV 2014之間的壓扁及/或壓縮力)，TSV 2014之突起部分之高度h3仍防止主控晶片110與受控晶片120之間的間隙減小至凸塊2012a可接觸主控晶片110之表面114的大小。
圖21說明根據一實施例之在晶圓測試中使用且可在執行封裝製程(例如，堆疊之半導體晶片之封裝)後停用之電路區塊。如圖21中所說明，在三維裝置中，可包括相同設計之主控晶片110及第一至第三受控晶片120、130及140。可執行個別晶片或晶粒之晶片或晶粒測試(諸如，EDS測試)。可按特定測試操作次序執行測試，諸如，在晶圓內製造晶粒→在晶圓層級下之雷射照射前測試→在晶圓層級下之單元修復→在晶圓層級下之雷射照射後測試→在晶圓層級下之晶片識別熔絲切割。首先在單元修復操作中執行晶圓熔絲切割操作。在晶片識別熔絲切割操作中執行在晶圓層級下之額外熔絲切割操作。歸因於多個熔絲切割操作，可增加總測試時間。甚至當同時執行單元修復操作與晶片識別熔絲切割操作時，仍應執行雷射照射後測試。
參看圖21，堆疊之晶片110、120、130及140包括一DRAM核心區塊2210、一讀取/寫入區塊2212、一輸入/輸出緩衝器區塊2214及一墊區塊2216。當執行EDS測試時，在晶片110、120、130及140中之每一者中，回應於輸入至/輸出自墊區塊2216之控制信號及資料測試DRAM核心區塊2210、讀取/寫入區塊2212及輸入/輸出緩衝器區塊2214中之所有者。甚至當每一晶片具有設定為受控晶片之晶片識別信號(例如，經由晶片識別熔絲切割操作將晶片120、130及140設定為受控晶片)時，EDS測試仍可在晶片110、120、130及140中之每一者中測試DRAM核心區塊2210、讀取/寫入區塊2212及輸入/輸出緩衝器區塊2214中之所有者。當晶片110、120、130及140為晶圓(其可為相同晶圓，或可為不同晶圓)之部分時，可執行此EDS測試。
可對具有TSV連接2200的主控晶片110及受控晶片120、130及140之堆疊執行封裝測試。將主控晶片110設定為主控晶片(歸因於其晶片識別信號CID)，且在封裝測試期間測試主控晶片110之DRAM核心區塊2210、讀取/寫入區塊2212、輸入/輸出緩衝器區塊2214及墊區塊2216中之所有者。將第一至第三受控晶片120、130及140設定為受控晶片(歸因於其各別晶片識別信號CID(可在此等晶片之晶片識別信號CID熔絲切割操作期間設定晶片識別信號CID))。第一至第三受控晶片120、130及140可停用墊區塊2216以便減少電力消耗。詳言之，第一至第三受控晶片120、130及140之讀取/寫入區塊2212、輸入/輸出緩衝器區塊2214及墊區塊2216在EDS測試中被使用，但在封裝測試中被停用。第一至第三受控晶片120、130及140之每一DRAM核心區塊2210經由TSV連接2200連接至主控晶片110，且使用主控晶片110之讀取/寫入區塊2212、輸入/輸出緩衝器區塊2214及墊區塊2216加以測試。
圖22說明根據一實施例之電路區塊2300，其中可藉由在切割晶片識別熔絲後使用探針墊測試晶圓。參看圖22，電路區塊2300包括一探針墊2302及一MUX電路2304。電路區塊2300包括於圖21中說明之晶片110、120、130及140中之所有者中。MUX電路2304回應於施加至探針墊2302之EDS啟用信號EN_EDS而輸出自第一輸入端I1接收之熔絲切割信號F_Cut或第二輸入端I2之邏輯「0」信號作為輸出信號O。產生MUX電路2304之輸出信號O作為晶片識別信號CID。由MUX電路2304輸出之此晶片識別信號CID可為關於圖12、圖13、圖14、圖15B、圖16及/或圖17說明及描述之CID信號及/或構成關於圖18之實施例的晶片識別信號之碼信號C[0]及C[1]。熔絲切割信號F_Cut可為藉由在晶片110、120、130及140中之每一者之單元修復操作期間執行的晶片識別熔絲切割工作切割之熔絲之結果。舉例而言，在設定為主控晶片110之晶片中，產生作為「0」之熔絲切割信號F_Cut，且在設定為第一受控晶片120之晶片中，將熔絲切割信號F_Cut設定為「1」。或者，產生作為「0,0」之F_Cut，且在設定為第一受控晶片120、第二受控晶片130及第三受控晶片140之晶片中，可將熔絲切割信號F_Cut設定為「1,0」、「0,1」及「1,1」。預設地，EDS啟用信號EN_EDS被施加為邏輯「0」，且在EDS測試期間被施加為邏輯「1」。
當對應的晶片110、120、130及140之EDS啟用信號EN_EDS被提供作為預設邏輯「0」時，MUX電路2304輸出自第一輸入端I1接收之熔絲切割信號F_Cut作為晶片識別信號CID。因此，主控晶片作為主控晶片操作，對主控晶片CID碼作出反應，且受控晶片作為受控晶片操作，對受控晶片CID碼作出反應。舉例而言，當設定為主控晶片110之晶片具有為「0」之F_Cut信號時，MUX電路2304輸出為「0」之晶片識別信號CID，且當設定為第一受控晶片120之晶片具有為「1」之F_Cut信號時，MUX電路2304輸出為「1」之晶片識別信號CID。
當執行EDS測試時，MUX電路2304回應於為邏輯「1」之EDS啟用信號EN_EDS而輸出第二輸入I2之信號「0」作為輸出信號O。因此，甚至當在對應的晶片中晶片識別熔絲經切割以將該晶片設定為受控晶片時，對應的晶片之晶片識別信號CID仍被辨識為邏輯「0」(暫時設定該晶片以充當主控晶片)，且在對應的晶片中，由於對應的晶片顯得為主控晶片110，因此測試DRAM核心區塊2210、讀取/寫入區塊2212、輸入/輸出緩衝器區塊2214及墊區塊2216中之所有者。在一替代實施例中，至MUX電路2304之輸入I2可為邏輯「1」或另外的對應於將晶片識別為受控晶片之晶片識別信號CID的碼。MUX電路2304因此回應於施加至探針墊2302之EDS啟用信號EN_EDS而輸出第二輸入I2作為輸出信號O，回應於此，晶片會將自身組態為受控晶片。
雖然本發明概念已經特別地參照其例示性實施例加以展示及描述，但應理解，在不脫離以下申請專利範圍之精神及範疇的情況下，可於其中進行形式及細節之各種改變。舉例而言，雖然已關於三維半導體裝置及關於記憶體半導體晶片解釋以上概念中之許多者，但不應將本發明考慮為限於此等特徵中之任一者(若申請專利範圍不亦包括此等限制)。
100．．．三維(3D)半導體裝置
110．．．第一晶片/主控晶片
111．．．電路圖案
112．．．第一晶片之第一表面
114．．．第一晶片之第二表面
116a．．．電極墊
116b．．．電極墊
120．．．第二晶片/第一受控晶片
122．．．第二晶片之第一表面
124．．．第二晶片之第二表面
130．．．第三晶片/第二受控晶片
132．．．第三晶片之第一表面
134．．．第三晶片之第二表面
140．．．第四晶片/第三受控晶片
142．．．第四晶片之第一表面
144．．．第四晶片之第二表面
150．．．基板
152．．．電極
152a．．．端子或電極
152b．．．端子或電極
154a．．．介層孔
154b．．．介層孔
155．．．絕緣材料
156．．．佈線層
156a．．．基板佈線
156b．．．基板佈線
158a．．．焊料凸塊
158b．．．焊料凸塊
160．．．基板穿孔(TSV)連接
160a．．．TSV連接
160b．．．TSV連接
160c．．．TSV連接
160d．．．TSV連接
160e．．．TSV連接
160f．．．TSV連接
160g．．．TSV連接
160h．．．TSV連接
160i．．．TSV連接
160j．．．TSV連接
160l．．．TSV連接
160m．．．TSV連接
160n．．．TSV連接
160o．．．TSV連接
160p．．．TSV連接
160q．．．TSV連接
170a．．．凸塊
170b．．．凸塊
200．．．半導體記憶體裝置
205．．．記憶體單元陣列區塊MEMORY CORE
210．．．資料輸入緩衝器
212．．．資料輸入緩衝器
213．．．正反器FF
214．．．解串列化器DeSER
216．．．寫入資料對準電路Wd ALIGN
220．．．資料輸入/輸出驅動器/感測放大器IODRV/IOSA
222．．．讀取資料對準電路/讀取FIFO
224．．．串列化器SER
226．．．資料選通輸出緩衝器
228．．．資料輸出緩衝器
230．．．位址輸入緩衝器
232．．．命令輸入緩衝器
233．．．正反器FF
234．．．正反器FF
235．．．位址緩衝器ADDRQ
236．．．命令緩衝器及命令解碼器CMDDEC CMDQ
237．．．列解碼器ROWDEC
238．．．行解碼器COLDEC
240．．．時脈輸入緩衝器
242．．．時脈產生器及緩衝器電路CLK
250．．．緩衝器控制及時脈閘控電路BUFF CONTROL & CLK GATING
260．．．延遲同步電路DLL
262．．．等待時間控制器
700．．．計數器
702．．．第一信號線
704．．．第二信號線
706．．．第三信號線
708．．．第四信號線
710．．．讀取FIFO控制器
712．．．第一DEMUX電路
714．．．第二DEMUX電路
716．．．(OR)閘
717．．．緩衝器
718．．．MUX電路/多工器
720．．．讀取FIFO控制器
722．．．第一解多工器(DEMUX)
723．．．第二信號線
724．．．第二DEMUX
725．．．第四信號線
726．．．OR閘
727．．．緩衝器
728．．．MUX電路
800．．．電流路徑
802．．．第一信號線
810．．．第一三態緩衝器
820．．．第二三態緩衝器
822．．．第二信號線
1000．．．全域控制電路
1010．．．TSV邊界
1110．．．全域晶片選擇信號產生電路
1111．．．晶片識別熔絲單元
1112．．．第一及(AND)閘
1113．．．第二AND閘
1114．．．第一OR閘
1115．．．第三AND閘
1116．．．第四AND閘
1117．．．OR閘
1118．．．第三OR閘
1120．．．全域晶片選擇信號產生電路
1121．．．晶片識別熔絲單元
1201．．．第一信號線
1202．．．第二信號線
1203．．．第三信號線
1204．．．第四信號線
1210．．．全域命令產生電路
1211．．．第一晶片選擇信號墊
1212．．．第二晶片選擇信號墊
1213．．．第一緩衝器
1214．．．第二緩衝器
1215．．．第三緩衝器
1216．．．第四緩衝器
1217．．．第一鎖存器
1218．．．第二鎖存器
1220．．．全域命令產生電路
1221．．．第一晶片選擇信號墊
1222．．．第二晶片選擇信號墊
1223．．．第一緩衝器
1224．．．第二緩衝器
1225．．．第三緩衝器
1226．．．第四緩衝器
1227．．．第一鎖存器
1228．．．第二鎖存器
1300．．．局域讀取控制路徑
1302．．．TSV連接
1304．．．TSV連接
1310．．．讀取命令解碼器READ CmdDec
1310c．．．讀取命令解碼器READ CmdDec
1312．．．附加等待時間移位器暫存器ALQ
1312c．．．附加等待時間移位器暫存器複本電路ALQ
1318．．．FIFO輸出控制器
1320．．．DLL
1322．．．第一DLL複本延遲電路
1324．．．讀取複本延遲電路
1326．．．第二DLL複本延遲電路
1328．．．時脈輸出路徑tSAC PATH
1350．．．全域讀取控制路徑
1400．．．TSV輸入/輸出(I/O)模組
1402．．．TSV I/O模組
1404．．．模組
1410．．．第一路徑
1411．．．第一反相器
1420．．．第二路徑
1421．．．緩衝器
1422．．．鎖存器
1423．．．第二反相器
1424．．．第三反相器
1426．．．第四反相器
1500．．．邏輯電路
1501．．．DEMUX電路
1503．．．第一電路
1505．．．第二電路
1507．．．MUX電路
1601．．．第一信號線
1602．．．第二信號線
1603．．．第三信號線
1604．．．第四信號線
1605．．．第五信號線
1606．．．第六信號線
1607．．．第七信號線
1608．．．第八信號線
1611．．．命令墊
1612．．．時脈墊
1613．．．時脈墊
1614．．．輸入緩衝器
1615．．．驅動器
1616．．．時脈輸入緩衝器
1617．．．驅動器
1618．．．鎖存電路
1619．．．緩衝器
1621．．．資料墊
1622．．．資料選通信號墊
1623．．．資料輸入緩衝器
1624．．．驅動器
1625．．．輸入緩衝器
1626．．．驅動器
1627．．．鎖存器
1628．．．緩衝器
1631．．．命令墊
1634．．．輸入緩衝器
1635．．．驅動器
1636．．．時脈輸入緩衝器
1637．．．驅動器
1638．．．鎖存器
1639．．．緩衝器
1641．．．資料墊
1642．．．資料選通信號墊
1643．．．資料輸入緩衝器
1644．．．驅動器
1645．．．輸入緩衝器
1646．．．驅動器
1647．．．鎖存器
1648．．．緩衝器
1701．．．第一信號線
1702．．．第二信號線
1710．．．驅動器
1711．．．反或(NOR)閘
1712．．．反相器
1713．．．反及(NAND)閘
1714．．．PMOS電晶體
1715．．．NMOS電晶體
1720．．．輸入緩衝器
1721．．．NAND閘
1722．．．反相器
1730．．．驅動器
1740．．．輸入緩衝器
1900．．．區
1902．．．凸塊至晶圓背面短路
1910．．．電極墊
1910a．．．電極墊
1911．．．TSV墊
1911a．．．TSV墊
1912．．．焊料凸塊
1912a．．．焊料凸塊
1914．．．TSV
1914a．．．TSV
1916．．．焊料凸塊
1916a．．．焊料凸塊
1950．．．隔離層
1960．．．隔離層
1970．．．側填滿材料
1980．．．側填滿材料
2010．．．電極墊/晶片墊
2010a．．．電極墊/晶片墊
2011．．．TSV墊
2011a．．．TSV墊
2012．．．凸塊
2012a．．．凸塊
2014．．．TSV
2014a．．．TSV
2016．．．凸塊
2016a．．．凸塊
2200．．．TSV連接
2210．．．DRAM核心區塊
2212．．．讀取/寫入區塊
2214．．．輸入/輸出緩衝器區塊
2216．．．墊區塊
2300．．．電路區塊
2302．．．探針墊
2304．．．MUX電路
I1．．．第一輸入端子
I2．．．第二輸入端子
O．．．輸出信號
O1．．．第一輸出端子
O2．．．第二輸出端子
圖1說明根據一實施例之三維(3D)半導體裝置；
圖2為根據一實施例之半導體記憶體裝置之方塊圖；
圖3說明設定圖1中說明之三維半導體裝置之資料輸入路徑上的矽穿孔(TSV)邊界之操作；
圖4說明用於設定圖1中說明之三維半導體裝置之資料輸出路徑上的TSV邊界之選項；
圖5說明用於設定圖1中說明之三維半導體裝置之命令/位址路徑上的TSV邊界之選項；
圖6說明用於設定圖1中說明之三維半導體裝置之時脈路徑上的TSV邊界之選項；
圖7說明根據一實施例之讀取先進先出(FiFo)控制器；
圖8說明一替代實施例；
圖9為圖7中說明之讀取FiFo控制器之操作時序圖；
圖10說明在圖1中說明之三維半導體裝置之全域控制操作；
圖11說明用於控制圖10中說明之全域控制電路之全域晶片選擇信號產生電路；
圖12說明根據一實施例之全域命令產生器；
圖13說明根據一實施例之主控晶片中之局域讀取控制路徑及全域讀取控制路徑；
圖14說明根據一實施例之按主控晶片之路徑與受控晶片之路徑可相互不同的方式設計之TSV輸入/輸出(I/O)模組；
圖15A及圖15B分別說明根據一實施例之根據在有具有相同實體性質之電路之晶片中的層的包括符合其設計目的不同元件之邏輯電路；
圖16說明在根據一實施例之主控晶片及第一受控晶片經堆疊之結構中的電晶粒揀選(EDS)層級測試路徑及封裝層級測試路徑；
圖17及圖18分別說明根據一實施例之根據在有具有相同實體性質之電路之晶片中的層的包括符合其設計目的的不同I/O類型(亦即，輸入/輸出/三態)之邏輯電路；
圖19說明根據一實施例之防止凸塊至晶圓背面短路之TSV至凸塊空氣連接方法；
圖20說明根據一實施例之防止凸塊至晶圓背面短路之TSV至凸塊空氣連接方法；
圖21說明根據一實施例之在堆疊之半導體晶片中的在晶圓測試中使用且在執行封裝製程後停用之電路區塊；及
圖22說明根據一實施例之邏輯電路，其中可藉由在切割晶片識別熔絲後使用探針墊來測試晶圓。
100．．．三維(3D)半導體裝置
110．．．第一晶片/主控晶片
112．．．第一晶片之第一表面
114．．．第一晶片之第二表面
116a．．．電極墊
116b．．．電極墊
120．．．第二晶片/第一受控晶片
122．．．第二晶片之第一表面
124．．．第二晶片之第二表面
130．．．第三晶片/第二受控晶片
132．．．第三晶片之第一表面
134．．．第三晶片之第二表面
140．．．第四晶片/第三受控晶片
142．．．第四晶片之第一表面
144．．．第四晶片之第二表面
150．．．基板
152a．．．端子或電極
152b．．．端子或電極
154a．．．介層孔
154b．．．介層孔
156a．．．基板佈線
156b．．．基板佈線
158a．．．焊料凸塊
158b．．．焊料凸塊
160．．．基板穿孔(TSV)連接
170a．．．凸塊
170b．．．凸塊

Claims (21)

  1. 一種三維半導體積體電路，其包含：一晶片墊；一記憶體單元陣列；一解碼器，其係經組配來選擇該記憶體單元陣列中之一單元；及一第一資訊路徑，其係在該晶片墊與該記憶體單元陣列及該解碼器中之至少一者之間延伸；一基板穿孔，其係自不同於該晶片墊之一晶片端子延伸至該第一資訊路徑之一節點，以形成包含該第一資訊路徑之一部分及該基板穿孔的一第二資訊路徑；一晶片識別可程式化電路，其具有將該半導體積體電路識別為一主控晶片或一受控晶片之一晶片識別輸出；一選擇電路，其回應於將該積體電路識別為主控晶片之該晶片識別輸出而選擇包括該晶片墊之該第一資訊路徑，作為用於關於該積體電路之一外部通信的一通信路徑，且回應於將該積體電路識別為受控晶片之該晶片識別輸出而選擇包括該基板穿孔之該第二資訊路徑，作為用於關於該積體電路之該外部通信的一通信路徑。
  2. 如請求項1之三維半導體積體電路，其中該選擇電路係經組配來在任一時間僅選擇該第一資訊路徑及該第二資訊路徑中之一者。
  3. 如請求項1之三維半導體積體電路，其中該晶片墊係一 資料墊，而該第一資訊路徑係自該晶片墊延伸至該記憶體單元陣列之一資料輸入路徑。
  4. 如請求項1之三維半導體積體電路，其中該晶片墊係一資料墊，而該第一資訊路徑係自該記憶體單元陣列延伸至該資料墊之一資料輸出路徑。
  5. 如請求項1之三維半導體積體電路，其中該晶片墊係一命令墊，而該第一資訊路徑係自該命令墊延伸至該解碼器之一命令路徑。
  6. 如請求項1之三維半導體積體電路，其中該晶片墊係一位址墊，而該第一資訊路徑係自該位址墊延伸至該解碼器之一位址路徑。
  7. 如請求項1之三維半導體積體電路，其中該選擇電路包含一多工器，該多工器之一資訊輸入端及一第一資訊輸出端係該第一資訊路徑之部分，該多工器之該資訊輸入端及一第二資訊輸出端係該第二資訊路徑之部分，且該多工器之一控制輸入端回應於該晶片識別輸出而將該資訊輸入端連接至該第一資訊輸出端及該第二資訊輸出端中之一者。
  8. 如請求項7之三維半導體積體電路，其中該基板穿孔係直接連接至包含該多工器之該第二資訊輸出端的一節點。
  9. 如請求項1之三維半導體積體電路，其中該選擇電路包含一個三態驅動器，該三態驅動器具有一輸入端、一輸出端及一高阻抗控制輸入端，其中該三態驅動器之該輸 入端及該輸出端包含該第一資訊路徑之部分，且當該晶片識別輸出將該積體電路識別為受控晶片時，該控制輸入端回應於該晶片識別輸出而將該三態驅動器之該輸出端置於一高阻抗狀態下。
  10. 如請求項1之三維半導體積體電路，其中該晶片識別可程式化電路包含一或多個熔絲。
  11. 如請求項1之三維半導體積體電路，其中該晶片識別可程式化電路包含可由一外部命令程式化之一模式暫存器組。
  12. 一種三維半導體封裝，其包含：至少一第一晶片，其係與一第二晶片堆疊，該第一晶片及該第二晶片具有相同電路設計，該第一晶片及該第二晶片中之每一者包含：一晶片墊；一記憶體單元陣列；一解碼器，其係經組配來選擇該記憶體單元陣列中之一單元；及一第一資訊路徑，其係在該晶片墊與該記憶體單元陣列及該解碼器中之至少一者之間延伸；一基板穿孔，其係自不同於該晶片墊之一晶片端子延伸至該第一資訊路徑之一節點，以形成包含該第一資訊路徑之一部分及該基板穿孔的一第二資訊路徑；及一晶片識別可程式化電路，其具有一晶片識別 輸出以將該晶片識別為一主控晶片或一受控晶片；其中該第一晶片之該基板穿孔係連接至該第二晶片之該基板穿孔，以構成該半導體封裝之一基板穿孔連接；其中該第一晶片之該晶片識別可程式化電路將該第一晶片識別為主控晶片；其中該第二晶片之該晶片識別可程式化電路將該第二晶片識別為受控晶片，其中由於透過該基板穿孔連接所接收之信號，該受控晶片係回應於該主控晶片。
  13. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者的該晶片識別可程式化電路包含一熔絲組。
  14. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者的該晶片識別可程式化電路包含一模式暫存器組。
  15. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者包含：複數個資料晶片墊；複數個資料輸入緩衝器；及複數個資料鎖存器；其中每一資料晶片墊係連接至一個別資料輸入緩衝器，每一資料輸入緩衝器係在一資料輸入路徑之一第一部分處連接至一個別資料鎖存器；其中該封裝進一步包含複數個第一基板穿孔連接，該等第一基板穿孔連接各包含連接至該第二晶片之一第 一基板穿孔的該第一晶片之一第一基板穿孔，該等第一基板穿孔連接中之每一者係連接至該第一晶片之該資料輸入路徑的一個別第一部分及該第二晶片之該資料輸入路徑的一對應第一部分。
  16. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者包含：複數個資料晶片墊；複數個資料輸入緩衝器；複數個資料鎖存器；一資料選通墊；及一資料選通緩衝器，其具有連接至該資料選通墊之一輸入端及連接至該等複數個資料鎖存器之控制輸入端之一輸出端；其中每一資料晶片墊係連接至一個別資料輸入緩衝器，每一資料輸入緩衝器係連接至一個別資料鎖存器；及其中該封裝之一第一基板穿孔連接會連接該第一晶片之該資料選通緩衝器的該輸出端與該第二晶片之該資料選通緩衝器的該輸出端。
  17. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者包含：一時脈墊；一時脈緩衝器，其具有連接至該時脈墊之一輸入端；及一內部時脈產生器，其具有連接至該時脈緩衝 器之一輸出端的一輸入端，其中該封裝之一第一基板穿孔連接會連接該第一晶片之該時脈緩衝器的該輸出端與該第二晶片之該時脈緩衝器的該輸出端。
  18. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者包含：複數個位址晶片墊；複數個位址輸入緩衝器；複數個位址鎖存器；一時脈墊；一時脈緩衝器，其具有連接至該時脈墊之一輸入端及連接至該等複數個位址鎖存器之控制輸入端之一輸出端，其中該等位址晶片墊各連接至一個別位址輸入緩衝器，每一位址輸入緩衝器係在一位址路徑之一第一部分處連接至一個別位址鎖存器，及其中該封裝進一步包含複數個第一基板穿孔連接，該等第一基板穿孔連接各包含連接至該第二晶片之一第一基板穿孔的該第一晶片之一第一基板穿孔，該等第一基板穿孔連接中之每一者係連接至該第一晶片之該位址路徑的一個別第一部分及該第二晶片之該位址路徑的一對應第一部分。
  19. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者包含： 一命令墊；一緩衝器，其具有連接至該命令墊之一輸入端；及一命令解碼器，其具有連接至該緩衝器之一輸出端的一輸入端；其中該封裝之一第一基板穿孔連接會連接該第一晶片之該緩衝器的該輸出端與該第二晶片之該緩衝器的該輸出端。
  20. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者包含：複數個資料鎖存器，其係經連接以鎖存由該記憶體單元陣列輸出之資料；其中該封裝進一步包含複數個第一基板穿孔連接，該等第一基板穿孔連接各包含連接至該第二晶片之一第一基板穿孔的該第一晶片之一第一基板穿孔，該等第一基板穿孔連接中之每一者係連接至該第一晶片之一個別資料鎖存器的一資料節點及該第二晶片之一個別資料鎖存器的一對應資料節點。
  21. 如請求項12之封裝，其中該第一晶片及該第二晶片中之每一者包含：一解多工器，其具有經連接以自該記憶體單元陣列接收資料之一輸入端，具有連接至一第一信號線之一第一輸出端，具有連接至一第二信號線之一第二輸出端，及經連接以回應於該晶片識別輸出而接收一信號之一控 制輸入端，該解多工器係經組配來在該晶片係由該晶片識別輸出識別為主控晶片時選擇該第一輸出端，及係經組配來在該晶片係由該晶片識別輸出識別為受控晶片時選擇該第二輸出端；及一多工器，其具有連接至該第一信號線之一第一輸入端、連接至一第二信號線之一第二輸入端、及連接至一資料鎖存器之一輸出端；其中該基板穿孔連接會連接該第一晶片與該第二晶片之該等第二信號線。
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