KR20140137668A - 적층된 칩들을 포함하는 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
적층된 칩들에 대한 리페어 동작이 가능한 반도체 패키지가 제공된다. 반도체 패키지는 수직적으로 적층된 제 1 및 제 2 슬레이브 칩들, 및 상기 제 1 및 제 2 슬레이브 칩들과 연결된 마스터 칩을 포함하되, 상기 제 1 및 제 2 슬레이브 칩들 각각은 복수의 메모리 블록들 및 리던던시 블록을 포함하며, 상기 마스터 칩은 상기 제 1 및 제 2 슬레이브 칩들 각각에서 검출된 불량 메모리 블록을 상기 리던던시 블록으로 리페어하는 퓨즈 블록, 및 상기 제 1 및 제 2 슬레이브 칩들 각각에서 상기 불량 메모리 블록을 제외한 상기 메모리 블록들과 상기 리던던시 블록을 입출력 회로와 연결하는 블록 선택 회로를 포함한다.
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게 적층된 칩들에 대한 리페어 동작이 가능한 반도체 패키지 및 그 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 상기 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 관통 전극(Though silicon via)을 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본원 발명이 해결하고자 하는 과제는 적층된 반도체 칩들에 대한 리페어가 가능한 반도체 패키지를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 적층된 반도체 칩들에 대한 리페어가 가능한 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 반도체 패키지는 수직적으로 적층된 제 1 및 제 2 슬레이브 칩들, 및 상기 제 1 및 제 2 슬레이브 칩들과 연결된 마스터 칩을 포함하되, 상기 제 1 및 제 2 슬레이브 칩들 각각은 복수의 메모리 블록들 및 리던던시 블록을 포함하며, 상기 마스터 칩은 상기 제 1 및 제 2 슬레이브 칩들 각각에서 검출된 불량 메모리 블록을 상기 리던던시 블록으로 리페어하는 퓨즈 블록, 및 상기 제 1 및 제 2 슬레이브 칩들 각각에서 상기 불량 메모리 블록을 제외한 상기 메모리 블록들과 상기 리던던시 블록을 입출력 회로와 연결하는 블록 선택 회로를 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따르면, 반도체 패키지의 제조 방법은 복수 개의 제 1 반도체 칩들을 준비하되, 상기 제 1 반도체 칩들 각각은 복수의 메모리 블록들 및 리던던시 블록을 포함하는 것, 입출력 회로를 포함하는 제 2 반도체 칩 상에 상기 제 1 반도체 칩들을 적층하는 것, 적층된 상기 제 1 반도체 칩들에 대해 테스트 공정을 수행하여, 상기 제 1 반도체 칩들 각각에서 상기 복수의 메모리 블록들 중 불량 메모리 블록을 검출하는 것, 적층된 상기 제 1 반도체 칩들 각각에서, 상기 불량 메모리 블록을 상기 리던던시 블록으로 리페어하는 것, 및 상기 불량 메모리 블록들의 검출 정보에 따라, 상기 불량 메모리 블록을 제외한 상기 메모리 블록들과 상기 리던던시 블록을 상기 입출력 회로와 연결하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 복수 개의 다이들과 리던던시 다이를 포함하는 반도체 칩들(또는 웨이퍼들)을 적층한 후에, 각 반도체 칩별로 불량 다이를 리던던시 다이로 리페어하는 것이 가능하다. 따라서, 고용량의 반도체 패키지의 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 웨이퍼를 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 웨이퍼에 형성된 반도체 칩의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 웨이퍼에 형성된 반도체 칩의 단면도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 사시도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 의해 형성된 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 의해 형성된 반도체 칩의 사시도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 리페어 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략 블록도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지에 구비된 슬레이브 칩의 평면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지에 구비된 마스터 칩의 개략 블록도이다.
도 16은 도 15에 도시된 퓨즈 블록을 나타내는 개략 블록도이다.
도 17은 도 15에 도시된 다이 선택부들 중 하나를 나타내는 도면이다.
도 18은 도 13에 도시된 반도체 패키지의 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략 블록도이다.
도 20은 도 19에 도시된 반도체 패키지의 동작을 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략 블록도이다.
도 23은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 구비된 슬레이브 칩의 개략 평면도이다.
도 24는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 25는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드를 보여주는 도면이다.
도 26은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 따른 전자 시스템의 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 웨이퍼를 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 웨이퍼에 형성된 반도체 칩의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 웨이퍼에 형성된 반도체 칩의 단면도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 사시도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 의해 형성된 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 의해 형성된 반도체 칩의 사시도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 리페어 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략 블록도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 패키지에 구비된 슬레이브 칩의 평면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지에 구비된 마스터 칩의 개략 블록도이다.
도 16은 도 15에 도시된 퓨즈 블록을 나타내는 개략 블록도이다.
도 17은 도 15에 도시된 다이 선택부들 중 하나를 나타내는 도면이다.
도 18은 도 13에 도시된 반도체 패키지의 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략 블록도이다.
도 20은 도 19에 도시된 반도체 패키지의 동작을 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략 블록도이다.
도 23은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 구비된 슬레이브 칩의 개략 평면도이다.
도 24는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 25는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드를 보여주는 도면이다.
도 26은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 따른 전자 시스템의 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 웨이퍼를 나타내는 평면도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 웨이퍼에 형성된 반도체 칩의 평면도이며, 도 4는 본 발명의 일 실시예에 따른 반도체 웨이퍼에 형성된 반도체 칩의 단면도이다. 도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 사시도들이다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 의해 형성된 반도체 패키지를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 칩들(100)이 형성된 복수 개의 반도체 웨이퍼들(1)을 준비한다(S11). 반도체 칩들(100)은 반도체 웨이퍼(1)의 상부면에 2차원적으로 배열될 수 있다. 일 실시예에서, 반도체 칩들(100) 각각은 복수 개의 다이들(10; die)로 구성될 수 있다. 실시예들에 따르면, 하나의 다이(10)는 데이터 입출력 버퍼 및 메모리 셀 어레이를 포함하여 개별적인 동작이 가능한 반도체 소자일 수 있다. 다시 말해, 하나의 반도체 칩(100)을 구성하는 복수 개의 다이들(100)은 전기적으로 서로 분리될 수 있다. 일 실시예에서, 하나의 반도체 칩(100)은 9개의 다이들(10)로 구성될 수 있으며, 다이들(10) 중 하나는 불량 다이 발생시 리페어되는 리던던시 다이일 수 있다. 일 실시예에서, 하나의 반도체 칩(100)은 9개의 다이들(10)을 포함하는 것을 예로 들어 설명하나, 본 발명은 이에 제한되지 않는다.
도 3 및 도 4를 참조하면, 반도체 칩(100)의 중앙에 리던던시 다이(20)가 배치되고, 리던던시 다이(20)의 둘레에 다이들(10)이 배치될 수 있다. 이와 같이, 리던던시 다이(20)가 반도체 칩(100)의 중앙에 배치됨에 따라, 리던던시 다이(20)가 둘레의 모든 다이들(10)과 인접할 수 있다. 복수 개의 다이들(10) 및 리던던시 다이(20)는 동일한 반도체 제조 공정들을 통해 형성될 수 있다. 그리고, 반도체 웨이퍼(1)는 반도체 칩들(100) 사이에 스크라이브 라인(SL; scribe line)을 가질 수 있다.
일 실시예에서, 다이들(10) 및 리던던시 다이(20) 각각은 데이터 입출력 버퍼 및 메모리 셀 어레이를 포함하여 개별적인 동작이 가능한 반도체 소자일 수 있다. 이에 따라, 다이들(10) 및 리던던시 다이(20) 각각은 메모리 셀 어레이, 셀 어레이 구동 회로들(즉, 칼럼 및 로우 어드레스 디코더 등), 입출력 회로들(즉, 센스 앰프, 입출력 레지스터 등), 및 제어 회로(즉, 커맨드 디코더, 모드 레지스터 세트 등)을 구비할 수 있다. 상세하게, 다이들(10) 및 리던던시 다이(20) 각각은 반도체 기판(예를 들어, 실리콘 기판) 상에 형성된 집적회로들(IC)과, 반도체 기판을 관통하여 형성되며 외부와의 전기적 접속을 위한 관통전극들(TSV)을 포함할 수 있다. 집적 회로들(IC)은 메모리 소자, 코어 회로 소자, 주변 회로 소자, 로직 회로 소자 또는 제어 회로 소자를 포함할 수 있다. 예를 들어, 집적 회로들(IC)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 및 플래시 메모리(Flash Memory) 등과 같은 반도체 메모리 소자들을 포함할 수 있다.
관통 전극들(TSV)은 집적 회로들(IC)과 이격되어 배치되며, 도전성 패드(미도시)를 통해 집적 회로들(IC)과 전기적으로 연결될 수 있다. 일 실시예에서, 관통 전극들(TSV)은 각각의 다이들(10) 및 리던던시 다이(20)의 가장자리에 배치될 수 있으며, 이와 달리, 각각의 다이들(10) 및 리던던시 다이(20)의 중심 부분에 배열될 수도 있다. 또한, 반도체 기판을 관통하는 관통 전극들(TSV)은 절연막에 의해 둘러싸일 수 있다.
나아가, 각각의 다이들(10) 및 리던던시 다이(20)는 불량 발생시 리페어 가능하도록 전기적인 방법으로 프로그램하는 이-퓨즈(e-Fuse)를 포함할 수 있다. 일 실시예에 따르면, 이-퓨즈는 각각의 다이들(10) 및 리던던시 다이(20)에 제공되는 전원 단자와 연결될 수 있다. 이에 따라 반도체 칩(100)에 대한 테스트 공정에서 검출된 불량 다이의 이-퓨즈를 컷팅함으로써, 불량 다이로의 전원 공급이 차단되고, 리던던시 다이(20)로 전원이 공급될 수 있다.
도 1 및 도 5를 참조하면, 반도체 칩들(100)이 형성된 복수 개의 반도체 웨이퍼들(1a, 1b, 1c, 1d)이 적층될 수 있다(S12). 제 1 내지 제 4 반도체 웨이퍼들(1a, 1b, 1c, 1d)은 접착막을 이용하여 접합될 수 있다. 접착막은 절연성 접착물질, 예를 들어, 에폭시 수지 또는 실리콘 수지를 포함할 수 있다. 제 1 내지 제 4 반도체 웨이퍼들(1a, 1b, 1c, 1d)을 접합시킴에 따라, 다이들(도 3의 10 참조) 및 리던던시 다이(도 3의 20 참조)에 형성된 관통 전극들(도 3 및 도 4의 TSV 참조)이 서로 접속될 수 있다. 예를 들어, 관통 전극들(도 3 및 도 4의 TSV 참조)은 서로 직접 접촉되거나, 솔더 범프(solder bump)를 이용하여 서로 전기적으로 연결될 수 있다. 일 실시예에 따르면, 웨이퍼 테스트 공정 전에 제 1 내지 제 4 반도체 웨이퍼들(1a~1d)을 적층하므로, 불량 다이와 정상 다이가 수직적으로 적층될 수 있다. 다시 말해, 제 1 반도체 웨이퍼(1a)의 불량 다이가 제 2 반도체 웨이퍼(1b)의 정상 다이와 수직적으로 인접하여, 관통 전극들(도 3 및 도 4의 TSV 참조)을 통해 전기적으로 연결될 수 있다.
도 1 및 도 6을 참조하면, 적층된 반도체 웨이퍼들(1a~1d)에 대한 테스트 공정이 수행될 수 있다(S13). 일 실시예에서, 반도체 웨이퍼들(1a~1d)에 대한 테스트 공정은 반도체 칩들(도 3의 100 참조)의 관통 전극들(도 3 및 도 4의 TSV 참조)을 통해 수행될 수 있다. 테스트 공정은 최상층에 위치하는 제 4 반도체 웨이퍼(1d)의 다이들(도 3의 10 참조)에 노출된 관통 전극들(도 3 및 도 4의 TSV 참조)을 통해 수행될 수 있다. 다른 실시예에 따르면, 제 1 내지 제 4 반도체 웨이퍼들(1a~1d)에 대한 테스트 공정은 제 1 내지 제 4 반도체 웨이퍼들(1a~1d)을 접합시키기 전에 각각의 반도체 웨이퍼들(1a~1d)에 대해 수행될 수도 있다. 각각의 반도체 웨이퍼들(1a~1d)에서 검출되는 불량 다이들의 위치는, 도 11에 도시된 바와 같이, 평면적 관점에서 서로 다를 수 있다.
계속해서, 도 1을 참조하면, 테스트 공정 후, 불량 다이를 리페어 한다(S14). 즉, 제 1 내지 제 4 반도체 웨이퍼들(1a~1d)에 형성된 반도체 칩들(100) 각각에서 불량 다이는 리던던시 다이(20)로 대체될 수 있다. 일 실시예에 따르면, 각각의 다이들(도 3 및 도 4의 10 참조)은 전원 단자와 연결된 이-퓨즈를 포함할 수 있으며, 테스트 공정에서 검출된 불량 다이에 구비된 이-퓨즈를 컷팅하여 불량 다이로의 전원 공급을 차단하고, 리던던시 다이에 전원을 공급할 수 있다. 불량 다이의 리페어 방법에 대해서는 도 11을 참조하여 보다 상세히 설명한다. 실시예들에 따르면, 반도체 웨이퍼들(1a~1d)을 적층한 후에 각 반도체 웨이퍼들(1a~1d)에서 불량 다이의 리페어가 가능하므로, 반도체 장치의 제조 수율을 향상시킬 수 있다.
도 1 및 도 7을 참조하면, 접합된 반도체 웨이퍼들(1a~1d)을 컷팅하여 개별적인 스택 반도체 칩들(150)로 분리한다(S15). 예를 들어, 반도체 웨이퍼들(1a~1d)의 스크라이브 라인을 따라 쏘잉(sawing) 공정을 수행하여 스택 반도체 칩들(150)을 개별적으로 분리시킬 수 있다. 여기서, 쏘잉 공정은 쏘잉 휠(sawing wheel) 또는 레이저가 이용될 수 있다. 이와 같이 분리된 스택 반도체 칩들(150) 각각은 적층된 복수개의 반도체 칩들(도 3의 100 참조)을 포함한다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법에 의해 형성된 스택 반도체 칩의 사시도이다.
도 8을 참조하면, 스택 반도체 칩(150)은 적층된 제 1 내지 제 4 반도체 칩들(100a, 100b, 100c, 100d)을 포함할 수 있다. 제 1 내지 제 4 반도체 칩들(100a~100d) 각각은 제 1 내지 제 8 다이들(11~18)과 리던던시 다이(20)를 포함한다.
적층된 제 1 내지 제 4 반도체 칩들(100a~100d)은 관통 전극들(TSV)을 통해 전기적으로 연결될 수 있다. 다시 말해, 제 1 내지 제 4 반도체 칩들(100a~100d)에서 제 1 다이들(11)이 관통 전극들(TSV)을 통해 전기적으로 서로 연결될 수 있다. 나아가, 제 1 내지 제 4 반도체 칩들(100a~100d)은 테스트 공정에서 불량으로 검출된 불량 다이를 포함할 수 있으며, 제 1 내지 제 4 반도체 칩들(100a~100d)이 적층될 때, 불량 다이와 정상 다이가 수직적으로 연결될 수 있다. 다시 말해, 테스트 공정에서 제 4 반도체 칩(100d)의 제 1 다이(11)가 불량으로 판정되고, 제 3 반도체 칩(100c)의 제 1 다이(11)가 정상인 경우, 제 1 및 제 2 반도체 칩들(100a, 100b)의 불량 다이와 정상 다이가 수직적으로 연결될 수 있다.
계속해서, 도 1 및 도 9를 참조하면, 적층된 반도체 칩들(100a~100d)을 포함하는 스택 반도체 칩(150)에 대한 패키징 공정이 수행될 수 있다(S16). 일 실시예에 따르면, 스택 반도체 칩(150)은 패키지 기판(200) 상에 실장될 수 있다. 스택 반도체 칩(150)은 플립(flip) 칩 본딩 방식에 의해 실장될 수 있다.
패키지 기판(200)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 일 실시예에 따르면, 패키지 기판(200)은 그 내부에 내부 배선들이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
패키지 기판(200)은 상부면과 하부면을 가지며, 본딩 패드들 접속 패드들, 및 내부 배선들을 포함한다. 본딩 패드들은 패키지 기판(200)의 상부면에 배열되며, 범프들(210)을 통해 스택 반도체 칩(150)과 전기적으로 연결될 수 있다. 즉, 패키지 기판(200) 상부면의 본딩 패드들은 범프(210)를 이용하여 반도체 칩들(100a~100d)의 관통 전극들과 접속될 수 있다. 접속 패드들은 패키지 기판(200)의 하부면에 배열될 수 있으며, 내부 배선들을 통해 본딩 패드들과 전기적으로 연결될 수 있다. 또한, 접속 패드들에는 반도체 패키지와 외부 전자 장치를 연결하는 외부 접속 단자들(220; 예를 들어, 솔더 볼들)이 부착될 수 있다.
이에 더하여, 패키지 기판(200) 상에 실장된 스택 반도체 칩(150)은 몰딩막(230)으로 몰딩될 수 있다. 몰딩막(230)은 패키지 기판(200)과 스택 반도체 칩(150) 사이에 언더필(underfill)될 수 있다. 몰딩막(230)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
다른 실시예에 따르면, 적층된 반도체 칩들(100)을 포함하는 스택 반도체 칩(150)은 칩 스케일로 패키징 될 수 있다. 즉, 적층된 반도체 칩들(100) 중 최하층에 위치하는 반도체 칩(100)에 외부 장치와의 접속을 위한 외부 접속 단자들(220)이 부착될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다. 이 실시예에 따르면, 적층된 반도체 칩들에 대한 테스트 공정 및 리페어 공정이 복수 개의 반도체 웨이퍼들을 접합시킨 후 스택 반도체 칩들로 개별적으로 분리한 후에 진행될 수 있다.
도 10에 도시된 실시예에 따르면, 도 2, 도 3, 및 도 4를 참조하여 설명한 것처럼, 반도체 칩들(100)이 형성된 복수 개의 반도체 웨이퍼들(1)을 준비한다(S21). 이후, 도 5 및 도 6을 참조하여 설명한 것처럼, 복수 개의 반도체 웨이퍼들(1a~1d)을 적층하여 서로 접합시킨다(S22). 이어서, 도 7을 참조하여 설명한 것처럼, 적층된 반도체 웨이퍼들(1)의 스크라이브 라인(SL)을 따라 쏘잉(sawing) 공정을 수행하여 개별적으로 분리된 스택 반도체 칩들(150)을 형성한다(S23). 이어서, 개별적으로 분리된 스택 반도체 칩(150)에서 적층된 반도체 칩들(도 3의 100 참조) 각각에 대해 테스트 공정이 수행될 수 있다(S24). 테스트 공정 후, 각각의 반도체 칩들(도 3의 100 참조)에서 검출된 불량 다이를 리던던시 다이로 대체하는 리페어 공정을 수행한다(S25). 계속해서, 도 9을 참조하여 설명한 것처럼, 스택 반도체 칩들(150)을 개별적으로 패키징한다(S26).
도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 리페어 방법을 설명하기 위한 도면이다. 도 11을 참조하면, 테스트 공정에서 검출된 불량 다이들은 X자로 표시되어 있으며, 반도체 칩들(100a~100d) 각각에서 불량 다이들이 리던던시 다이(20)로 리페어되는 동작이 화살표를 통해 설명되고 있다. 또한, 반도체 칩들(100a~100b)이 적층된 후에 테스트 공정을 통해 불량 다이들을 검출하므로, 각각의 반도체 칩들(100a~100d)에서 불량 다이들의 위치가 평면적 관점에서 서로 다를 수 있다.
도 11을 참조하면, 각각의 반도체 칩들(100a~100d)마다 테스트 공정이 수행될 수 있다. 테스트 공정은 다이들(11~18)에 구비된 관통 전극들(TSV)을 통하여 수행될 수 있다. 예를 들어, 도면에 도시된 바와 같이, 제 1 반도체 칩(100a)에 대한 테스트 공정에서 제 1 다이가 불량으로 판정된 경우, 제 1 반도체 칩(100a)의 제 1 다이는 제 1 반도체 칩(100a)의 리던던시 다이(20)로 대체될 수 있다. 그리고, 제 4 반도체 칩(100d)에 대한 테스트 공정에서 제 5 다이가 불량으로 판정된 경우, 제 4 반도체 칩(100d)의 제 5 다이가 제 4 반도체 칩(100d)의 리던던시 다이(20)로 대체될 수 있다. 각각의 반도체 칩들(100a~100d)에서 불량 다이들이 리페어된 후에, 각각의 반도체 칩들(100a~100d)마다 동작 가능한 다이들의 어드레스 정보가 다를 수 있다. 즉, 각각의 반도체 칩들(100a~100d)마다 외부 장치와 입출력되는 정상 다이들이 다를 수 있다. 이에 따라, 본 발명의 실시예들에 따르면, 각각의 다이들(11~18)에 연결된 이-퓨즈들은 각각의 반도체 칩들(100a~100d)마다 불량 다이를 리던던시 다이(20)로 대체하고, 불량 다이의 어드레스 정보에 해당하는 퓨즈 신호를 다이 선택 회로로 제공하여, 정상 다이들로부터 데이터를 입출력할 수 있다.
도 12 내지 도 18을 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 13은 본 발명의 다른 실시예에 따른 반도체 패키지에 구비된 슬레이브 칩의 개략 평면도이다. 도 14는 본 발명의 다른 실시예에 따른 반도체 패키지의 개략 블록도이다. 도 15는 본 발명의 다른 실시예에 따른 반도체 패키지에 구비된 마스터 칩의 개략 블록도이다. 도 16은 도 15에 도시된 퓨즈 블록을 나타내는 개략 블록도이다. 도 17은 도 15에 도시된 다이 선택부들 중 하나를 나타내는 도면이다.
도 12를 참조하면, 반도체 패키지(1000)는 입출력 회로를 포함하는 마스터 칩(120)과, 마스터 칩(120) 상에 적층된 스택 반도체 칩(110)을 포함한다.
일 실시예에 따르면, 마스터 칩(120)은 패키지 기판(200) 상에 플립 칩 본딩 방식으로 실장될 수 있다. 패키지 기판(200)은 그 내부에 내부 배선들이 형성된 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 패키지 기판(200)의 하부면에는 반도체 패키지와 외부 전자 장치를 연결하는 외부 접속 단자들(220; 예를 들어, 솔더 볼)이 부착될 수 있다.
마스터 칩(120)은 복수의 관통 전극들(TSV)을 포함할 수 있으며, 관통 전극들(TSV)은 범프(210)를 통해 패키지 가판(220)과 접속될 수 있다. 또한, 마스터 칩(120)은 관통 전극들(TSV)을 통해 스택 반도체 칩(110)과 전기적으로 연결될 수 있다. 일 실시예에서, 마스터 칩(120)은 앞에서 상술한 반도체 칩(도 3의 100 참조)처럼 복수개의 다이들을 포함할 수 있다. 일 실시예에서, 마스터 칩(120)은, 적층된 슬레이브 칩들(110a~110d)을 포함하는 스택 반도체 칩(110)과 함께, 하나의 반도체 패키지(1000)로 패키징되는 것을 예시하였으나, 마스터 칩(120)은 스택 반도체 칩(110)과 별개로 패키징될 수도 있다.
스택 반도체 칩(110)은 적층된 제 1 내지 제 4 슬레이브 칩들(110a, 110b, 110c, 110d)을 포함할 수 있다. 제 1 내지 제 4 슬레이브 칩들(110a~110d)) 각각은 복수의 관통 전극들(TSV)을 포함하며, 관통 전극들(TSV)을 통해 마스터 칩(120)과 전기적으로 연결될 수 있다.
이 실시예에 따르면, 제 1 내지 제 4 슬레이브 칩들(110a~110d) 각각은 도 3 및 도 4를 참조하여 설명한 반도체 칩(100)처럼, 관통 전극들(TSV)을 갖는 복수개의 다이들을 포함할 수 있으며, 복수 개의 다이들 중 하나는 리던던시 다이일 수 있다. 상세하게, 도 13을 참조하면, 제 1 내지 제 4 슬레이브 칩들(110a~110d) 일 실시예에 따르면, 제 1 내지 제 4 슬레이브 칩들(110a~110d) 각각은 제 1 내지 제 8 다이들(11~18)과 리던던시 다이(20)를 포함한다.
각각의 제 1 내지 제 8 다이들(11~18) 및 리던던시 다이(20)는 메모리 셀 어레이, 칼럼 디코더(column decoder), 로우 디코더(row decoder), 센스 앰프(sense amp), 라이트 드라이버(write driver), 및 입출력 버퍼를 포함할 수 있다. 또한, 각각의 제 1 내지 제 8 다이들(11~18) 및 리던던시 다이(20)는 복수의 관통 전극들(TSV)을 포함하며, 관통 전극들(TSV)을 통해 제 1 내지 제 4 슬레이브 칩들(110a~110d)이 서로 연결될 수 있다. 일 실시예에서, 하나의 슬레이브 칩(110a, 100b, 110c 또는 110d)은 9개의 다이들을 포함하는 것을 예로 들어 설명하였으나, 본 발명은 이에 제한되지 않는다. 나아가, 슬레이브 칩(110)의 중앙에 리던던시 다이(20)가 배치되고, 리던던시 다이(20)의 둘레에 다이들(10)이 배치될 수 있다. 이와 같이, 리던던시 다이(20)가 슬레이브 칩(110)의 중앙에 배치됨에 따라, 둘레의 모든 다이들(10)과 인접할 수 있다.
이러한 제 1 내지 제 4 슬레이브 칩들(110a~110d)은 DDR2 DRAM, DDR3 DRAM, mobile DRAM, EDP, PRAM, OneDRAM, Pseudo SRAM, LpDDR 계열 DRAM, FRAM, Graphic DRAM, 및 ReRAM 중에서 선택된 어느 하나를 포함할 수 있다. 다른 예로, 제 1 내지 제 4 슬레이브 칩들(110a~110d)은 NAND flash, NOR flash, OneNAND, PRAM, MRAM, 및 ReRAM 중에서 선택된 어느 하나를 포함할 수 있다.
도 14를 참조하면, 반도체 패키지(1000)는 복수 개의 슬레이브 칩들(110a~110d)을 포함하는 스택 반도체 칩(110)과, 퓨즈 블록(121), 다이 선택 회로(123), 및 입출력 회로(125)를 포함하는 마스터 칩(120)을 포함한다..
스택 반도체 칩(110)은 복수 개의 슬레이브 칩들(110a~110d)을 포함한다. 슬레이브 칩들(110a~110d) 각각은 복수 개의 다이들을 포함하며, 적층된 슬레이브 칩들(110a~110d)은 다이 선택 회로(123)와 연결될 수 있다.
퓨즈 블록(121)은 어드레스 신호(ADDR)에 따라, 각 슬레이브 칩들(110)의 불량 다이를 리던던시 다이로 리페어하고, 퓨즈의 컷팅 여부에 따라 생성된 퓨즈 신호(FD)를 다이 선택 회로(123)로 전송한다.
다이 선택 회로(123)는 각각의 슬레이브 칩들(110a~110d)에서 불량 다이를 제외한 나머지 다이들을 입출력 회로(125)와 연결한다. 입출력 회로(125)는 슬레이브 칩들(110a~110d)로부터 외부 장치로 데이터를 입출력한다.
도 15를 참조하면, 마스터 칩(120)은 퓨즈 블록(121), 다이 선택 회로(123), 및 입출력 회로(125)를 포함한다. 도면에는 도시하지 않았으나, 마스터 칩(120)은 도 13을 참조하여 설명한 슬레이브 칩(110)과 같이, 복수의 다이들을 포함할 수 있으며, 메모리 셀 어레이 및 입출력 버퍼를 포함할 수 있다. 또한, 마스터 칩(120)은 슬레이브 칩들(110a~110d)을 선택하는 칩 선택 회로(미도시)를 포함할 수 있다.
퓨즈 블록(121)은 슬레이브 칩들(110a~110d)에서 불량 다이를 리던던시 다이로 대체하고, 퓨즈의 컷팅 여부에 따라 생성된 퓨즈 신호(FD)를 다이 선택 회로(123)로 전송한다. 여기서, 퓨즈 신호(FD)는 각 슬레이브 칩들(110a~110d)의 불량 다이에 대한 어드레스 정보를 갖는다.
다이 선택 회로(123)는 퓨즈 신호(FD)에 응답하여 각각의 슬레이브 칩들(110a~110d)에서 불량 다이를 제외한 나머지 다이들을 입출력 회로(125)와 연결한다. 다이 선택 회로(123)와 슬레이브 칩들(110a~110d)은 관통 전극들을 통해 연결될 수 있다.
상세하게, 다이 선택 회로(123)는 제 1 슬레이브 칩(110a)과 연결되는 제 1 다이 선택부(123a), 제 2 슬레이브 칩(110b)과 연결된 제 2 다이 선택부(123b), 제 3 슬레이브 칩(110c)과 연결된 제 3 다이 선택부(123c), 및 제 4 슬레이브 칩(110d)과 연결된 제 4 다이 선택부(123d)를 포함할 수 있다. 제 1 내지 제 4 다이 선택부들(123a~123d) 각각은 퓨즈 블록(121)으로부터 제공된 퓨즈 신호(FD)에 따라 불량 다이를 제외한 정상 다이들을 선택한다.
입출력 회로(125)는 제 1 내지 제 4 다이 선택부들(123a~123d) 중 하나의 다이 선택부를 선택하여 제 1 내지 제 4 슬레이브 칩들(110a~110d) 중 하나를 외부 장치와 연결한다.
도 16을 참조하면, 퓨즈 블록(121)은 복수의 슬레이브 칩들(110a~110d) 각각에 대응하는 퓨즈 박스들(121a~121d)을 포함한다. 퓨즈 박스들(121a~121d) 외부로부터 다이 어드레스 신호(ADDR)를 전달 받는다. 퓨즈 박스들(121a~121d)은 다이 어드레스 신호(ADDR)를 전달받아 슬레이브 칩들(110a~110d)의 불량 다이를 리던던시 다이로 대체한다. 퓨즈 박스들(121a~121d) 각각은 슬레이브 칩들(110a~110d)의 다이들과 연결된 복수 개의 이-퓨즈들을 포함할 수 있으며, 퓨즈의 컷팅 여부에 따라 생성된 퓨즈 신호(FD)를 다이 선택 회로(123)로 전송한다.
퓨즈 박스들(121a~121d)은 각각의 슬레이브 칩들(110a~110d)에 대한 테스트 공정에서 검출된 불량 다이들의 어드레스를 저장한다. 즉, 제 1 퓨즈 박스(121a)는 제 1 슬레이브 칩(110a)의 불량 다이의 어드레스가 저장되며, 제 2 퓨즈 박스(121b)에 제 2 슬레이브 칩(110b)의 불량 다이의 어드레스가 저장된다. 제 3 퓨즈 박스(121c)는 제 3 슬레이브 칩(110c)의 불량 다이의 어드레스가 저장되며, 제 4 퓨즈 박스(121d)에 제 4 슬레이브 칩(110d)의 불량 다이의 어드레스가 저장된다.
퓨즈 박스들(121a~121d)에 저장된 어드레스에 따라 불량 다이를 리던던시 다이로 리페어하고, 퓨즈의 컷팅 여부에 따라 생성된 퓨즈 신호(FD)를 다이 선택 회로(123)로 제공한다. 즉, 제 1 퓨즈 박스(121a)는 제 1 슬레이브 칩(110a)에 대한 테스트 공정에서 검출된 불량 다이를 리던던시 다이로 리페어하고, 제 1 퓨즈 신호(FD1)를 제 1 슬레이브 칩(110a)과 연결된 제 1 다이 선택부(123a)로 제공한다. 여기서, 제 1 퓨즈 신호(FD1)는 제 1 슬레이브 칩(110a)의 불량 다이에 대한 어드레스 정보를 갖는다. 이와 마찬가지로, 제 2 퓨즈 박스(121a)는 제 2 슬레이브 칩(110b)의 불량 다이에 대한 어드레스 정보를 갖는 제 2 퓨즈 신호(FD2)를 제 2 다이 선택부(123b)로 제공한다. 제 3 퓨즈 박스(121c)는 제 3 슬레이브 칩(110c)의 불량 다이에 대한 어드레스 정보를 갖는 제 3 퓨즈 신호(FD3)를 제 3 다이 선택부(123c)로 제공한다. 또한, 제 4 퓨즈 박스(121d)는 제 4 슬레이브 칩(110d)의 불량 다이에 대한 어드레스 정보를 갖는 제 4 퓨즈 신호(FD4)를 제 4 다이 선택부(123d)로 제공한다.
도 17을 참조하면, 제 1 다이 선택부(123a)는 관통 전극들을 통해 제 1 슬레이브 칩(도 15의 110a 참조)에 구비된 제 1 내지 제 8 다이들(도 13의 11~18 참조)과 리던던시 다이(도 13의 20 참조)와 연결될 수 있다. 즉, 제 1 다이 선택부(123a)로 제 1 슬레이브 칩(도 15의 110a 참조)의 제 1 내지 제 8 다이들(도 13의 11~18 참조)과 리던던시 다이(도 13의 20 참조)의 데이터 신호들(Die1~Die8, RDie)이 입력될 수 있다.
제 1 다이 선택부(123a)는 제 1 퓨즈 박스(도 16의 121a 참조)로부터 입력되는 제 1 퓨즈 신호(FD1)에 따라, 불량 다이에서 전송된 데이터 신호를 제외하고, 나머지 다이들에서 출력되는 데이터 신호들을 출력한다. 즉, 입출력 회로(125)는 제 1 슬레이브 칩(110a)의 8개의 다이들(리던던시 다이 포함)로 데이터 신호를 입출력할 수 있다. 예를 들어, 제 1 내지 제 8 다이들(도 13의 11~18 참조)을 갖는 제 1 슬레이브 칩(도 15의 110a)에서, 제 1 다이가 리던던시 다이로 대체된 경우, 제 1 다이 선택부(123a)는 제 1 퓨즈 신호(FD1)에 응답하여 제 2~8 다이들과 리던던시 다이에서 출력되는 데이터 신호를 입출력 회로(125)로 제공한다.
도 18은 도 13에 도시된 반도체 패키지의 동작을 설명하기 위한 도면으로서, 제 1 슬레이브 칩과 마스터 칩 간의 동작에 대해 설명한다.
도 18을 참조하면, 제 1 슬레이브 칩(110a)에 대한 테스트 공정에서 제 5 다이(15)가 불량 다이로 검출된 경우, 제 1 퓨즈 박스(121a)는 제 5 다이(15)에 연결된 이-퓨즈를 컷팅하여 리던던시 다이(20)로 대체한다. 그리고, 제 1 퓨즈 박스(121a)는 제 5 다이(15)에 대한 어드레스 정보를 갖는 제 1 퓨즈 신호(FD1)를 제 1 다이 선택부(123a)로 제공한다. 이에 따라, 제 1 다이 선택부(123a)는 제 1 퓨즈 신호(FD1)에 응답하여 제 1 슬레이브 칩(110a)에서 제 1~4 및 제 6~8 다이들(11, 12, 13, 14, 16, 17, 18)과 리던던시 다이(20)에서 출력되는 데이터 신호들을 입출력 회로(125)로 제공한다. 마찬가지로, 제 2 내지 제 4 슬레이브 칩들(도 15의 110b~110d 참조)과 마스터 칩(120) 사이도 이와 같이 동작될 수 있으며, 입출력 회로(125)는 복수의 다이 선택부들(도 15의 123a~123d) 중 하나를 선택하여, 제 1 내지 제 4 슬레이브 칩들(도 15의 110b~110d 참조) 중 하나에 데이터를 입출력한다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략 블록도이다. 도 20은 도 19에 도시된 반도체 패키지의 동작을 설명하기 위한 도면으로서, 제 1 슬레이브 칩과 마스터 칩 간의 동작에 대해 설명한다.
도 19에 도시된 실시예에 따르면, 반도체 패키지(2000)는 스택 반도체 칩(210), 다이 선택 회로(221), 및 입출력 회로(223)를 포함하는 마스터 칩(220)을 포함한다.
스택 반도체 칩(210)은 도 13 및 도 14를 참조하여 설명한 것처럼, 복수 개의 슬레이브 칩들(210a~210d)을 포함한다. 그리고, 슬레이브 칩들(210a~210d) 각각은 도 20에 도시된 것처럼, 복수 개의 다이들(11~18)과 리던던시 다이(20)을 포함하며, 슬레이브 칩들(210a~210d)은 다이 선택 회로(221)와 연결될 수 있다.
이 실시예에서, 슬레이브 칩들(210a~210d) 각각은 퓨즈 박스(FB1, FB2, FB3, ... , FBn)를 포함할 수 있으며, 이에 따라, 각 슬레이브 칩들(210a~210d)의 불량 다이에 대한 어드레스 정보를 갖는 퓨즈 신호(FD)가 스택 반도체 칩(210)에서 마스터 칩(220)으로 제공될 수 있다. 나아가, 슬레이브 칩들(210a~210d) 각각에 구비된 퓨즈 박스(FB1, FB2, FB3, ... , FBn)는 다이들 각각에 연결된 이-퓨즈들을 포함할 수 있다.
즉, 제 1 슬레이브 칩(210a)은 제 1 퓨즈 박스(FB1)를 포함하며, 제 1 퓨즈 박스(FB1)는 제 1 슬레이브 칩(210a)의 불량 다이에 대한 어드레스 정보를 갖는 제 1 퓨즈 신호(FD1)를 다이 선택 회로(221)로 출력한다. 제 2 슬레이브 칩(210b)은 제 2 퓨즈 박스(FB2)를 포함하며, 제 2 퓨즈 박스(FB2)는 제 2 슬레이브 칩(210b)의 불량 다이에 대한 어드레스 정보를 갖는 제 2 퓨즈 신호(FD2)를 다이 선택 회로(221)로 출력한다. 제 3 슬레이브 칩은(210c) 제 3 퓨즈 박스(FB3)를 포함하며, 제 3 퓨즈 박스(FB3)는 제 3 슬레이브 칩(210c)의 불량 다이에 대한 어드레스 정보를 갖는 제 3 퓨즈 신호(FD3)를 다이 선택 회로(221)로 출력한다. 마찬가지로, 제 4 슬레이브 칩(210d)은 제 4 퓨즈 박스(FB4)를 포함하며, 제 4 퓨즈 박스(FB4)는 제 4 슬레이브 칩(210d)의 불량 다이에 대한 어드레스 정보를 갖는 제 4 퓨즈 신호(FD4)를 다이 선택 회로(221)로 출력한다.
도 20을 참조하면, 제 1 슬레이브 칩(210a)에 대한 테스트 공정에서 제 5 다이(15)가 불량 다이로 검출된 경우, 제 1 슬레이브 칩(210a)의 제 1 퓨즈 박스(도 19의 FB1 참조) 는 제 5 다이(15)를 리던던시 다이(20)로 대체하고, 제 5 다이(15)에 대한 어드레스 정보를 갖는 제 1 퓨즈 신호(FD1)를 마스터 칩(220)의 제 1 다이 선택부(221a)로 제공한다. 이에 따라, 제 1 다이 선택부(221a)는 제 1 퓨즈 신호(FD1)에 응답하여 제 1 슬레이브 칩(210a)에서 제 1~4 및 제 6~8 다이들(11, 12, 13, 14, 16, 17, 18)과 리던던시 다이(20)에서 출력되는 데이터 신호들을 입출력 회로(123)로 제공한다.
도 21 내지 도 23을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. 도 22는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략 블록도이다. 도 23은 본 발명의 또 다른 실시예에 따른 반도체 패키지에 구비된 슬레이브 칩의 개략 평면도이다.
도 21 및 도 22를 참조하면, 반도체 패키지(3000)는 입출력 회로를 포함하는 마스터 칩(320)과, 마스터 칩(320) 상에 적층된 스택 반도체 칩(310)을 포함한다. 마스터 칩(320)은 패키지 기판(300) 상에 실장될 수 있으며, 마스터 칩(320)은 관통 전극들(TSV)을 가질 수 있다.
이 실시예에서, 스택 반도체 칩(310)은 적층된 복수 개의 슬레이브 칩들(310a~310d)을 포함하며, 적층된 슬레이브 칩들(310a~310d)은 관통 전극들(TSV)을 통해 마스터 칩(320)과 연결될 수 있다.
슬레이브 칩들(310a~310d) 각각은 하나의 다이로 구성될 수 있다. 하나의 다이는 데이터 입출력 버퍼 및 메모리 셀 어레이를 포함하여 개별적인 동작이 가능하다. 이 실시예에 따르면, 슬레이브 칩들(310a~310d) 각각은, 도 23에 도시된 바와 같이, 복수 개의 메모리 블록들(BLK1~BLK8)과 리던던시 블록(Re_BLK)을 포함한다. 메모리 블록들(BLK1~BLK8) 및 리던던시 블록(Re_BLK)은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다.
이 실시예에 따르면, 복수의 메모리 블록들((BLK1~BLK8)과 리던던시 블록(Re_BLK)을 갖는 슬레이브 칩들(310a~310d)을 적층하여 스택 반도체 칩(310)을 형성한 후, 각 슬레이브 칩들(310a~310d)에 대한 테스트 공정을 통해 불량 메모리 블록을 검출할 수 있다. 이후, 슬레이브 칩들(310a~310d) 각각에서 불량 메모리 블록은 리던던시 블록(Re_BLK)으로 리페어될 수 있다.
마스터 칩(320)은 퓨즈 블록(321), 블록 선택 회로(323), 및 입출력 회로(325)를 포함한다. 그리고, 마스터 칩(320)은 슬레이브 칩들(310a~310d)을 선택하는 칩 선택 회로(미도시) 및 셀 어레이를 포함할 수 있다.
퓨즈 블록(321)은 어드레스 신호(ADDR)에 따라, 각 슬레이브 칩들(310a~310d)의 불량 메모리 블록을 리던던시 블록((Re_BLK)으로 리페어하고, 퓨즈의 컷팅 여부에 따라 생성된 퓨즈 신호(FD)를 블록 선택 회로(323)로 전송한다.
블록 선택 회로(323)는 각각의 슬레이브 칩들(310a~310d)에서 불량 메모리 블록을 제외한 나머지 메모리 블록들과 리던던시 블록(Re_BLK)을 입출력 회로(325)와 연결한다. 블록 선택 회로(323)는, 도 15 및 도 17을 참조하여 설명한 다이 선택 회로(123)와 유사하게, 적층된 슬레이브 칩들(310a~310d)에 대응하는 블록 선택부들(미도시)을 포함할 수 있다. 또한, 블록 선택부들(미도시) 각각은, 도 17을 참조하여 설명한 다이 선택부(123a)처럼, 불량 메모리 블록을 제외한 나머지 메모리 블록들과 리던던시 블록에서 출력되는 데이터 신호들을 입출력 회로(325)로 제공한다. 입출력 회로(325)는 슬레이브 칩들(110)로부터 외부 장치로 데이터를 입출력한다.
도 24는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 24를 참조하면, 패키지 모듈(1100)은 반도체 집적회로 칩(1120) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1130)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 칩 패키지 기술이 적용된 반도체 집적회로 칩들(1120, 1130)을 기판(1110)에 설치함으로써, 패키지 모듈(1100)이 형성될 수 있다. 패키지 모듈(1100)은 기판(1110) 일측에 구비된 외부연결단자(1140)를 통해 외부전자장치와 연결될 수 있다.
도 25는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 카드를 보여주는 도면이다.
도 25를 참조하면, 메모리 카드(1200)는 하우징(1210) 내에 제어기(1220)와 메모리(1230)를 포함할 수 있다. 제어기(1220)와 메모리(1230)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1220)의 명령에 따라서, 메모리(1230)와 제어기(1220)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(1200)는 메모리(1230)에 데이터를 저장하거나 또는 메모리(1230)로부터 데이터를 외부로 출력할 수 있다.
제어기(1220) 및/또는 메모리(1230)는 본 발명의 실시예들에 따른 반도체 패키지 중 적어도 하나를 포함할 수 있다. 이러한 메모리 카드(1200)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(1200)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 26은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 따른 전자 시스템의 블록도이다.
도 26을 참조하면, 전자 시스템(1300)은 본 발명의 실시예들에 따른 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1300)은 프로세서(1310), 유저인터페이스(1320), 메모리 시스템(1340), 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(1330)을 포함할 수 있고, 이들은 버스(Bus)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1310)는 프로그램을 실행하고 전자 시스템(1300)을 제어하는 역할을 할 수 있다. 예를 들어, 프로세서(1310)는 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 유저 인터페이스(1320)는 전자 시스템(1300)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1340)은 프로세서(1310)의 동작을 위한 코드, 프로세서(1310)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1340)은 제어기 및 메모리를 포함할 수 있으며, 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 본 발명에 따른 전자 시스템이 모바일 시스템인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(1350)가 추가적으로 제공될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
도 27은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치로서 모바일(mobile phone) 폰(1400)을 도시한다. 다른 예로, 발명의 실시예들에 따른 반도체 패키지는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 수직적으로 적층된 제 1 및 제 2 슬레이브 칩들; 및
상기 제 1 및 제 2 슬레이브 칩들과 연결된 마스터 칩을 포함하되,
상기 제 1 및 제 2 슬레이브 칩들 각각은 복수의 메모리 블록들 및 리던던시 블록을 포함하며,
상기 마스터 칩은 상기 제 1 및 제 2 슬레이브 칩들 각각에서 검출된 불량 메모리 블록을 상기 리던던시 블록으로 리페어하는 퓨즈 블록, 및 상기 제 1 및 제 2 슬레이브 칩들 각각에서 상기 불량 메모리 블록을 제외한 상기 메모리 블록들과 상기 리던던시 블록을 입출력 회로와 연결하는 블록 선택 회로를 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 퓨즈 블록은,
상기 제 1 슬레이브 칩의 상기 불량 메모리 블록의 어드레스 정보를 갖는 제 1 퓨즈 신호를 출력하는 제 1 퓨즈 박스; 및
제 2 슬레이브 칩의 상기 불량 메모리 블록의 어드레스 정보를 갖는 제 2 퓨즈 신호를 출력하는 제 2 퓨즈 박스를 포함하는 반도체 패키지. - 제 2 항에 있어서,
상기 블록 선택 회로는,
상기 제 1 퓨즈 신호에 응답하여, 상기 제 1 슬레이브 칩의 상기 불량 메모리 블록을 제외한 상기 메모리 블록들 및 상기 리던던시 블록을 상기 입출력 회로와 연결하는 제 1 블록 선택부; 및
상기 제 2 퓨즈 신호에 응답하여, 상기 제 2 슬레이브 칩의 상기 불량 메모리 블록을 제외한 상기 메모리 블록들 및 상기 리던던시 블록을 입출력 회로와 연결하는 제 2 블록 선택부를 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 제 1 및 제 2 슬레이브 칩들에서, 상기 메모리 블록들은 서로 전기적으로 분리되어 독립적으로 동작 가능하고,
상기 퓨즈 블록은 상기 제 1 및 제 2 메모리 블록들 각각의 상기 불량 메모리 블록으로 전원 공급을 차단하는 반도체 패키지. - 복수 개의 제 1 반도체 칩들을 준비하되, 상기 제 1 반도체 칩들 각각은 복수의 메모리 블록들 및 리던던시 블록을 포함하는 것;
입출력 회로를 포함하는 제 2 반도체 칩 상에 상기 제 1 반도체 칩들을 적층하는 것;
적층된 상기 제 1 반도체 칩들에 대해 테스트 공정을 수행하여, 상기 제 1 반도체 칩들 각각에서 상기 복수의 메모리 블록들 중 불량 메모리 블록을 검출하는 것;
적층된 상기 제 1 반도체 칩들 각각에서, 상기 불량 메모리 블록을 상기 리던던시 블록으로 리페어하는 것; 및
상기 불량 메모리 블록들의 검출 정보에 따라, 상기 불량 메모리 블록을 제외한 상기 메모리 블록들과 상기 리던던시 블록을 상기 입출력 회로와 연결하는 것을 포함하는 반도체 패키지 제조 방법. - 제 5 항에 있어서,
상기 제 2 반도체 칩은
적층된 상기 제 1 반도체 칩들 각각에서, 상기 불량 메모리 블록을 상기 리던던시 블록으로 리페어하고, 상기 불량 메모리 블록들의 어드레스 정보를 갖는 퓨즈 신호를 출력하는 퓨즈 블록, 및
상기 퓨즈 신호에 응답하여, 상기 불량 메모리 블록을 제외한 상기 메모리 블록들과 상기 리던던시 블록을 상기 입출력 회로와 연결하는 블록 선택 회로를 포함하는 반도체 패키지 제조 방법. - 제 5 항에 있어서,
상기 메모리 블록들 및 상기 리던던시 블록은 관통 전극들을 포함하며, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩들과 상기 관통 전극들을 통해 연결되는 반도체 패키지 제조 방법. - 제 5 항에 있어서,
상기 메모리 블록들은 서로 전기적으로 분리되어 독립적으로 동작 가능하고,
상기 불량 메모리 블록을 상기 리던던시 블록으로 리페어하는 것은, 상기 불량 메모리 블록으로 전원 공급을 차단하는 것인 반도체 패키지 제조 방법. - 제 5 항에 있어서,
상기 제 1 반도체 칩들 각각에서, 상기 복수의 메모리 블록들은 상기 리던던시 블록 둘레에 배치되는 반도체 패키지 제조 방법. - 제 5 항에 있어서,
상기 제 1 반도체 칩들을 적층하는 것은,
상기 복수 개의 제 1 반도체 칩들이 형성된 웨이퍼들을 준비하는 것; 및
상기 웨이퍼들을 서로 접합시키는 것을 포함하는 반도체 패키지 제조 방법.
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |