JP2004055080A - 半導体メモリモジュールおよびそれに用いる半導体チップの製造方法 - Google Patents

半導体メモリモジュールおよびそれに用いる半導体チップの製造方法 Download PDF

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Abstract

【課題】複数のベアチップがモールド樹脂により一体的に覆われる半導体メモリモジュールにおいて、不良であることが検出されたベアチップと予備のベアチップとを置換する機能が備えられている半導体メモリモジュールを提供する。
【解決手段】ベアチップ１は、半導体素材としてのウエハ状態のときに形成された、互いに独立してデータを記憶可能な第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂと、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれを、データの入出力が可能な態様およびデータの入出力が不可能な態様のうちいずれかの態様にする半導体記憶部使用／非使用選択回路としての電気配線１５とを備えている。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップがモジュール基板上に搭載された半導体メモリモジュールおよびそれに用いる半導体チップの製造方法に関するものである。
【０００２】
【従来の技術】
まず、従来のベアチップが単体でモールド樹脂により被覆された半導体チップの製造方法を説明する。従来の半導体チップの製造方法においては、ウェハプロセスが完了した後、図５に示すウェハ１４０の一部として形成されたベアチップ１０１の１つ１つをプローブテスト（ＷＴ：ウェハテスト）する。そのテストの結果により、ベアチップ１０１の多数のビットのうち不良であることが検出されたビットが、予備として設けられた正常に機能する他のビットに置換される。それにより、ベアチップ１０１は、単体で正常に機能する半導体チップとして用いられる。
【０００３】
次に、ベアチップ１０１を、１つ１つを区別する、図５に示すダイシングライン１１２に沿ってウエハ１４０がダイシング（切断）される。そのダイシングされた１つ１つのベアチップ１０１にリードフレームをダイボンド（固定）する。また、図６に示すように、リードフレームとベアチップ１０１のボンディングパッド１０６とは、細い金属のボンディングワイヤ５で（接続）される。その後、ベアチップ１０１およびリードフレームが、樹脂やセラミックなどにモールド（封止）される。
【０００４】
前述のようなアセンブリ工程の後には、ベアチップ１０１が正常に機能するか否かを検査するために、加速試験や電気的特性試験などに代表されるファイナルテスト（ＦＴ）が行なわれる。最後に、ＱＡＴ（品質保証検査）が実施される。その結果、品質が良好であるベアチップ１０１が完成品として出荷される。
【０００５】
したがって、前述のようなベアチップ１０１が単体でモールド樹脂により被覆された半導体チップに対しては、個々の半導体チップがモールド樹脂により被覆されたときに、ファイナルテストを実施することができる。そのため、ベアチップ１０１が単体でモールド樹脂により被覆された半導体チップを複数モジュール基板上に搭載して半導体メモリモジュールを製造する場合には、ファイナルテストにおいて不良であることが検出された半導体チップのみを他の正常に機能する半導体チップと置換して、半導体メモリモジュールをリペアすることが可能である。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述のベアチップ１０１がモジュール基板上に複数搭載され、複数のベアチップ１０１が、たとえばモールド樹脂により、一体的に封止される半導体メモリモジュールにおいては、複数のベアチップ１０１が一体的に封止された後のシステムテストで複数のベアチップ１０１のなかに１つでも不良なベアチップ１０１が検出された場合、その不良なベアチップ１０１を他の良好に機能するベアチップ１０１と置換することが困難であるため、歩留まりが低くなっている。
【０００７】
ただし、ベアチップ１０１がモジュール基板上に複数搭載され、複数のベアチップ１０１が一体的に封止された半導体メモリモジュールは、ベアチップ１０１が単体でモールド樹脂により被覆された半導体チップを複数モジュール基板上に搭載して半導体メモリモジュールに比較して、ベアチップ１０１の実装面積を小さくすることができるという点で優れている。
【０００８】
したがって、図７に示すようなベアチップ１０１がモジュール基板上に複数搭載され、複数のベアチップ１０１が一体的に封止される半導体メモリモジュールには、予備のベアチップが搭載され、不良であることが検出されたベアチップと予備のベアチップとを置換える機能が備えられていることが望まれている。
【０００９】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、複数のベアチップが一体的に封止される半導体メモリモジュールにおいて、不良であることが検出されたベアチップと予備のベアチップとを置換する機能が備えられている半導体メモリモジュールおよびそれに用いる半導体チップの製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリモジュールは、複数の半導体チップが合体した１枚の板状の半導体素材を含む半導体チップ集合体がモジュール基板上に複数搭載された半導体メモリモジュールである。また、半導体チップ集合体は、半導体素材に設けられた、単独立で前述の複数の半導体チップとして機能する複数の半導体記憶部と、複数の半導体記憶部それぞれを、データの入出力が可能な態様およびデータの入出力が不可能な態様のうちいずれかの態様にする半導体記憶部使用／非使用選択回路とを備えている。
【００１１】
上記の構成によれば、複数の半導体チップの中に予備の半導体チップを設けておくことにより、次のような効果がある。
【００１２】
予備の半導体チップを含む複数の半導体チップがモジュール基板上に搭載された段階の半導体メモリモジュールにおいては、予備の半導体チップを含む複数の半導体チップそれぞれが、データの入出力が可能な態様である。そのため、半導体メモリモジュールとしては、適正な機能を発揮することができない状態である。
【００１３】
したがって、複数の半導体チップのうち予備の半導体チップのデータの入出力が不可能な態様にする必要がある。また、半導体メモリモジュールの製造工程においては、モジュール基板に複数の半導体チップを搭載した後に、複数の半導体チップそれぞれが適正に機能するか否かをチェックするためのシステムテストを行なう必要がある。
【００１４】
本発明の半導体メモリモジュールによれば、前述のシステムテストにおいて、複数の半導体チップのなかに不良な半導体チップが検出されなかった場合には、前述の半導体記憶部使用／非使用選択回路を用いて、予備の半導体記憶部を非使用状態にすることができる。
【００１５】
また、複数の半導体チップのなかに不良な半導体チップが検出された場合には、前述の半導体記憶部使用／非使用選択回路を用いて、不良が検出された半導体チップをデータの入出力が不可能な非使用状態にすることができるとともに、予備の半導体記憶部をデータの入出力が可能な使用状態のままにしておくことができる。
【００１６】
その結果、モジュール基板に搭載された複数の半導体チップのなかに不良な半導体チップが含まれているか否かに関わらず半導体メモリモジュールに所定の機能を発揮させることができる。したがって、半導体メモリモジュールの歩留まりが向上する。
【００１７】
また、半導体記憶部使用／非使用選択回路は、半導体記憶部同士の間の領域に設けられいてもよい。
【００１８】
上記の構成によれば、半導体素材のスペースを有効に利用することができる。また、半導体記憶部使用／非使用選択回路は、複数の半導体記憶部それぞれに電気的に接続された電気配線を含んでおり、電気配線の切断により、複数の半導体記憶部それぞれがデータの入出力が不可能な態様になるものであってもよい。
【００１９】
上記の構成によれば、電気配線の切断という簡単な作業で半導体チップの使用状態と非使用状態とを選択することができる。
【００２０】
また、電気配線は、半導体素材の上に設けられていてもよい。
本発明の半導体チップの製造方法は、１枚のウエハを形成するステップと、ウエハ上において、互いに独立してデータを記憶可能な複数の半導体記憶部を形成するとともに、半導体記憶部それぞれの間にダイシンマシンの刃の幅とほぼ同等の幅のダイシング領域を形成するステップとを含んでいる。
【００２１】
また、本発明の半導体チップの製造方法は、複数の半導体記憶部を、複数の半導体記憶部のうちから選択された２以上の半導体記憶部同士の間の領域それぞれに、２以上の半導体記憶部それぞれを、データの入出力が可能な態様およびデータの入出力が不可能な態様のうちいずれかの態様にすることが可能な半導体記憶部使用／非使用選択回路を設けるステップと、２以上の半導体記憶部ごとに分けてダイシング領域をダイシングするステップとを含んでいる。
【００２２】
上記の製法によれば、既存のダイシング方法を用いてダイシングすることが可能であるとともに、ダイシングしない領域を有効に利用して、半導体記憶部使用／非使用選択回路を設けることができる。
【００２３】
本発明の半導体チップの製造方法においては、半導体記憶部使用／非使用選択回路は、半導体記憶部が１枚の半導体ウェハの一部である段階において、半導体記憶部に電気的に接続されることが望ましい。
【００２４】
上記の製法によれば、より簡単に配線を半導体記憶部に電気的に接続することができる。
【００２５】
【発明の実施の形態】
図１〜図４を参照しながら、本発明の実施の形態の半導体メモリモジュールおよびそれに用いる半導体チップの製造方法を説明する。
【００２６】
まず、図１を用いて、半導体記憶装置を構成するベアチップ１が半導体ウェハ４０からどのような方法で切出されるかを説明する。
【００２７】
図１に示すように、本実施の形態の半導体記憶装置としてのベアチップ１は、従来から用いているダイシングマシンを用いてダイシングされる。このダイシングラインは、図１において、一点鎖線１２で示されている。この一点鎖線１２は、従来と同様の間隔で横方向に延びる複数のラインと、従来とは２倍の間隔で縦方向に延びる複数のラインとがある。このダイシングラインに沿って切断されたベアチップ１は、第１の半導体記憶部１ａと、第２の半導体記憶部１ｂとを有している。第１の半導体記憶部と第２の半導体記憶部とは、それぞれ独立してデータを記憶可能な記憶領域である。すなわち、第１の半導体記憶部１ａと第２の半導体記憶部１ｂとは、それぞれ単独で半導体チップとして機能する。したがって、第１の半導体記憶部および第２の半導体記憶部を構成する板状部材を含む半導体チップ集合体は、単独で半導体チップとして機能する２つの半導体チップを含んでおり、いわゆる、１つの半導体チップの中に２つのバングが存在するような、記憶領域がブロック分割された半導体チップとは異なる。
【００２８】
また、第１の半導体記憶部１ａと第２の半導体記憶部１ｂとの間には、第１の半導体記憶部１ａと第２の半導体記憶部１ｂとのいずれとも電気的に接続された電気配線１５（１５ａ，１５ｂ）が設けられている。この電気配線１５の態様を変更することにより、すなわち、電気配線を切断するか切断せずに残すかにより、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂとのうち少なくともいずれか一方を半導体記憶装置として使用するかを選択することが可能となっている。
【００２９】
本実施の形態のベアチップ１においては、第１の半導体記憶部１ａと第２の半導体記憶部１ｂとの双方を使用する場合、第２の半導体記憶部１ｂのみを使用する場合、第１の半導体記憶部１ａのみを使用する場合、第１の半導体記憶部および第２の半導体記憶部のいずれをも使用しない場合の４つの場合のうちいずれか１つを選択することが可能である。
【００３０】
電気配線１５が設けられた領域１ｃは、図２のダイシングライン（スクライブライン）によって示されるように、第１の半導体記憶部１ａと第２の半導体記憶部１ｂとの間に設けられている。また、第１の半導体記憶部および第２の半導体記憶部１ａ，１ｂのそれぞれは、その主表面の中央部にボンディングパッド６が複数設けられている。その複数のボンディングパッド６それぞれにはボンディングワイヤ５が接続されている。このボンディングワイヤ５は、後述するモジュール基板２の上に設けられたボンディングパッドに接続される。
【００３１】
なお、第１の半導体記憶部および第２の半導体記憶部１ａ，１ｂのそれぞれは、第１の半導体記憶部および第２の半導体記憶部１ａ，１ｂのそれぞれが電気的に接続されたボンディングパッド６から入力される信号に応じて単独で半導体チップとして動作することが可能である。すなわち、第１の半導体記憶部１ａが電気的に接続されたボンディングパッド６からは、１つの半導体チップを動作させるために必要な信号の全てが入力されるとともに、第１の半導体記憶部１ｂが電気的に接続されたボンディングパッド６からも、１つの半導体チップを動作させるために必要な信号の全てが入力される。要するに、第１の半導体記憶部および第２の半導体記憶部１ａ，１ｂのそれぞれは、１つの半導体チップとして機能するために必要な信号の全てを入力することが可能なボンディングパッド６を、単独で備えている。
【００３２】
また、電気配線１５ａ，１５ｂは、図３に示すように、厚膜の電気配線であってもよい。この厚膜の電気配線１５ａ，１５ｂは、半導体記憶部１ａおよび半導体記憶部１ｂのそれぞれのボンディングパッド６のうちの１つに接続されている。また、領域１ｃにおいては、電気配線１６がボンディングパッド６に接続されている。
【００３３】
上記のような本実施の形態のベアチップ１によれば、図４に示すように、モジュール基板２上において複数搭載された場合に、予備の半導体記憶部１ａまたは半導体記憶部１ｂを有するようにしておくことが可能である。それにより、複数のベアチップ１をモジュール基板２上に搭載した後に、ベアチップ１の品質検査を行ない、ベアチップ１の中に不良なベアチップ１があることが検出された場合に、予備のベアチップ１（半導体記憶部１ａまたは半導体記憶部１ｂ）を用いて不良なベアチップ１（半導体記憶部１ａまたは半導体記憶部１ｂ）の代わりの機能を果たすことができる。
【００３４】
したがって、図４に示す本実施の形態の半導体メモリモジュールによれば、ベアチップ１の単体の検査の後のみならず、ベアチップ１がモジュール基板２の上に搭載された後においてもシステムテストを行ない、不良なベアチップ１が検出された場合には、予備のベアチップ１を使用することにより半導体メモリモジュールをリペアすることが可能である。
【００３５】
また、図１に示すように、半導体記憶部選択回路としての電気配線１５ａ，１５ｂは、従来どおりに使用するとすればダイシングされるべき位置に設けられている。したがって、従来のダイシング手法を複雑にすることなく本実施の形態の半導体メモリモジュールを製造することが可能である。
【００３６】
以下、本実施の形態の半導体メモリモジュールの構成および効果をまとめて記載する。
【００３７】
本実施の形態の半導体メモリモジュールは、複数の半導体チップが合体した１枚の板状の半導体素材を含む半導体チップ集合体としてのベアチップ１がモジュール基板２上に複数搭載された半導体メモリモジュールである。
【００３８】
また、ベアチップ１は、半導体素材としてのウエハ状態のときに形成された、それぞれ単独で半導体チップとして機能する第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂと、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれを、データの入出力が可能な態様およびデータの入出力が不可能な態様のうちいずれかの態様にする半導体記憶部使用／非使用選択回路としての電気配線１５とを備えている。
【００３９】
上記の構成によれば、複数のベアチップ１の中に予備のベアチップ１を設けておくことにより、次のような効果がある。
【００４０】
予備のベアチップ１を含む複数のベアチップ１がモジュール基板２上に搭載された段階の半導体メモリモジュールにおいては、予備のベアチップ１を含む複数のベアチップ１それぞれが、データの入出力が可能な態様である。そのため、半導体メモリモジュールとしては、適正な機能を発揮することができない状態である。
【００４１】
したがって、複数のベアチップ１のうち予備のベアチップ１のデータの入出力が不可能な態様にする必要がある。また、半導体メモリモジュールの製造工程においては、モジュール基板２に複数のベアチップ１を搭載した後に、複数のベアチップ１それぞれが適正に機能するか否かをチェックするためのシステムテストを行なう必要がある。
【００４２】
本実施の形態の半導体メモリモジュールによれば、前述のシステムテストにおいて、複数のベアチップ１のなかに不良なベアチップが検出されなかった場合には、前述の半導体記憶部使用／非使用選択回路としての電気配線１５ａ，１５ｂを用いて、予備の半導体記憶部１ａまたは半導体記憶部１ｂを非使用状態にすることができる。
【００４３】
また、複数のベアチップ１のなかに不良なベアチップ１（半導体記憶部１ａまたは半導体記憶部１ｂ）が検出された場合には、前述の電気配線１５ａ，１５ｂを用いて、不良が検出されたベアチップ１（半導体記憶部１ａまたは半導体記憶部１ｂ）をデータの入出力が不可能な非使用状態にすることができるとともに、予備の半導体記憶部１ａまたは半導体記憶部１ｂをデータの入出力が可能な使用状態のままにしておくことができる。
【００４４】
その結果、モジュール基板２に搭載された複数のベアチップ１のなかに不良なベアチップ１が含まれているか否かに関わらず半導体メモリモジュールに所定の機能を発揮させることができる。したがって、半導体メモリモジュールの歩留まりが向上する。
【００４５】
また、半導体記憶部使用／非使用選択回路としての電気配線１５ａ，１５ｂは、半導体記憶部１ａ，１ｂ同士の間の領域に設けられいている。そのため、半導体素材としてのウエハのスペースを有効に利用することができる。
【００４６】
また、電気配線１５は、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれに電気的に接続された電気配線を含んでおり、電気配線の切断により、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれがデータの入出力が不可能な態様になるものである。そのため、電気配線１５ａ，１５ｂのうちすくなくともいずれか一方の切断という簡単な作業でベアチップ１の使用状態と非使用状態とを選択することができる。
【００４７】
また、本実施の形態の半導体メモリモジュールによれば、図５に示す従来製品のショット配置を変更することなく、従来製品の未使用のダイシングライン部分に半導体記憶部使用／非使用選択回路を搭載するため、従来製品の形態および従来のダイシング手法の一部を利用しながら、前述の効果を得ることができる。
【００４８】
本実施の形態のベアチップの製造方法は、１枚のウエハを形成するステップと、ウエハに、互いにデータを独立して記憶可能な第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂを形成するとともに、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれの間にダイシンマシンの刃の幅とほぼ同等の幅のダイシング領域を形成するステップと、複数の第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂのユニットごとに分けてダイシングのための領域１ｃをダイシングするステップとを含んでいる。
【００４９】
また、本実施の形態のベアチップの製造方法は、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂ同士の間の領域１ｃそれぞれに、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれを、データの入出力が可能な態様およびデータの入出力が不可能な態様のうちいずれかの態様にすることが可能な半導体記憶部使用／非使用選択回路としての電気配線１５ａ，１５ｂを形成するステップを含んでいる。次に、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれごとに分けて領域１ｃをダイシングするステップとを含んでいる。
【００５０】
上記の製法によれば、既存のダイシング方法を用いてダイシングすることが可能であるとともに、ダイシングしない領域を有効に利用して、電気配線１５ａ，１５ｂを設けることができる。
【００５１】
本実施の形態のベアチップの製造方法においては、電気配線１５ａ，１５ｂは、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂが１枚の半導体ウェハの一部である段階において、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれに電気的に接続される。
【００５２】
上記の製法によれば、より簡単に電気配線１５ａ，１５ｂを第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂそれぞれに電気的に接続することができる。
【００５３】
なお、本実施の形態の半導体メモリモジュールにおいては、第１の半導体記憶部１ａおよび第２の半導体記憶部１ｂの２つの半導体記憶部を有する半導体チップを例にして説明したが、半導体記憶部それぞれに切断可能な電気配線が接続されている半導体チップであれば、半導体記憶部の数は２つに限られない。
【００５４】
また、半導体記憶部使用／非使用選択回路としては、電気配線を例に挙げて説明したが、複数の半導体記憶部のうちのいずれか１または任意の組合せの半導体記憶部それぞれを、使用可能な状態と使用不可能な状態とに切換えることが可能な回路であれば、他の回路であってもよい。
【００５５】
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えるべきである。本発明は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５６】
【発明の効果】
本発明によれば、複数のベアチップが一体的に封止された半導体メモリモジュールにおいて、不良であることが検出されたベアチップと予備のベアチップとを置換する機能が備えられている半導体メモリモジュールおよびそれに用いる半導体チップの製造方法を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態の半導体記憶装置を構成するベアチップを製造するためのウェハのショット配置図であり、ベアチップをダイシングするときのダイシングラインおよび活性／被活性選択回路を搭載する領域が示されている。
【図２】本実施の形態の半導体記憶装置を構成するベアチップを示す図である。
【図３】本実施の形態の半導体記憶装置であるベアチップの他の例を説明するための図である。
【図４】本実施の形態の半導体メモリモジュールの構成を説明するための図である。
【図５】従来の半導体記憶装置であるベアチップを製造するためのウェハにおけるダイシングラインを示す図である。
【図６】従来のダイシングされた後のベアチップを説明するための図である。
【図７】従来の半導体メモリモジュールのベアチップの配置を示す図である。
【符号の説明】
１　ベアチップ、１ａ　第１の半導体記憶部、１ｂ　第２の半導体記憶部、１ｃ　領域、４０　ウェハ、１２　ダイシングライン、５　ボンディングワイヤ、６　ボンディングパッド、１５，１５ａ，１５ｂ　電気配線、１６　ボンディングワイヤ。

Claims (6)

  1. 複数の半導体チップが合体した１枚の板状の半導体素材を含む半導体チップ集合体がモジュール基板上に複数搭載された半導体メモリモジュールであって、
    前記半導体チップ集合体は、
    前記半導体素材に設けられた、単独で前記複数の半導体チップとして機能する複数の半導体記憶部と、
    該複数の半導体記憶部それぞれを、前記データの入出力が可能な態様および前記データの入出力が不可能な態様のうちいずれかの態様にする半導体記憶部使用／非使用選択回路とを備えた、半導体メモリモジュール。
  2. 前記半導体記憶部使用／非使用選択回路が、前記半導体記憶部同士の間の領域に設けられた、請求項１に記載の半導体メモリモジュール。
  3. 前記半導体記憶部使用／非使用選択回路は、前記複数の半導体記憶部それぞれに電気的に接続された電気配線を含み、該電気配線の切断により、複数の半導体記憶部それぞれを前記データの入出力が不可能な態様にする、請求項１に記載の半導体メモリモジュール。
  4. 前記電気配線は、前記半導体素材の上に設けられている、請求項１に記載の半導体メモリモジュール。
  5. １枚のウエハを形成するステップと、
    ウエハ上において、互いに独立してデータを記憶可能な複数の半導体記憶部を形成するとともに、該半導体記憶部それぞれの間にダイシングマシンの刃の幅とほぼ同等の幅のダイシング領域を形成するステップと、
    前記複数の半導体記憶部を、該複数の半導体記憶部のうちから選択された２以上の半導体記憶部同士の間の領域それぞれに、該２以上の半導体記憶部それぞれを、前記データの入出力が可能な態様および前記データの入出力が不可能な態様のうちいずれかの態様にすることが可能な半導体記憶部使用／非使用選択回路を設けるステップと、
    前記２以上の半導体記憶部ごとに分けて前記ダイシング領域をダイシングするステップとを備えた、半導体チップの製造方法。
  6. 前記半導体記憶部使用／非使用選択回路は、前記半導体記憶部が１枚の半導体ウェハの一部である段階において、前記複数の半導体記憶部それぞれに電気的に接続される、半導体チップの製造方法。
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