JP2006041480A - 半導体装置におけるパッド部の配線構造 - Google Patents

半導体装置におけるパッド部の配線構造 Download PDF

Info

Publication number
JP2006041480A
JP2006041480A JP2005140499A JP2005140499A JP2006041480A JP 2006041480 A JP2006041480 A JP 2006041480A JP 2005140499 A JP2005140499 A JP 2005140499A JP 2005140499 A JP2005140499 A JP 2005140499A JP 2006041480 A JP2006041480 A JP 2006041480A
Authority
JP
Japan
Prior art keywords
bias
wiring
semiconductor device
pads
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005140499A
Other languages
English (en)
Other versions
JP4921724B2 (ja
Inventor
Dong Heon Yang
東 憲 梁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2006041480A publication Critical patent/JP2006041480A/ja
Application granted granted Critical
Publication of JP4921724B2 publication Critical patent/JP4921724B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 パッド部の下の空いた空間に配線を配置させて空間活用度を上げることにより、増加された配線を安定に配置させることができる半導体装置のパッド部配線構造を提供すること。
【解決手段】本発明は、半導体装置の中央部分に配列された複数のパッドと、複数のパッドと同一層に形成され、該複数のパッドの両側に配列されて、所定量の信号のための複数の第１バイアス配線と、第１バイアス配線及びパッドの下において、第１バイアス配線と垂直な方向に配列され、所定量の信号のための複数の第２バイアス配線とを備え、第２バイアス配線が、隣接するパッドの間に向かって第１バイアス配線と垂直な方向に延伸し、パッドの間で折れ曲がり、複数のパッドの下を通って第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする。
【選択図】 図４

Description

本発明は、半導体装置に関し、より詳細には、所定量の信号のための信号経路として利用されるバイアス配線を有する半導体装置におけるパッド部の配線構造に関する。
図１は、従来の半導体装置におけるパッド部の配置領域を示す平面図である。
図１に示すように、従来の半導体装置において、パッド部２の配置は、メモリアレー部１の周辺部分に配列される通常のタイプと、メモリアレー部１の中央部分に配列されるＬＯＣタイプと、この両タイプが同時に適用されメモリアレー部１の周辺部分及び中央部分の両方に配置されるデュアルパッド（ｄｕａｌ ｐａｄ）タイプとがある。このように配置されるパッド部において、そのパッドの構成としては、ボンディングパッド、及びプローブテストのためのプローブパッドがある。
以下、従来の半導体装置のパッド部がメモリアレー部の周辺部分に配置されたものとして説明を行う。
図２は、従来の半導体装置におけるパッド部の配線構造を示す平面図である。また、図３は、図２のＡ−Ｂ線に沿った配線構造を示す断面図である。
図２及び図３に示すように、従来の半導体装置におけるパッド部の配線構造は、半導体装置の中央部分に配列された複数のパッド１１を有するパッドアレイと、パッドアレイの両側に、パッドアレイと同一平面上に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線１３と、パッド１１及び第１バイアス配線１３の下に、第１バイアス配線１３と直交する方向に配列されて、所定量の信号のための信号経路として利用される複数の第２バイアス配線１５とを備える。
図２において、第１バイアス配線１３は、各々、Ｖａ１、 Ｖｂ１、 Ｖｃ１、Ｖｘ１と示されており、第２バイアス配線１５は、各々、Ｖｄ、Ｖｅと示されている。また、参照符号１７は、最下層に対応し、第２バイアス配線１５と電気的に接続するバイアスラインを示している。
上記のような構成を有する従来の半導体装置のパッド部の配線構造では、パッドアレイの両側に配置された、各々、Ｖａ１、Ｖｂ１、Ｖｃ１、Ｖｘ１と示された複数の第１バイアス配線１３が各々パッド１１と接続されて、半導体装置を動作させる。この場合、パッド１１と第１バイアス配線１３とは同一層でパターニングされることが一般的である。
また、Ｖｄ及びＶｅで示された第２バイアス配線１５は、第１バイアス配線１３の下位層にパターニングされ、第１バイアス配線１３とはほぼ垂直な方向に配列される。
一方、最下層のバイアスライン１７は、Ｖｚ１によりバイアスされ、第１バイアス配線１３と同じ方向に配列される。
半導体装置が高集積化、多機能化されるにつれ、半導体装置にはより多くのバイアス配線を備えることが必要となる。このことは、半導体装置内のバイアス配線の構造が複雑になるばかりでなく、その数も増加することにつながる。ところが、パッド部の面積は限られている。このため、配線の数に応じてチップの大きさを増加し、または、チップの大きさはそのままで配線の幅及び間隔を減らす対処方法が提案されている。
しかしながら、チップの大きさを増加させることは、半導体装置の競争力を低下させる要因になるので、競争力の面において不適切であり、また、チップの大きさはそのままで配線の幅及び間隔を減らすことは配線の抵抗と容量の増加をもたらし、装置の動作性能を低下させてしまうという問題がある。
本発明は、上記のような従来の技術の問題を解決するためになされたもので、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、増加された配線を安定に配置させることができる半導体装置におけるパッド部の配線構造を提供することを目的とする。
上記の目的を達成するために、本発明に係る半導体装置のパッド部配線構造は、中央部分に配列された複数のパッドを有するパッドアレイと、複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線と、第１バイアス配線の下において、前記パッドの下を通って前記第１バイアス配線と垂直に交叉する方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備えることを特徴とする 。
複数の前記パッドが、ボンディングパッド及びプローブパッドを含む。
複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えている。
前記第２バイアス配線が、少なくとも２つの隣接する前記パッドの下を通るように延伸している。
また、前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有する。
前記第１バイアス配線及び前記第２バイアス配線に、同一量の信号が送出される。
また、本発明に係る半導体装置のパッド部配線構造は、中央部分に配列された複数のパッドを有するパッドアレイと、該複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線と、前記第１バイアス配線及びパッドの下において、前記第１バイアス配線と垂直な方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備え、前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする。
前記第２バイアス配線の下に、前記第２バイアス配線と電気的に接続されるバイアスラインを更に備える。
複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えている。
前記第１及び第２バイアス配線に、同一量の信号が送出される。
本発明に係る半導体装置におけるパッド部の配線構造によれば、パッドの下の空いている空間にバイアス配線を配置させるようにしたので、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、パッド部の空間活用度を上げて、複数の配線を安定に配列させることができる。 従って、本発明は、パッド部の面積を有効に利用して配線を配置し、チップサイズを減少させることができるという効果を奏する。
以下、添付の図面を参照しながら、本発明に係る半導体装置におけるパッド部の配線構造を説明する。
本発明は、パッドの下の空いている空間に第１バイアス配線と平行な方向に第２バイアス配線を配置させることにより、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、パッド部の空間活用度を上げて、増加した配線を安定に配置させることができる半導体装置におけるパッド部の配線構造を提供する。
図４は、本発明の好ましい実施の形態に係る半導体装置のパッド部の配線構成を示す平面図である。また、図５は、図４のＣ−Ｄ線に沿った配線構成を示す断面図である。
図４及び図５に示すように、本発明の好ましい実施の形態に係る半導体装置におけるパッド部の配線構造は、半導体装置の中央部分に配列された複数のパッド２１を有するパッドアレイと、パッドアレイと同一層に形成され、かつパッドアレイの両側に配列されて、所定量の信号を伝送可能な信号経路として利用される複数の第１バイアス配線２３と、第１バイアス配線２３の下において、第１バイアス配線２３と交叉する方向に配列されて、所定量の信号を伝送可能な信号経路として利用される複数の第２バイアス配線２５とを備えている。
パッド２１の構成としては、ボンディングパッド及びプローブパッドがある。 また、第１及び第２バイアス配線２３、２５には同量の信号が送出される。
第２バイアス配線２５は、第１バイアス配線２３及びパッド２１の下において、第１バイアス配線２３と垂直な方向に配列される。複数の第２バイアス配線２５のうち、一部の配線（Ｖｆ及びＶｇと示された第２バイアス配線）は隣接するパッド２１の間で二分割されて、それぞれ複数のパッド２１の下側を通るように配置される。この際、Ｖｆ及びＶｇと示された第２バイアス配線２５が、少なくとも２つの隣接するパッド２１の下を通る。
即ち、本発明では、従来技術のパッド部の配線構造と異なって、少なくとも２つの隣接するパッド２１の下を通るバイアス配線Ｖｆ、Ｖｇを有する第２バイアス配線２５を備えている。
より詳細に説明すると、第２バイアス配線２５のうち、第２バイアス配線Ｖｆ、Ｖｇは、第１バイアス配線２３の下位層にパターニングされたものであって、まず第１バイアス配線２３と垂直な方向に延伸し、そして隣接するパッド２１の間で垂直に折れ曲がって、複数の隣接するパッド２１の下を通って第１バイアス配線２３と平行な方向に延伸する。
一方、第２バイアス配線２５のうち、第２バイアス配線Ｖｄは、隣接する２つのパッド２１間で第１バイアス配線２３と垂直な方向に配列される
上記の構成を有する本発明に係る半導体装置におけるパッド部の配線構造では、図４及び図５に示すように、Ｖａ２、Ｖｂ２、Ｖｃ２、またはＶｘ２と示された各第１バイアス配線２３がパッドアレイの両側に配置され、それぞれパッド２１と電気的に接続されて、半導体装置を動作させる。この場合、パッド２１と第１バイアス配線２３とは同一層にパターニングされている。
ここで、第１バイアス配線２３は、電源電圧、接地電圧、参照電圧（例えば、ＶＤＤ（外部供給電源電圧）、ＶＳＳ（外部供給接地電圧）、ＶＤＤＱ（データバッファ供給電圧）、ＶＳＳＱ（データバッファ接地電圧）、ＶＤＤＬ（ＤＬＬ回路に供給される電源電圧）、ＶＳＤＬ（ＤＬＬ回路に供給される接地電圧）及びＶＲＥＦ（基準電圧））などを供給する配線である。
また、最下層に配置されるバイアス配線２７は、Ｖｚ２によりバイアスされ、第１バイアス配線２３と同一方向に配列される。
このように、本好ましい実施の形態に係る半導体装置のパッド部の配線構造では、パッドの下の空いている空間に第２バイアス配線を配置させることにより、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、パッド部の空間活用度を上げて、複数の配線を安定に配列させることができる。 即ち、本発明は、パッド部の面積を有効に利用して配線を配置するようにしたので、チップサイズを減少させることができるという効果がある。また、本発明に係るパッド部の配線構造は、所定の電力を有する全ての配線に適用可能であり、所定量の信号のための信号経路として利用できる。
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の半導体装置におけるパッド部の配置領域を示す平面図である。 従来の半導体装置におけるパッド部の配線構造を示す平面図である。 図２のＡ−Ｂ線に沿った配線構造を示す断面図である。 本発明に係る半導体装置におけるパッド部の配線構造を示す平面図である。 図４のＣ−Ｄ線に沿った配線構造を示す断面図である。
符号の説明
１ メモリアレー部
２ パッド部
１１、２１ パッド
１３、２３ 第１バイアス配線
１５、２５ 第２バイアス配線
１７、２７ 最下層のバイアス配線

Claims (10)

  1. 半導体装置の中央部分に配列された複数のパッドを有するパッドアレイと、
    複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて所定量の信号のための信号経路として利用される複数の第１バイアス配線と、
    前記第１バイアス配線の下において、前記パッドの下を通って前記第１バイアス配線と垂直に交叉する方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備えることを特徴とする半導体装置におけるパッド部の配線構造。
  2. 複数の前記パッドが、ボンディングパッド及びプローブパッドを含むことを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
  3. 複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えることを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
  4. 前記第２バイアス配線が、少なくとも２つの隣接する前記パッドの下を通るように延伸していることを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
  5. 前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
  6. 前記第１バイアス配線及び前記第２バイアス配線に、同一量の信号が送出されることを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
  7. 半導体装置の中央部分に配列された複数のパッドを有するパッドアレイと、
    複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線と、
    前記第１バイアス配線及び前記パッドの下において、前記第１バイアス配線と垂直な方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備え、
    前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする半導体装置におけるパッド部の配線構造。
  8. 前記第２バイアス配線の下に、前記第２バイアス配線と電気的に接続されるバイアスラインを更に備えることを特徴とする請求項７記載の半導体装置におけるパッド部の配線構造。
  9. 複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えることを特徴とする請求項７記載の半導体装置におけるパッド部の配線構造。
  10. 前記第１及び第２バイアス配線に、同一量の信号が送出されることを特徴とする請求項７記載の半導体装置におけるパッド部の配線構造。
JP2005140499A 2004-07-23 2005-05-13 半導体装置におけるパッド部の配線構造 Expired - Fee Related JP4921724B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040057679A KR100548582B1 (ko) 2004-07-23 2004-07-23 반도체소자의 패드부
KR10-2004-0057679 2004-07-23

Publications (2)

Publication Number Publication Date
JP2006041480A true JP2006041480A (ja) 2006-02-09
JP4921724B2 JP4921724B2 (ja) 2012-04-25

Family

ID=35656290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005140499A Expired - Fee Related JP4921724B2 (ja) 2004-07-23 2005-05-13 半導体装置におけるパッド部の配線構造

Country Status (5)

Country Link
US (1) US7227269B2 (ja)
JP (1) JP4921724B2 (ja)
KR (1) KR100548582B1 (ja)
CN (1) CN100397633C (ja)
TW (1) TWI289919B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053666B1 (ko) 2009-07-31 2011-08-02 주식회사 하이닉스반도체 반도체 장치의 레이아웃 구조

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895353B1 (ko) * 2007-10-12 2009-04-29 스테코 주식회사 반도체 패키지
JP5656611B2 (ja) * 2010-12-20 2015-01-21 キヤノン株式会社 半導体装置及び固体撮像装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248043A (ja) * 1985-08-27 1987-03-02 Nec Corp 半導体集積回路
JPH07106522A (ja) * 1993-09-30 1995-04-21 Hitachi Ltd 半導体集積回路
JP2002050179A (ja) * 2000-08-01 2002-02-15 Fujitsu Ltd 半導体記憶装置
JP2004055080A (ja) * 2002-07-23 2004-02-19 Renesas Technology Corp 半導体メモリモジュールおよびそれに用いる半導体チップの製造方法
JP2005012209A (ja) * 2003-06-17 2005-01-13 Samsung Electronics Co Ltd 半導体装置の信号バスラインレイアウト構造及びその方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120427A (ja) * 1992-10-05 1994-04-28 Toshiba Corp パッド周辺回路
JP3328542B2 (ja) * 1997-03-19 2002-09-24 富士通株式会社 高周波半導体集積回路装置
US6064116A (en) * 1997-06-06 2000-05-16 Micron Technology, Inc. Device for electrically or thermally coupling to the backsides of integrated circuit dice in chip-on-board applications
TWI252582B (en) * 2001-02-27 2006-04-01 Sanyo Electric Co Switch circuit device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248043A (ja) * 1985-08-27 1987-03-02 Nec Corp 半導体集積回路
JPH07106522A (ja) * 1993-09-30 1995-04-21 Hitachi Ltd 半導体集積回路
JP2002050179A (ja) * 2000-08-01 2002-02-15 Fujitsu Ltd 半導体記憶装置
JP2004055080A (ja) * 2002-07-23 2004-02-19 Renesas Technology Corp 半導体メモリモジュールおよびそれに用いる半導体チップの製造方法
JP2005012209A (ja) * 2003-06-17 2005-01-13 Samsung Electronics Co Ltd 半導体装置の信号バスラインレイアウト構造及びその方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053666B1 (ko) 2009-07-31 2011-08-02 주식회사 하이닉스반도체 반도체 장치의 레이아웃 구조

Also Published As

Publication number Publication date
TW200605301A (en) 2006-02-01
CN100397633C (zh) 2008-06-25
JP4921724B2 (ja) 2012-04-25
TWI289919B (en) 2007-11-11
KR100548582B1 (ko) 2006-02-02
US7227269B2 (en) 2007-06-05
US20060017178A1 (en) 2006-01-26
CN1725482A (zh) 2006-01-25
KR20060008026A (ko) 2006-01-26

Similar Documents

Publication Publication Date Title
JP2012114241A (ja) 半導体チップおよび半導体装置
JP4969934B2 (ja) 半導体装置
JP5264135B2 (ja) 半導体集積回路及びマルチチップモジュール
JP2005210106A (ja) 半導体装置
JP2011061090A (ja) 半導体装置及びこれを備える半導体パッケージ
JP4921724B2 (ja) 半導体装置におけるパッド部の配線構造
JP2008182062A (ja) 半導体装置
JP2009283673A (ja) 半導体装置
JP4754201B2 (ja) 半導体装置
JP2010258298A (ja) 半導体集積回路チップおよびそのレイアウト方法
JP2007294768A (ja) 半導体装置
US7518898B2 (en) Semiconductor memory device with strengthened power and method of strengthening power of the same
JP2003332448A (ja) 半導体装置
JP2006286688A (ja) 半導体装置
US6611011B2 (en) Memory cell array divided into a plurality of subarrays arranged in matrix form
KR100390203B1 (ko) 반도체 집적회로 장치
JP2005229118A (ja) マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法
US7196401B2 (en) Chip-packaging with bonding options having a plurality of package substrates
JPS63152144A (ja) 半導体集積回路装置
US20070018691A1 (en) Multi-pad structure for semiconductor device
JP2005268533A (ja) 積層型半導体装置
JP2005268534A (ja) 半導体チップおよび積層型半導体装置
TWI530794B (zh) 晶片封裝結構之輸出入介面及其配置方法
KR20060091362A (ko) 본딩 패드를 이용한 반도체 장치의 패드 배치 회로
JP2012146979A (ja) 集積回路内における、インターフェースデバイスの面積効率の良い配列

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120203

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4921724

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150210

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees