JP2005012209A - 半導体装置の信号バスラインレイアウト構造及びその方法 - Google Patents

半導体装置の信号バスラインレイアウト構造及びその方法 Download PDF

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Abstract

【課題】チップサイズを増加させずにパワーノイズを減らすためにメモリ装置等の半導体装置の電源バスラインを効率的にレイアウトすることができる方法を提供すること。
【解決手段】使用されるボンディングパッドに対応するサイズ及び形状を有し、半導体装置に形成された複数のランディングパッドと、前記複数のランディングパッドの第1群の上方に形成された複数のボンディングパッドと、前記複数のランディングパッドの第2群の上方に形成された電源供給ラインと、を備える。
【選択図】図1

Description

本発明は、半導体装置のシングルバスラインレイアウト方法に係るもので、特にチップサイズを増加させずにパワーノイズを減らすためにメモリ装置等の半導体装置の電源バスラインを効率的にレイアウトすることができる方法に関する。
半導体装置の多くは2次元アレイに配置されたメモリブロックのような多数の回路を含む。回路のアレイは、回路アレイの外側のエッジ領域と回路間のセンタ領域とを定義する。典型的には、その連結はエッジ領域とセンタ領域のいずれか一方、或いはこれらの両方でなされる。この目的のため、ボンディングパッドが典型的にはこれらの2領域に形成される。また、電源バスラインは装置のすべてを通してルーティングされ、典型的には、電源バスラインは装置のエッジ領域とセンタ領域の両方に形成される。
半導体集積回路は1種類以上の装置パッケージを収容するように製造することが一般的である。例えば、メモリ回路のような特定の集積回路はボードオンチップ(BOC)パッケージまたはマルチチップパッケージ(MCP)にパッケージングされる。典型的には、BOCは回路のセンタ領域におけるボンディングパッドとの連結を用いることにより、一般にセンタパッド構造を有する。一方、MCPは典型的にはエッジ領域におけるボンディングパッドとの連結を用いることにより、一般にエッジパッド構造を有する。
回路は両タイプのパッケージを収容するように製造される。即ち、回路は典型的にはいずれかのパッケージ形態でパッケージされるように製造される。この目的のため、ボンディングパッドと電源バスラインは装置のエッジ領域とセンタ領域の両方に形成される。しかしながら、最終的にチップがパッケージされるときには、連結はパッケージに基づいた適当なボンディングパッド、即ち、エッジ領域またはセンタ領域でなされる。電源ラインとバスラインが両方の領域に形成されるので、バスラインはセンタ領域の個別の回路間及び回路とエッジ領域の装置とエッジとの間の空間に合うように小さく形成されなければならない。
小さい電源ラインは特定の欠点を有する。例えば、小さい電源バスラインの相対的に低い伝導度のため、回路はパワーノイズの問題を生じさせる。パワーノイズは装置がエッジパッド構造とセンタパッド構造のいずれかに連結されるかに従い、装置の特定の領域で特に高くなりうる。
そこで、本発明の目的は、従来方法の欠点を緩和する集積回路装置の電源バスラインをレイアウトし製造する方法を提示する。本発明によると、電源バスラインとボンディングパッドは装置のエッジ領域とセンタ領域の両方には形成されない。ボンディングパッドは用いられるパッケージに従い所定の領域に形成され、電源バスラインは他の領域に形成される。これはボンディングパッドをランディングパッドの上方に形成することによりなされる。ランディングパッドは装置の上部表面の下方のセンタ領域及びエッジ領域の両方に形成される。装置がエッジパッド構造にパッケージされると、ボンディングパッドはエッジ領域のランディングパッドの上方に形成され、電源供給バスラインはセンタ領域のランディングパッドの上方に形成される。同様に、装置がセンタパッド構造にパッケージされると、ボンディングパッドはセンタ領域のランディングパッドの上方に形成され、電源供給バスラインはエッジ領域のランディングパッドの上方に形成される。ボンディングパッドは導電性ビアを通してランディングパッドに連結される。電源バスラインがボンディングパッドと同一な領域に形成されないため、電源バスラインは相対的に大きい部分を占めることができる。即ち、電源バスラインは従来よりも一層大きく作られることができる。結果的に、従来方法のパワーノイズの欠点を取り除くことになる。
本発明の第1実施形態によると、本発明は半導体装置を提示する。本発明の装置は半導体装置に形成され、ボンディングパッドに対応するサイズ及び形状となった複数のランディングパッドを含む。複数のボンディングパッドはランディングパッドの第1群の上方に形成される。電源供給ラインはランディングパッドの第2群の上方に形成される。前記ボンディングパッドは第1方向に形成され、電源供給ラインは第2方向に形成される。これらの2つの方向は直交する。前記電源供給ラインは電源電圧供給ラインである。電源供給ラインはグラウンドラインであってもよい。前記装置はランディングパッドの第2群の上方に形成された第2電源供給ラインを含む。電源供給ラインの一方は電源電圧供給ラインまたはグラウンドラインである。電源供給ラインの他の一方は電源電圧供給ラインとグラウンドラインの他の一方である。それぞれのランディングパッドは導電層を含む。導電性層はメタル層またはポリシリコン層である。前記それぞれのランディングパッドはゲートポリシリコン層、プレートポリシリコン層及びメタル層を含む。半導体装置はメモリ回路である。メモリ回路は前記半導体装置の複数のメモリブロック間のセンタ領域及び該複数のメモリブロックの外側のエッジ領域を定義する複数のメモリブロックを含む。ランディングパッドはセンタ領域とエッジ領域の両方に形成される。前記ボンディングパッドと電源ラインの一方はセンタ領域とエッジ領域の一方に形成され、ボンディングパッドと電源ラインの他の一方はセンタ領域とエッジ領域の他の一方に形成される。本発明の装置はボードオンチップ構造及びマルチチップパッケージ構造に用いられる。
本発明の他の実施形態によると、本発明は複数の回路ブロック間のセンタ領域及び該複数の回路ブロックの外側のエッジ領域を定義する複数の回路ブロックを備えた半導体装置を提示する。複数の第1ランディングパッドはセンタ領域に形成され、複数の第2ランディングパッドはエッジ領域に形成され、前記ランディングパッドはボンディングパッドに対応するサイズ及び形状を有する。複数のボンディングパッドは複数の第1ランディングパッド及び複数の第2ランディングパッドの一方の上方に形成される。電源供給ラインは複数の第1ランディングパッド及び複数の第2ランディングパッドの他の一方の上方に形成される。前記回路ブロックはメモリブロックであってもよい。前記ボンディングパッドはセンタ領域に形成され、電源供給ラインはエッジ領域に形成される。或いは、電源供給ラインはセンタ領域に形成され、ボンディングブロックはエッジ領域に形成されてもよい。前記ボンディングパッドは第1方向に形成され、電源供給ラインは第2方向に形成される。前記電源供給ラインは電源電圧供給ラインである。電源供給ラインはグラウンドラインであってもよい。第2電源供給ラインは複数の第1ランディングパッド及び複数の第2ランディングパッドの他の一方の上方に形成される。前記一方の第1及び第2電源供給ラインは電源電圧供給ラインとグラウンドラインの一方である。前記第1及び第2電源電圧供給ラインの一方は電源電圧とグラウンドラインの他の一方である。前記それぞれのランディングパッドは導電層を含む。それぞれのランディングパッドはメタル層を含むことができる。それぞれのランディングパッドはポリシリコン層を含むことができる。それぞれのランディングパッドはゲートポリシリコン層、プレートポリシリコン層及びメタル層を含むことができる。本発明の装置はボードオンチップ構造及びマルチチップパッケージ構造に用いられることができる。
本発明の実施形態による半導体装置を製造する方法は、複数のランディングパッドは半導体装置に形成され、前記ランディングパッドはボンディングパッドに対応するサイズ及び形状である。複数のボンディングパッドはランディングパッドの第1群の上方に形成される。電源供給ラインはランディングパッドの第2群の上方に形成される。前記ボンディングパッドは第1方向に形成され、電源供給ラインは第2方向に形成される。第2電源供給ラインはランディングパッドの第2群の上方に形成される。前記半導体装置はメモリ回路である。複数のメモリブロックは半導体装置の該複数のメモリブロック間のセンタ領域及び該複数のメモリブロックの外側のエッジ領域を定義する複数のメモリブロックを含む。ランディングパッドはセンタ領域とエッジ領域の両方に形成される。前記ボンディングパッド及び電源ラインの一方はセンタ領域及びエッジ領域の一方に形成され、ボンディングパッドと電源ラインの他の一方はセンタ領域とエッジ領域の他の一方に形成される。本発明はボードオンチップ構造及びマルチチップパッケージ構造の装置を形成するために用いられることができる。
本発明のまた他の実施形態による半導体装置を製造する方法において複数の回路ブロックは該複数の回路ブロック間のセンタ領域及び該複数の回路ブロックの外側のエッジ領域を定義する複数の回路ブロックを形成する。複数の第1ランディングパッドはセンタ領域に形成され、複数の第2ランディングパッドはエッジ領域に形成され、前記ランディングパッドはボンディングパッドに対応するサイズ及び形状である。複数のボンディングパッドは複数の第1ランディングパッド及び複数の第2ランディングパッドの一方の上方に形成される。電源供給ラインは複数の第1ランディングパッド及び複数の第2ランディングパッドの他の一方の上方に形成される。前記回路ブロックはメモリブロックである。ボンディングパッドはセンタ領域に形成され、電源供給ラインはエッジ領域に形成されることができる。電源供給ラインはセンタ領域に形成され、ボンディングパッドはエッジ領域に形成されることができる。ボンディングパッドは第1方向に形成され、電源供給ラインは第2方向に形成されることができる。第2電源供給ラインは複数の第1ランディングパッドと複数の第2ランディングパッドの他の一方の上方に形成される。前記第1及び第2電源供給ラインの一方は電源電圧供給ラインとグラウンドラインの一方である。
本発明によれば、チップサイズを増加させずにパワーノイズを減らすことができる。
本発明の前述の目的及び他の目的、特徴、利点などは、添付の図面を参照しながら、本発明の好ましい実施の形態の詳細な説明により明らかになるだろう。図面によりその重要性が評価されるのではなく、本発明の原理を説明するために図面を参照する。なお、図面を通して、同様な構成要素には同一の参照符号を用いた。
図8は従来の半導体メモリ装置のボンディングパッドと電源供給バスラインのレイアウトを説明するブロック図である。装置2は基板20上に複数のメモリブロック10、11、12、13を含む。センタ領域CRは図示したように複数のメモリブロック間に定義され、エッジ領域ERはこれらの複数のメモリブロックと基板20のエッジとの間(すなわち、複数のメモリブロックの外側)に定義される。図示したように、複数のボンディングパッドBPはエッジ領域ERとセンタ領域CRの両方に形成される。各領域に一対の電源供給バスラインが形成される。特に、エッジ領域ERで電源供給バスラインP1、P2はボンディングパッドBPの両側に形成され、電源供給バスラインP11、P12はセンタ領域CRでボンディングパッドBPの両側に形成される。
図8の装置はセンタパッド構造及びエッジパッド構造の両方に適合するように製造される。よって、電源供給ラインP1、P2、P11、P12だけでなく、ボンディングパッドBPはセンタ領域CR及びエッジ領域ERの両方に形成される。両領域がボンディングパッドと電源供給ラインの両方に適合するように作られるため、電源供給ラインはボンディングパッドの側方に形成されることになる。エッジ領域ER及びセンタ領域CRに与えられる空間のサイズは制限されるため、電源供給ラインを細く作らなければならず、伝導度が低下し電源供給信号ノイズが増大することになる。
図1は本発明の実施形態に従いセンタパッドシステムに適用された半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを説明するブロック図である。図1の装置21は基板20上に形成された複数のメモリブロック10、11、12、13を含む。メモリブロック10、11、12、13はセンタ領域CR及びエッジ領域ERを定義する。本発明によると、ランディングパッドLPは装置表面の下のセンタ領域CR及びエッジ領域ERの両方に形成される。装置21がエッジパッド構造を有するため、ボンディングパッドBPはセンタ領域CRのランディングパッドLPの上方に形成される。また、センタパッド構造であるため、ボンディングパッドがエッジ領域ERに必要とされなくて、エッジ領域ERに形成されない。その代わりに電源供給ラインP1、P2がランディングパッドLPの上方のエッジ領域ERに形成される。
ボンディングパッドがエッジ領域ERに収容される必要がないため、電源供給ラインP1、P2が相対的に広く作られることができる。これは電源供給バスラインP1、P2の伝導度を増加させ、電源供給信号ノイズを減少させる結果となる。センタ領域CRで従来のサイズの電源供給ラインP11、P21がセンタ領域でランディングパッドLP及びボンディングパッドBPから離隔されて形成される点に注目されたい。
図2Aは図1の装置21の部分A1の部分拡大図である。図2Aに示すように、一対の電源供給バスラインP1、P2はランディングパッドLPの上方に形成される。バスラインP1は電源供給電圧VDDに適用され、電源供給バスラインP2はグラウンド電圧VSSに適用されることができる。バスラインP1、P2の電源供給電圧及びグラウンド電圧への適用は逆であってもよい。即ち、バスラインP1がグラウンド電圧VSSに適用され、バスラインP2が電源供給電圧VDDに適用されてもよい。
図1は一対の電源供給バスラインP1、P2が両方のエッジ領域ERに形成された実施形態を説明する。本発明によると、シングル電源供給バスラインはエッジ領域の一方または両方に形成されることができる。図2Bはランディングパッドの上方のシングル電源供給バスラインを示す基板21の図1の部分A1の部分拡大図である。シングルバスラインはP2、P1として表示され、これは電源供給電圧VDDまたはグラウンドVSSに適用されることができる。図2の部分図面では、本発明による二者択一の構造を説明するためにA1’と表示する。図2Bの構造においてシングル電源バスラインはVDDまたはVSSに適用されることができる。一実施形態では、他方のエッジ領域ERはVDD及びVSSに適用された別のシングル電源供給ラインで形成されることができる。
本説明で電源供給電圧は単純な例であり、VDD及びVSSに言及されていることに注目されたい。電源供給ラインはここで任意の供給電圧信号にも適用されることができることを理解されたい。
図3はラインA−A’による図1の基板21の断面図である。図3に示すように、ゲートポリシリコン層102は基板100上に形成され、絶縁膜110は基板100及びゲートポリシリコン層102上に形成される。ポリシリコン膜で形成された第1ランディングパッド層120は絶縁膜110上に形成され、第2絶縁膜122はポリシリコン膜120及び絶縁膜110上に形成される。メタルM1で作られた第2ランディングパッド層140は第3絶縁膜130の絶縁膜122上に形成される。メタル142などのような導電体は第4絶縁膜141を通じて形成されたビアホールVIAに形成される。メタルM2で形成されるボンディングパッド150は絶縁膜141及び導電性ビア142上に形成され、このようなボンディングパッド150は装置の回路に連結を提供するためにランディングパッド140に連結される。高密度プラズマHDPフィルム151はボンディングパッド150上に形成され、窒化膜152は絶縁膜141及びHDP膜151上に形成される。保護膜160は窒化膜152上に形成される。幅Wを有する開口(opening)161はボンディングパッド150の上部表面を露出するために保護膜160、窒化膜152及びHDP膜151を通じて形成される。開口161は導電体をボンディングパッド150にボンディングするためのアクセスを提供する。
図4はラインX−X’による図1の基板21の断面図で、図5はラインY−Y’による図1の基板21の断面図である。図4及び図5は一対の電源供給バスラインP1、P2がランディングパッドLPの上方に形成されたエッジ領域ERの断面図を示す。但し、シングル電源供給バスラインを形成する場合、2個のバスラインP1、P2はシングルバスラインP1に代替されることがわかる。
図4及び図5を参照すると、ゲートポリシリコン層102は基板100上に形成され、絶縁膜110はゲートポリシリコン102の基板100上に形成される。ポリシリコン膜で形成された第1ランディングパッド層120は絶縁膜110上に形成される。メタルM1で作られた第2ランディングパッド層140は第3絶縁膜130の間の絶縁膜122上に形成される。第4絶縁膜141はランディングパッド140及び絶縁膜130上に形成される。膜141には導電性ビアが見られない。メタルM2で形成される導電性電源供給バスラインP1、P2は絶縁膜141上に形成される。高密度プラズマHDP膜151はバスラインP1、P2を覆いながら、その上に形成され、窒化膜152は絶縁膜141及びHDP膜151上に形成される。保護膜160は窒化膜152上に形成される。
図6は本発明の一実施形態に従いエッジパッドシステムに適用された半導体メモリ装置320、323のボンディングパッド及び電源供給バスラインのレイアウトを説明するためのブロック図である。上述したように、ランディングパッドLPはエッジ領域ER及びセンタ領域CRの両方に形成される。図6においてエッジ領域ERは連結ボンディングのために用いられるので、ボンディングパッドBPはエッジ領域ERのランディングLPの上方に形成される。信号電源供給バスラインP1はランディングパッドLPの上方のセンタ領域CRに形成されることがわかる。また、一層薄い電源供給バスラインP11、P12はボンディングパッド及びランディングパッドとともにエッジ領域に形成される。図3の断面図はラインA−A’に沿った図6の装置320の断面を示す。図4の断面図は図6のラインX−X’に沿った図6の装置320の断面を示す。図5の断面図は図6のラインY−Y’に沿った図6の装置320の断面を示す。
図7Aは図6の装置320の部分B1の部分拡大図である。図7Aは一対の電源供給バスラインP1、P2がランディングパッドLPの上方に形成された場合を示す。上述の実施形態のように、電源供給バスラインP1、P2は電源供給電圧VDD及びグラウンド電圧VSSにそれぞれ連結される。二者択一として電源供給バスラインP2はVDDに連結され、電源供給バスラインP1はVSSに連結される。また、電源供給バスラインP1、P2のいずれ一方は装置の電源供給電圧及びグラウンド電圧に連結される。
図7Bはシングル電源供給バスラインがランディングパッドLPの上方に形成された図6の装置320の部分B1の部分拡大図である。図7Bにおいてシングル電源供給バスラインはP2、P1に表示される。バスラインはVDDまたはグラウンド電圧VSSなどのような任意の電源供給電圧とも連結される。
本発明は好ましい実施形態をもって図示され説明されたが、当業者であれば、特許請求の範囲の記載に基づいて、本発明の思想及び範囲から逸脱しない限り、多様な変更が可能であることを理解できるであろう。
本発明の第1実施形態によるセンタパッド方式が適用された半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを示したブロック図である。 本発明によるランディングパッドの上方の一対の電源供給バスラインを説明する図1の特定部分の部分拡大図である。 本発明によるランディングパッドの上方のシングル電源供給バスラインを説明する図1の部分拡大図である。 図1の線A−A’に沿った断面図である。 図1の線X−X’に沿った断面図である。 図1の線Y−Y’に沿った断面図である。 本発明の第2実施形態によるエッジパッド方式が適用された半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを示したブロック図である。 本発明によるランディングパッドの上方の一対の電源供給バスラインを説明する図6の特定部分の部分拡大図である。 本発明によるランディングパッドの上方の単一電源供給バスラインを説明する図6の特定部分の部分拡大図である。 従来の半導体メモリ装置のボンディングパッド及び電源供給バスラインのレイアウトを示したブロック図である。

Claims (48)

  1. 使用されるボンディングパッドに対応するサイズ及び形状を有し、当該半導体装置に形成された複数のランディングパッドと、
    前記複数のランディングパッドの第1群の上方に形成された複数のボンディングパッドと、
    前記複数のランディングパッドの第2群の上方に形成された電源供給ラインと、
    を備えることを特徴とする半導体装置。
  2. 前記複数のボンディングパッドは第1方向に形成され、前記電源供給ラインは第2方向に形成されることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1及び第2方向は直交することを特徴とする請求項2に記載の半導体装置。
  4. 前記第1及び第2方向は異なることを特徴とする請求項2に記載の半導体装置。
  5. 前記電源供給ラインは電源電圧供給ラインを含むことを特徴とする請求項1に記載の半導体装置。
  6. 前記電源供給ラインはグラウンドラインを含むことを特徴とする請求項1に記載の半導体装置。
  7. 前記複数のランディングパッドの前記第2群の上方に形成された第2電源供給ラインを更に備えることを特徴とする請求項1に記載の半導体装置。
  8. 前記第1及び第2電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項7に記載の半導体装置。
  9. 前記第1及び第2電源供給ラインの他の一方は電源電圧供給ライン及びグラウンドラインの他の一方であることを特徴とする請求項8に記載の半導体装置。
  10. 前記複数のランディングパッドの各々は導電性層を含むことを特徴とする請求項1に記載の半導体装置。
  11. 前記複数のランディングパッドの各々はメタル層を含むことを特徴とする請求項1に記載の半導体装置。
  12. 前記複数のランディングパッドの各々はポリシリコン層を含むことを特徴とする請求項1に記載の半導体装置。
  13. 前記複数のランディングパッドの各々はゲートポリシリコン層、プレートポリシリコン層及びメタル層を含むことを特徴とする請求項1に記載の半導体装置。
  14. 当該半導体装置はメモリ回路であることを特徴とする請求項1に記載の半導体装置。
  15. 当該半導体装置は複数のメモリブロックを有し、
    前記複数のメモリブロックは、該複数のメモリブロックの間をセンタ領域と定義し、前記複数のメモリブロックの外側をエッジ領域と定義することを特徴とする請求項1に記載の半導体装置。
  16. 前記複数のランディングパッドは前記センタ領域と前記エッジ領域の両方に形成されることを特徴とする請求項15に記載の半導体装置。
  17. 前記複数のボンディングパッド及び前記電源供給ラインの一方は前記センタ領域及び前記エッジ領域の一方に形成され、前記ボンディングパッド及び前記電源供給ラインの他の一方は前記センタ領域及び前記エッジ領域の他の一方に形成されることを特徴とする請求項1に記載の半導体装置。
  18. 当該半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項1に記載の半導体装置。
  19. 複数の回路ブロック間のセンタ領域と該複数の回路ブロックの外側のエッジ領域とを定義する複数の回路ブロックと、
    ボンディングパッドに対応するサイズと形状とを有し、前記センタ領域に形成された複数の第1ランディングパッド及び前記エッジ領域に形成された複数の第2ランディングパッドと、
    前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの一方の上方に形成された複数のボンディングパッドと、
    前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に形成された電源供給ラインと、
    を備えることを特徴とする半導体装置。
  20. 前記回路ブロックはメモリブロックであることを特徴とする請求項19に記載の半導体装置。
  21. 前記ボンディングパッドは前記センタ領域に形成され、前記電源供給ラインは前記エッジ領域に形成されることを特徴とする請求項19に記載の半導体装置。
  22. 前記電源供給ラインは前記センタ領域に形成され、前記ボンディングパッドは前記エッジ領域に形成されることを特徴とする請求項19に記載の半導体装置。
  23. 前記ボンディングパッドは第1方向に形成され、前記電源供給ラインは前記第1方向に形成されることを特徴とする請求項19に記載の半導体装置。
  24. 前記電源供給ラインは電源電圧供給ラインを含むことを特徴とする請求項19に記載の半導体装置。
  25. 前記電源供給ラインはグラウンドラインを含むことを特徴とする請求項19に記載の半導体装置。
  26. 前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に形成された第2電源供給ラインを更に備えることを特徴とする請求項19に記載の半導体装置。
  27. 前記第1及び第2電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項26に記載の半導体装置。
  28. 前記第1及び第2電源供給ラインの他の一方は電源電圧供給ライン及びグラウンドラインの他の一方であることを特徴とする請求項27に記載の半導体装置。
  29. 前記複数の第1、第2ランディングパッドの各々は伝導層を含むことを特徴とする請求項19に記載の半導体装置。
  30. 前記複数の第1、第2ランディングパッドの各々はメタル層を含むことを特徴とする請求項19に記載の半導体装置。
  31. 前記複数の第1、第2ランディングパッドの各々はポリシリコン層を含むことを特徴とする請求項19に記載の半導体装置。
  32. 前記複数の第1、第2ランディングパッドの各々はゲートポリシリコン層、プレートシリコン層及びメタル層を含むことを特徴とする請求項19に記載の半導体装置。
  33. 当該半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項19に記載の半導体装置。
  34. ボンディングパッドに対応するサイズ及び形状を有する複数のランディングパッドを半導体装置に形成する段階と、
    前記複数のランディングパッドの第1群の上方に複数のボンディングパッドを形成する段階と、
    前記複数のランディングパッドの第2群の上方に電源供給ラインを形成する段階と、
    を含むことを特徴とする半導体装置の製造方法。
  35. 前記複数のボンディングパッドは第1方向に形成され、前記電源供給ラインは第2方向に形成されることを特徴とする請求項34に記載の半導体装置の製造方法。
  36. 前記複数のランディングパッドの前記第2群の上方に第2電源供給ラインを形成する段階を更に含むことを特徴とする請求項34に記載の半導体装置の製造方法。
  37. 前記半導体装置はメモリ回路であることを特徴とする請求項34に記載の半導体装置の製造方法。
  38. 複数のメモリブロックを形成する段階であって、前記複数のメモリブロック間のセンタ領域と該複数のメモリブロックの外側のエッジ領域とを定義する複数のメモリブロックを形成する段階を更に含むことを特徴とする請求項34に記載の半導体装置の製造方法。
  39. 前記ランディングパッドは前記センタ領域及び前記エッジ領域の両方に形成されることを特徴とする請求項38に記載の半導体装置の製造方法。
  40. 前記ボンディングパッド及び前記電源供給ラインの一方は前記センタ領域及び前記エッジ領域の一方に形成され、前記ボンディングパッド及び前記電源供給ラインの他の一方は前記センタ領域及び前記エッジ領域の他の一方に形成されることを特徴とする請求項38に記載の半導体装置の製造方法。
  41. 前記半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項34に記載の半導体装置の製造方法。
  42. 複数の回路ブロック間のセンタ領域と該複数の回路ブロックの外側のエッジ領域とを定義する複数の回路ブロックを形成する段階と、
    ボンディングパッドに対応するサイズ及び形状を有し、前記センタ領域には複数の第1ランディングパッドを形成し前記エッジ領域には複数の第2ランディングパッドを形成する段階と、
    前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの一方の上方に複数のボンディングパッドを形成する段階と、
    前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に電源供給ラインを形成する段階と、
    を含むことを特徴とする半導体装置の製造方法。
  43. 前記回路ブロックはメモリブロックであることを特徴とする請求項42に記載の半導体装置の製造方法。
  44. 前記ボンディングパッドは前記センタ領域に形成され、前記電源供給ラインは前記エッジ領域に形成されることを特徴とする請求項42に記載の半導体装置の製造方法。
  45. 前記電源供給ラインは前記センタ領域に形成され、前記ボンディングパッドは前記エッジ領域に形成されることを特徴とする請求項42に記載の半導体装置の製造方法。
  46. 前記ボンディングパッドは第1方向に形成され、前記電源供給ラインは第2方向に形成されることを特徴とする請求項42に記載の半導体装置の製造方法。
  47. 前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に第2電源供給ラインを形成することを特徴とする請求項42に記載の半導体装置の製造方法。
  48. 前記第1及び第2電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項42に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041480A (ja) * 2004-07-23 2006-02-09 Hynix Semiconductor Inc 半導体装置におけるパッド部の配線構造
WO2022252155A1 (zh) * 2021-06-02 2022-12-08 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102365683B1 (ko) 2015-11-27 2022-02-21 삼성전자주식회사 디스플레이 구동 칩

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307567A (ja) * 1994-05-13 1995-11-21 Fujitsu Ltd 薄膜多層配線基板及び半導体装置
JPH09107081A (ja) * 1996-03-21 1997-04-22 Hitachi Ltd 半導体記憶装置及び半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128737A (en) 1990-03-02 1992-07-07 Silicon Dynamics, Inc. Semiconductor integrated circuit fabrication yield improvements
US5365103A (en) 1993-02-25 1994-11-15 Hewlett-Packard Company Punchthru ESD device along centerline of power pad
US6246118B1 (en) 1999-02-18 2001-06-12 Advanced Micro Devices, Inc. Low dielectric semiconductor device with rigid, conductively lined interconnection system
US7034402B1 (en) 2000-06-28 2006-04-25 Intel Corporation Device with segmented ball limiting metallurgy
US6621168B2 (en) 2000-12-28 2003-09-16 Intel Corporation Interconnected circuit board assembly and system
US6717222B2 (en) * 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
US6858945B2 (en) 2002-08-21 2005-02-22 Broadcom Corporation Multi-concentric pad arrangements for integrated circuit pads

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307567A (ja) * 1994-05-13 1995-11-21 Fujitsu Ltd 薄膜多層配線基板及び半導体装置
JPH09107081A (ja) * 1996-03-21 1997-04-22 Hitachi Ltd 半導体記憶装置及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041480A (ja) * 2004-07-23 2006-02-09 Hynix Semiconductor Inc 半導体装置におけるパッド部の配線構造
WO2022252155A1 (zh) * 2021-06-02 2022-12-08 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置

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