JP2005012209A - 半導体装置の信号バスラインレイアウト構造及びその方法 - Google Patents
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Abstract
【解決手段】使用されるボンディングパッドに対応するサイズ及び形状を有し、半導体装置に形成された複数のランディングパッドと、前記複数のランディングパッドの第1群の上方に形成された複数のボンディングパッドと、前記複数のランディングパッドの第2群の上方に形成された電源供給ラインと、を備える。
【選択図】図1
Description
Claims (48)
- 使用されるボンディングパッドに対応するサイズ及び形状を有し、当該半導体装置に形成された複数のランディングパッドと、
前記複数のランディングパッドの第1群の上方に形成された複数のボンディングパッドと、
前記複数のランディングパッドの第2群の上方に形成された電源供給ラインと、
を備えることを特徴とする半導体装置。 - 前記複数のボンディングパッドは第1方向に形成され、前記電源供給ラインは第2方向に形成されることを特徴とする請求項1に記載の半導体装置。
- 前記第1及び第2方向は直交することを特徴とする請求項2に記載の半導体装置。
- 前記第1及び第2方向は異なることを特徴とする請求項2に記載の半導体装置。
- 前記電源供給ラインは電源電圧供給ラインを含むことを特徴とする請求項1に記載の半導体装置。
- 前記電源供給ラインはグラウンドラインを含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数のランディングパッドの前記第2群の上方に形成された第2電源供給ラインを更に備えることを特徴とする請求項1に記載の半導体装置。
- 前記第1及び第2電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項7に記載の半導体装置。
- 前記第1及び第2電源供給ラインの他の一方は電源電圧供給ライン及びグラウンドラインの他の一方であることを特徴とする請求項8に記載の半導体装置。
- 前記複数のランディングパッドの各々は導電性層を含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数のランディングパッドの各々はメタル層を含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数のランディングパッドの各々はポリシリコン層を含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数のランディングパッドの各々はゲートポリシリコン層、プレートポリシリコン層及びメタル層を含むことを特徴とする請求項1に記載の半導体装置。
- 当該半導体装置はメモリ回路であることを特徴とする請求項1に記載の半導体装置。
- 当該半導体装置は複数のメモリブロックを有し、
前記複数のメモリブロックは、該複数のメモリブロックの間をセンタ領域と定義し、前記複数のメモリブロックの外側をエッジ領域と定義することを特徴とする請求項1に記載の半導体装置。 - 前記複数のランディングパッドは前記センタ領域と前記エッジ領域の両方に形成されることを特徴とする請求項15に記載の半導体装置。
- 前記複数のボンディングパッド及び前記電源供給ラインの一方は前記センタ領域及び前記エッジ領域の一方に形成され、前記ボンディングパッド及び前記電源供給ラインの他の一方は前記センタ領域及び前記エッジ領域の他の一方に形成されることを特徴とする請求項1に記載の半導体装置。
- 当該半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項1に記載の半導体装置。
- 複数の回路ブロック間のセンタ領域と該複数の回路ブロックの外側のエッジ領域とを定義する複数の回路ブロックと、
ボンディングパッドに対応するサイズと形状とを有し、前記センタ領域に形成された複数の第1ランディングパッド及び前記エッジ領域に形成された複数の第2ランディングパッドと、
前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの一方の上方に形成された複数のボンディングパッドと、
前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に形成された電源供給ラインと、
を備えることを特徴とする半導体装置。 - 前記回路ブロックはメモリブロックであることを特徴とする請求項19に記載の半導体装置。
- 前記ボンディングパッドは前記センタ領域に形成され、前記電源供給ラインは前記エッジ領域に形成されることを特徴とする請求項19に記載の半導体装置。
- 前記電源供給ラインは前記センタ領域に形成され、前記ボンディングパッドは前記エッジ領域に形成されることを特徴とする請求項19に記載の半導体装置。
- 前記ボンディングパッドは第1方向に形成され、前記電源供給ラインは前記第1方向に形成されることを特徴とする請求項19に記載の半導体装置。
- 前記電源供給ラインは電源電圧供給ラインを含むことを特徴とする請求項19に記載の半導体装置。
- 前記電源供給ラインはグラウンドラインを含むことを特徴とする請求項19に記載の半導体装置。
- 前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に形成された第2電源供給ラインを更に備えることを特徴とする請求項19に記載の半導体装置。
- 前記第1及び第2電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項26に記載の半導体装置。
- 前記第1及び第2電源供給ラインの他の一方は電源電圧供給ライン及びグラウンドラインの他の一方であることを特徴とする請求項27に記載の半導体装置。
- 前記複数の第1、第2ランディングパッドの各々は伝導層を含むことを特徴とする請求項19に記載の半導体装置。
- 前記複数の第1、第2ランディングパッドの各々はメタル層を含むことを特徴とする請求項19に記載の半導体装置。
- 前記複数の第1、第2ランディングパッドの各々はポリシリコン層を含むことを特徴とする請求項19に記載の半導体装置。
- 前記複数の第1、第2ランディングパッドの各々はゲートポリシリコン層、プレートシリコン層及びメタル層を含むことを特徴とする請求項19に記載の半導体装置。
- 当該半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項19に記載の半導体装置。
- ボンディングパッドに対応するサイズ及び形状を有する複数のランディングパッドを半導体装置に形成する段階と、
前記複数のランディングパッドの第1群の上方に複数のボンディングパッドを形成する段階と、
前記複数のランディングパッドの第2群の上方に電源供給ラインを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記複数のボンディングパッドは第1方向に形成され、前記電源供給ラインは第2方向に形成されることを特徴とする請求項34に記載の半導体装置の製造方法。
- 前記複数のランディングパッドの前記第2群の上方に第2電源供給ラインを形成する段階を更に含むことを特徴とする請求項34に記載の半導体装置の製造方法。
- 前記半導体装置はメモリ回路であることを特徴とする請求項34に記載の半導体装置の製造方法。
- 複数のメモリブロックを形成する段階であって、前記複数のメモリブロック間のセンタ領域と該複数のメモリブロックの外側のエッジ領域とを定義する複数のメモリブロックを形成する段階を更に含むことを特徴とする請求項34に記載の半導体装置の製造方法。
- 前記ランディングパッドは前記センタ領域及び前記エッジ領域の両方に形成されることを特徴とする請求項38に記載の半導体装置の製造方法。
- 前記ボンディングパッド及び前記電源供給ラインの一方は前記センタ領域及び前記エッジ領域の一方に形成され、前記ボンディングパッド及び前記電源供給ラインの他の一方は前記センタ領域及び前記エッジ領域の他の一方に形成されることを特徴とする請求項38に記載の半導体装置の製造方法。
- 前記半導体装置はボードオンチップ構造及びマルチチップパッケージ構造のいずれかに用いられることを特徴とする請求項34に記載の半導体装置の製造方法。
- 複数の回路ブロック間のセンタ領域と該複数の回路ブロックの外側のエッジ領域とを定義する複数の回路ブロックを形成する段階と、
ボンディングパッドに対応するサイズ及び形状を有し、前記センタ領域には複数の第1ランディングパッドを形成し前記エッジ領域には複数の第2ランディングパッドを形成する段階と、
前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの一方の上方に複数のボンディングパッドを形成する段階と、
前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に電源供給ラインを形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記回路ブロックはメモリブロックであることを特徴とする請求項42に記載の半導体装置の製造方法。
- 前記ボンディングパッドは前記センタ領域に形成され、前記電源供給ラインは前記エッジ領域に形成されることを特徴とする請求項42に記載の半導体装置の製造方法。
- 前記電源供給ラインは前記センタ領域に形成され、前記ボンディングパッドは前記エッジ領域に形成されることを特徴とする請求項42に記載の半導体装置の製造方法。
- 前記ボンディングパッドは第1方向に形成され、前記電源供給ラインは第2方向に形成されることを特徴とする請求項42に記載の半導体装置の製造方法。
- 前記複数の第1ランディングパッド及び前記複数の第2ランディングパッドの他の一方の上方に第2電源供給ラインを形成することを特徴とする請求項42に記載の半導体装置の製造方法。
- 前記第1及び第2電源供給ラインの一方は電源電圧供給ライン及びグラウンドラインの一方であることを特徴とする請求項42に記載の半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041480A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | 半導体装置におけるパッド部の配線構造 |
WO2022252155A1 (zh) * | 2021-06-02 | 2022-12-08 | 京东方科技集团股份有限公司 | 显示面板及其制备方法、显示装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102365683B1 (ko) | 2015-11-27 | 2022-02-21 | 삼성전자주식회사 | 디스플레이 구동 칩 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07307567A (ja) * | 1994-05-13 | 1995-11-21 | Fujitsu Ltd | 薄膜多層配線基板及び半導体装置 |
JPH09107081A (ja) * | 1996-03-21 | 1997-04-22 | Hitachi Ltd | 半導体記憶装置及び半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5128737A (en) | 1990-03-02 | 1992-07-07 | Silicon Dynamics, Inc. | Semiconductor integrated circuit fabrication yield improvements |
US5365103A (en) | 1993-02-25 | 1994-11-15 | Hewlett-Packard Company | Punchthru ESD device along centerline of power pad |
US6246118B1 (en) | 1999-02-18 | 2001-06-12 | Advanced Micro Devices, Inc. | Low dielectric semiconductor device with rigid, conductively lined interconnection system |
US7034402B1 (en) | 2000-06-28 | 2006-04-25 | Intel Corporation | Device with segmented ball limiting metallurgy |
US6621168B2 (en) | 2000-12-28 | 2003-09-16 | Intel Corporation | Interconnected circuit board assembly and system |
US6717222B2 (en) * | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
US6858945B2 (en) | 2002-08-21 | 2005-02-22 | Broadcom Corporation | Multi-concentric pad arrangements for integrated circuit pads |
-
2004
- 2004-06-09 JP JP2004171392A patent/JP2005012209A/ja active Pending
- 2004-06-16 DE DE102004029843A patent/DE102004029843A1/de not_active Withdrawn
-
2007
- 2007-06-01 US US11/809,593 patent/US7566589B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07307567A (ja) * | 1994-05-13 | 1995-11-21 | Fujitsu Ltd | 薄膜多層配線基板及び半導体装置 |
JPH09107081A (ja) * | 1996-03-21 | 1997-04-22 | Hitachi Ltd | 半導体記憶装置及び半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041480A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | 半導体装置におけるパッド部の配線構造 |
WO2022252155A1 (zh) * | 2021-06-02 | 2022-12-08 | 京东方科技集团股份有限公司 | 显示面板及其制备方法、显示装置 |
Also Published As
Publication number | Publication date |
---|---|
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US20070238223A1 (en) | 2007-10-11 |
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