JP5272052B2

JP5272052B2 - 半導体装置

Info

Publication number: JP5272052B2
Application number: JP2011161526A
Authority: JP
Inventors: 進也鈴木; 和久樋口
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-07-25
Filing date: 2011-07-25
Publication date: 2013-08-28
Anticipated expiration: 2025-02-15
Also published as: JP2011211238A

Description

本発明は、半導体装置に関し、特に、携帯電話用および大型ディスプレイ用に用いる液晶表示ディスプレイ（ＬＣＤ（Liquid Crystal Display））ドライバに適用して有効な技術に関するものである。

例えばＬＣＤドライバのような半導体装置には、液晶表示画面の高精細化に伴った膨大な量の信号を半導体装置から液晶パネルに送信するため、半導体装置の多出力化、すなわち半導体装置の外部端子であるバンプ、およびバンプ下に形成される電極パッドの数の増加が要求されている。

この電極パッドの寸法は、接合強度の確保、接合精度あるいは半導体チップを実装する側の規格等により、半導体素子や配線の寸法縮小に比べてあまり小さくできない。このため、多出力の半導体装置では、例えば電極パッドを、半導体チップのより内側の半導体素子や配線等が配置されている領域に設ける方式が採用されている。

特許文献１には、半導体チップの主面の半導体素子や配線等が配置されている領域上に配置された複数の電極パッドの下地を均一として、複数の電極パッドの高さを揃える記述がある。

また、特許文献２には、ＬＣＤドライバに形成された内部回路と電極パッドとの間に、保護素子を設ける記述がある。

特開２００４−９５５７７号公報特開２００２−２４６４７０号公報

ＬＣＤドライバのような半導体装置においては、半導体チップの面積の縮小が要求されている。しかしながら、上記のように電極パッドの寸法は半導体素子や配線に比べると、その縮小が難しい問題がある。従って、配線等が占める領域を有効に使用する必要性がある。

本発明の目的は、チップ面積を増加させずに、半導体チップの主面上に占める配線領域、特に、ＬＣＤドライバの半導体チップ主面内に占める信号配線領域を拡大できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、例えばＬＣＤドライバのような半導体装置の半導体チップのチップ端側に配置され、第１保護素子が形成された第１領域と、第１領域より半導体チップの内側に配置され、第２保護素子が形成された第２領域と、第２領域より半導体チップの内側に配置され、内部回路が形成された第３領域とを有し、内部回路と第１および第２保護素子と電気的に接続する配線の第１および第２保護素子の取り出しを第２領域の第１領域側に設けている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大することができる。

本発明の実施の形態１における半導体装置の要部を模式的に示した平面図である。本実施の形態１における半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。図２における半導体装置の内部回路および保護素子の接続の接続図である。図１における半導体装置の要部を模式的に示した平面図である。図４における半導体装置の要部を模式的に示した平面図である。図５におけるＸ−Ｘ’線の断面図である。本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。本実施の形態２で示す半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。本実施の形態３で示す半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。本実施の形態４で示す半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。（ａ）および（ｂ）はＬＣＤパネルの一例を模式的に示した平面図である。ＬＣＤドライバの一例を模式的に示した平面図である。本発明者らが検討したＬＣＤドライバの要部を模式的に示した平面図である。本発明者らが検討したＬＣＤドライバの内部回路および保護素子の接続の一例を模式的に示した平面図である。本発明者らが検討したＬＣＤドライバの内部回路および保護素子の接続の他の一例を模式的に示した平面図である。本発明に係るＬＣＤドライバを備えたシステムの一例としての携帯電話器の全体構成を示すブロック図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図２０は、本発明に係るＬＣＤドライバを備えたシステムの一例としての携帯電話器の全体構成を示すブロック図である。

この実施例の携帯電話器は、表示手段としてのＬＣＤ表示領域（液晶表示領域）１０３、送受信用のアンテナ３１０、音声出力用のスピーカ３２０、音声入力用のマイクロホン３３０、ＣＣＤ（チャージ・カップルド・デバイス）やＭＯＳセンサなどからなる固体撮像素子３４０、該固体撮像素子３４０からの画像信号を処理するＤＳＰ（Digital Signal Processor）などからなる画像信号処理回路２３０、本発明に係る液晶表示駆動制御装置としてのＬＣＤドライバ１０４、スピーカ３２０やマイクロホン３３０の信号の入出力を行なう音声インタフェース２４１、アンテナ３１０との間の信号の入出力を行なう高周波インタフェース２４２、音声信号や送受信信号に係る信号処理等を行なうベースバンド部２５０、ＭＰＥＧ方式等に従った動画処理等マルチメディア処理機能や解像度調整機能、ジャバ高速処理機能等を有するマイクロプロセッサなどからなるアプリケーションプロセッサ２６０、電源用ＩＣ２７０およびデータ記憶用のメモリ２８１，２８２等を備えてなる。

アプリケーションプロセッサ２６０は、固体撮像素子３４０からの画像信号の他、高周波インタフェース２４２を介して他の携帯電話器から受信した動画データも処理する機能を有する。液晶コントローラドライバ１０４とベースバンド部２５０とアプリケーションプロセッサ２６０とメモリ２８１、２８２と画像信号処理回路２３０はシステムバス２９１によりデータ転送可能に接続されている。図２０の携帯電話システムでは、システムバス２９１の他に表示データバス２９２が設けられ、この表示データバス２９２には液晶コントローラドライバ１０４とアプリケーションプロセッサ２６０およびメモリ２８１が接続されている。

なお、上記ベースバンド部２５０は、例えばＤＳＰ（Digital Signal Processor）などからなり音声信号処理を行なう音声信号処理回路２５１、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（application specific integrated circuits）２５２、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうシステム制御装置としてのマイコン２５３等により構成される。

メモリ２８１、２８２のうち２８１は揮発性メモリで通常ＳＲＡＭやＳＤＲＡＭにより構成され、さまざまな画像処理を行った画像データ等が保存されるフレームバッファ等として用いられる。メモリ２８２は不揮発性メモリで例えば所定のブロック単位で一括消去可能なフラッシュメモリにより構成され、表示制御を含む携帯電話器システム全体の制御プログラムや制御データの記憶用に使用される。

このようなＬＣＤドライバを用いた本システムでは、液晶表示領域１０３として、表示画素がマトリックス状に配列されたドットマトリックス方式のカラーＴＦＴ液晶パネルを用いることができる。さらに、液晶表示領域１０３がＴＦＴ液晶パネルを２画面を有するものである場合にも１つのＬＣＤドライバで駆動することができる。

以下に、例えばＬＣＤドライバのような半導体装置の半導体チップのチップ面積を縮小、ならびに多出力とすることに関し、本発明者が検討した内容を図１５〜図１９により説明する。

図１５（ａ）および図１５（ｂ）は、ＬＣＤパネル（液晶表示パネル）１０１を模式的に示した平面図である。図１６は、ＬＣＤドライバ１０４を模式的に示した平面図である。図１７は、ＬＣＤドライバ１０４の要部を模式的に示した平面図である。図１８は、内部回路１０８、保護素子１１８および保護素子１１９の接続を模式的に示した平面図であり、電極パッド１１０が千鳥配置されている状態を示している。図１９は、内部回路１０８、保護素子１１８および保護素子１１９の接続を模式的に示した平面図であり、電極パッド１１０がストレート配置されている状態を示している。

図１５に示すように、ＬＣＤパネル１０１は、例えばガラス基板などの基板１０２上に、配置されたＬＣＤ表示領域１０３と、その近傍に配置されたＬＣＤドライバ１０４などを有している。さらにＬＣＤ表示領域１０３の裏側にある光源のバックライト（図示せず）などによりＬＣＤパネル１０１は構成されることとなる。このＬＣＤ表示領域１０３には、表示画面用の画素が基板１０２上にてマトリクス状に複数配置されており、画素選択用のゲート線およびソース線（図示せず）の交点上に配置されている。また、ゲート線およびソース線とＬＣＤドライバ１０４のバンプ（外部出力端子）とを電気的に接続する複数の基板配線１０５が、基板１０２に配置されている。したがって、ＬＣＤドライバ１０４からの出力信号が、基板配線１０５を介してＬＣＤ表示領域１０３の画素のオン／オフ駆動を行うこととなる。

まず、本発明者はＬＣＤパネルの縮小を検討した結果、以下のような問題があることを初めて見出した。

すなわち、図１５（ａ）と図１５（ｂ）とを比較して示すように、ＬＣＤパネル１０１の縮小化、すなわち基板１０２のサイズが縮小すると、ＬＣＤ表示領域１０３のサイズは同一であったとしても、平面略矩形状のＬＣＤドライバ１０４のチップ面積は縮小化される。また、図１５（ｂ）に示すようにＬＣＤドライバ１０４がＬＣＤ表示領域１０３の近傍に沿って配置されるため、ＬＣＤドライバ１０４の短辺側から出力を取り出すのではなく、ＬＣＤ表示領域１０３側のＬＣＤドライバ１０４の長辺側からすべての出力を取り出す、いわゆる１辺出しとすることがチップ面積の縮小化などの点で有効である。すなわち、ＬＣＤドライバ１０４の４辺のうち、ＬＣＤ表示領域１０３側のみに出力線を設けている。言い換えれば、ＬＣＤドライバ１０４の４辺のうち、長辺側には電極パッド１１０を設けているが、短辺側には電極パッド１１０を設けていない。したがって、図１５（ｂ）に示すように、ＬＣＤドライバ１０４の長辺は長く、短辺は短くなり、ＬＣＤドライバ１０４の平面形状はスリム化への傾向とすることができ、チップ面積の縮小を図ることが出来る。すなわち、ＬＣＤパネルの縮小を図ることができる。

しかしながら、以下に詳細に説明するが、ＬＣＤドライバ１０４の長辺側では多出力化となってしまう問題がある。

図１６に示すように、平面略矩形状のＬＣＤドライバ１０４は、半導体チップを構成する半導体基板１０６上に形成された例えばＭＩＳトランジスタ、ダイオードなどを含んで構成される入力側の内部回路１０７と、出力側の内部回路１０８を有する。この内部回路１０７への入力信号は、内部回路１０７と電気的に接続された複数の入力用の電極パッド１０９を介して外部から入力される。一方、内部回路１０８からの出力信号が、内部回路１０８と電気的に接続された複数の出力用の電極パッド１１０を介して出力される。図１６における内部回路１０８のうち、左右側に配置された内部回路１０８は、ＬＣＤパネル１０１のＴＦＴトランジスタのゲートを出力するための回路であり、中央に配置された内部回路１０８は、ＬＣＤパネル１０１のＴＦＴトランジスタのソースを出力するための回路である。また、半導体基板１０６には、内部回路１０８と電極パッド１１０との間を電気的に接続する複数の信号配線１１１が形成されている。なお、符号１１２は信号配線領域であり、信号配線１１１が半導体基板１０６上に占める領域を示している。

ＬＣＤドライバ１０４の出力用の電極パッド１１０は、例えば図１７に示すように、ＬＣＤドライバ１０４のチップ端側に沿って千鳥状に２列で配置されている。ここで、図１７に示す符号１１３は半導体ウエハから半導体チップを切り出すためのスクライブ領域、符号１１４および１１５は保護素子（図示せず）が形成される素子領域、符号１１６は内部回路１０８が形成される素子領域であり、また符号１１７は、素子領域１１５と素子領域１１６とを絶縁分離する素子分離領域である。なお、例えば保護素子は内部回路１０８の静電保護のため電源−内部回路１０８間、ＧＮＤ−内部回路１０８間に２つ設けられている。

また、図１６で示した信号配線１１１は、この素子分離領域１１７上に形成されるため、図１６で示した信号配線領域１１２と素子分離領域１１７とは重なって、図１７には示されていることとなる。

すなわち、図１７に示すように、チップ端側からチップ中心側には、スクライブ領域１１３、素子領域１１４、素子領域１１５、素子分離領域１１７、素子領域１１６が順に配置されている。

図１８には、出力用の電極パッド１１０が千鳥配置されると共に、保護素子１１８、保護素子１１９が内部回路１０８と電気的に接続された状態が示されている。これら保護素子１１８と、保護素子１１９とは、配線１２０により電気的に接続されている。また、内部回路１０８と、保護素子１１９とは、信号配線１１１と電気的に接続されている。すなわち、信号配線１１１の一端が、保護素子１１９から取り出されて、その他端が、内部回路１０８と電気的に接続されている。したがって、保護素子１１９から取り出され、内部回路１０８で接続される信号配線１１１が占める領域が、信号配線領域１１２となって示されている。

また、図１９では出力用の電極パッド１１０がストレート配置されているが、上述の千鳥配置された場合と同様に、信号配線１１１の一端が、保護素子１１９から取り出されて、その他端が、内部回路１０８と電気的に接続されている。

上述したように、液晶表示画面の画素は、液晶表示領域にてマトリクス状に配置されており、その画素を選択するためのゲート線およびソース線の交点上に配置されている。このため液晶表示画面の高精細化に伴い、画素を選択するゲート線およびソース線も増加する、すなわちゲート線およびソース線に送られるＬＣＤドライバ１０４からの出力用の電極パッド１１０が増加することとなる。

また、電極パッド１１０の寸法が、接合強度の確保、接合精度あるいはチップを実装する側であるＬＣＤパネル１０１の規格などにより、信号配線１１１などの寸法縮小に比べて小さくできないことから、電極パッド数などによりチップ面積が決定することもある。

さらに、図１６に示すように、ＬＣＤドライバ１０４の外部出力端子であるバンプを形成するために、その下地の出力用の電極パッド１１０は互いにピッチＰ１で配置されなければならない。このため出力用の電極パッド１１０のピッチＰ１は、電極パッド１１０と電気的に接続される信号配線１１１の内部回路１０８側のピッチＰ２より大きく、そのため信号配線１１１が占める信号配線領域１１２も拡大する。

すなわち、ＬＣＤドライバ１０４のチップ面積を縮小する際の問題点として、ＬＣＤドライバ１０４の長辺側の出力用の電極パッド１１０が増加すると、信号配線１１１が増加すると共に信号配線領域１１２が拡大し、さらにチップ面積が拡大してしまう問題がある。

（実施の形態１）
本実施の形態で示す半導体装置を、半導体チップのチップ面積の縮小化、ならびに多出力化が要求されるＬＣＤドライバに適用して図１〜図１１により説明する。

図１は、半導体装置１の要部を模式的に示した平面図である。なお、併せて透視した状態の電極パッド９も示している。

半導体装置１の半導体チップの主面上には、チップ端側からチップ中心側（図１の上下方向）には、スクライブ領域２、素子領域３、素子領域４、素子分離領域５、素子領域６が順に配置されている。

この素子領域６は、例えばＭＩＳトランジスタ、ダイオードなどを含んで構成される内部回路７が形成される領域である。素子分離領域５は、例えばＭＩＳトランジスタなどの素子が形成される領域を絶縁分離するための例えばＬＯＣＯＳ（local oxidation of silicon）が形成される領域である。この素子分離領域５以外でもＬＯＣＯＳが形成されることがあるが、本実施の形態では、素子領域４と素子領域６との間に配置された領域を素子分離領域５としている。また、素子分離領域５として、ＳＧＩ（Shallow Groove Isolation）またはＳＴＩ(Shallow Trench Isolation)と称される溝型の分離領域を用いて形成することもできる。ＳＴＩは、例えば、半導体基板内に形成された溝内に酸化膜や窒化膜等の絶縁膜を堆積させることで形成される。なお、後に詳述するが、内部回路７と電極パッド９との間に配置され、それらを電気的に接続する信号配線８が、素子分離領域５上を通過している。

また、スクライブ領域２は、半導体ウエハから半導体チップを切り出すための領域である。素子領域３および素子領域４は、例えばＭＩＳトランジスタのゲート絶縁膜が静電破壊されないように内部回路７を静電気から保護する保護素子が形成される領域である。

また、電極パッド９が半導体装置１のチップ端側に沿って千鳥状に２列で配置されている。本実施の形態では、素子領域３、素子領域４、素子分離領域５および素子領域６上に電極パッド９が配置されている。内部回路７の信号が信号配線８を通して、この電極パッド９に出力される。

また、符号１０で示す信号配線領域は、内部回路７と電極パッド９とを電気的に接続する信号配線８が半導体装置１の半導体チップ上に占める領域である。図１では内部回路７が形成される素子領域６から、素子分離領域５、さらに素子領域４の一部にまで信号配線領域１０が延びている場合を示している。

ここで、図１と、発明を実施するための最良の形態の冒頭で示した図１７とを比較する。図１のチップ端から素子領域６までの大きさおよび図１７のチップ端から素子領域１１６までの大きさ（図１および図１７に示す上下方向の大きさ）は、ほぼ均一とした場合、信号配線８が占める領域の信号配線領域１０の大きさは、信号配線１１１が占める領域の信号配線領域１１２の大きさより大きい。言い換えると図１で示す信号配線８の本数が図１７で示す信号配線１１１の本数より多く配置されている。すなわち図１の半導体装置１では、そのチップ面積を拡大させずに、信号配線８を増加できることを示している。

図２は、図１で示した半導体装置１の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。

符号１１は、図１で示した素子領域３に形成された保護素子であり、符号１２は、図１で示した素子領域４に形成された保護素子である。また、符号１３は、これら保護素子１１と、保護素子１２とを電気的に接続する配線である。また、図２に示すように、その一端が内部回路７に、その他端が配線１３上の取り出し口２９に、信号配線８が電気的に接続されている。ここで、図２で示した半導体装置１の要部の接続を示した接続図を図３に示す。なお、保護素子１１および保護素子１２として、例えばダイオードを適用した場合を示している。

図３に示すように、内部回路７と電極パッド９とは電気的に接続されており、信号配線８を介して出力用の電極パッド９に内部回路７からの信号が出力される。この内部回路７と電極パッド９との間には、内部回路７を静電破壊から保護する保護素子１１および保護素子１２が電気的に接続されており、それぞれが電源側、ＧＮＤ側に電気的に接続されている。

ここで、図２と、前記発明が解決しようとする課題で示した図１８とを比較する。図２には信号配線８が占める領域である信号配線領域１０、図１８には信号配線１１１が占める信号配線領域１１２が示されている。図１８では、内部回路１０８から延びた信号配線１１１は保護素子１１８の内部回路１０８側で接続されているので、信号配線１１１が占める信号配線領域１１２が、保護素子１１８はもちろん保護素子１１９上を通過していない。一方、図２では、内部回路７から延びた信号配線８は保護素子１１と保護素子１２との間の配線１３と接続されているので、信号配線８が占める信号配線領域１０が、保護素子１２上を通過している。この保護素子１２上に信号配線領域１０を設けることで、図１を用いて説明したように、半導体装置１は、そのチップ面積を拡大させずに、信号配線８を増加できる。

このように保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１と保護素子１２の間の配線１３から取り出すことで、保護素子１２上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。

したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のＬＣＤドライバの半導体チップ主面内に占める信号配線領域を低減できる。

次に、本実施の形態で示す半導体装置１における電極パッド９下の状態を説明する。図４は、図１で示した半導体装置１の要部を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。

図４で示す符号９ａ、９ｂは、半導体装置１のチップ端側に沿って２列で千鳥配置された電極パッド９の内側（図４の上下方向では、下側）の電極パッドであり、内部回路７からの信号を出力するために配置されている。一方、符号９ｃ、９ｄは、半導体装置１のチップ端側に沿って２列で千鳥配置された電極パッド９の外側（図４の上下方向では、上側）の電極パッドであり、同様に、内部回路７からの信号を出力するために配置されている。また、信号配線８は、内部回路７から上記の取り出し口２９へ階段状に配置されている。これは、内部回路７での配線ピッチと各電極パッド９の間隔が異なり、各電極パッド９の間隔が大きいためである。

また、符号１４は、内部回路７、保護素子１１および保護素子１２とは電気的に接続されていないダミー配線であり、図４では、電極パッド９ｂおよび９ｄ下に配置されている。電極パッド９のうち、ＬＣＤドライバである半導体装置１の周縁部の電極パッド９下では、ＬＣＤドライバの中央部に比べて信号配線８の本数が少なくなるため、周縁部の電極パッド９下の配線占有率が低くなってしまう。そのため、ダミー配線１４を配置することで、その配線占有率を揃えることが出来るように工夫されている。

また、符号１５で示す領域は、このダミー配線１４が半導体装置１の半導体チップ上に占めるダミー配線領域を示している。ここで、信号配線領域１０とダミー配線領域１５とを比較すると、信号配線領域１０におけるダミー配線１４の本数は、ダミー配線領域１５におけるダミー配線１４の本数よりも多く配置されている。言い換えれば、ＬＣＤドライバ１０４の周縁部（図４右側）に配置されたダミー配線１４の本数は、ＬＣＤドライバ１０４の中央部（図４左側）に配置されたダミー配線１４の本数よりも多い。

なお、電極パッド９ｃおよび電極パッド９ｄ下には、内部回路７などの電源／ＧＮＤ用の電源配線が配置されるが、ここでは電極パッド９ａ、電極パッド９ｂ下の信号配線８およびダミー配線１４について説明するため、図示していない。

上述したように、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１と保護素子１２の間に形成された配線１３上の取り出し口２９から取り出すことで、保護素子１２上に信号配線８を配置できる。したがって、電極パッド９ａ下には、複数の信号配線８が存在することとなる。この場合、電極パッド９ａ下に配置される信号配線の配線占有率を均一にすることで、電極パッド９ａの上面の高さをほぼ均一にすることができる、すなわち電極パッド９ａの上面の平坦性を向上できる。また、電極パッド９ａの上面の高さをほぼ均一にすることで、これに接合されるバンプの天辺の高さをほぼ均一にすることができる。

ここで、本実施の形態においては、配線の占有率がほぼ等しいと記載した場合、１０％以内の範囲、より好ましくは５％以内の範囲を製造工程上の誤差と認識し、均一であると表現している。また、電極パッド９下の配線占有率は、各電極パッド下および各配線層において５０％以上になるように形成されている。

また、電極パッド９下の領域内の配線占有率を等しくするために配置されたダミー配線１４が形成されている。このように電極パッド９ｂ下には、複数のダミー配線１４が存在しているため、電極パッド９ｂ下に配置される配線の配線占有率を均一にすることで、電極パッド９ｂの上面の高さをほぼ均一にすることができる。また、電極パッド９ｂの上面の高さをほぼ均一にすることで、これに接合されるバンプの天辺の高さをほぼ均一にすることができる。また、電極パッド９ｄ下の領域内のように、電極パッド９下の領域内の配線占有率を等しくするために配置されたダミー配線１４が補われて形成されても良い。

したがって、半導体装置１の半導体チップ上に形成された電極パッド９の上面の平坦性が良いので、複数の電極パッド９（９ａ〜９ｄ）上に各々形成されたバンプと、半導体チップを実装する実装体とを、バンプを介して不具合なく良好に接続できる。

次に、本実施の形態で示す半導体装置１の要部の構造を説明する。図５は、図４で示した半導体装置１の要部を模式的に示した平面図であり、チップ端側に沿って２列で千鳥配置された電極パッド９の外側（図４の上下方向では、上側）の電極パッド９の周辺を示している。図６は、図５のＸ−Ｘ’線の断面図である。ここで、図５では、配線層Ｍ１〜Ｍ４の配置関係を示すために、配線層Ｍ１および配線層Ｍ４にはハッチングしていないが、配線層Ｍ２および配線層Ｍ３にはハッチングしている。また、図５では、併せて拡散層２３にもハッチングしている。また、図６では示されているバンプ１６は、図５では図示していない。しかし、バンプ１６の下部には配線層Ｍ１〜Ｍ４および所望の半導体素子（例えば、ｐｎ接合ダイオードからなる保護素子１１、１２等）が形成されるようになっている。

半導体基板２１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面のデバイス形成面には、素子分離部２２が形成され、隣接して拡散層２３が形成されている。素子分離部２２は、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコン（ＳｉＯ_２等）膜からなる。なお、素子分離部２２は溝型（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）で形成しても良い。

半導体基板２１の主面には、例えばＭＩＳトランジスタを含んでなる内部回路（図示せず）、および例えばｐｎ接合ダイオードからなる保護素子１１、１２が形成されている。このｐｎ接合ダイオードは、静電破壊防止用の保護素子１１および保護素子１２であり、半導体基板２１のｎ型またはｐ型のウエル２４と、その上部のｐ型またはｎ型の拡散層２３とのｐｎ接合により形成されている。

この内部回路、保護素子１１および保護素子１２上には、層間絶縁膜２５により絶縁分離された配線層Ｍ１〜Ｍ４が形成されている。この配線層Ｍ１〜Ｍ４は、例えばアルミニウム（またはアルミニウム合金）を主成分として構成されているが、銅（または銅合金）を主成分としてダマシン構造によって形成された配線層であってもよい。ダマシン構造の配線層は、通常、各配線層間の層間膜内に形成された溝に、上記の銅を主成分とした導電性膜を埋め込むことで形成される。

配線層Ｍ１は、コンタクトホールＨ１を通じて、配線層Ｍ１下の内部回路、保護素子１１および保護素子１２と電気的に接続されている。また、配線層Ｍ２は、コンタクトホールＨ２を通じて、配線層Ｍ１と電気的に接続されている。また、配線層Ｍ３は、コンタクトホールＨ３を通じて、配線層Ｍ２と電気的に接続されている。また、配線層Ｍ４は、コンタクトホールＨ４を通じて、配線層Ｍ３と電気的に接続されている。

この配線層Ｍ４により電極パッド９が構成されている。また、配線層Ｍ２およびＭ３により信号配線８が構成されている。さらに、配線層Ｍ１により配線１３が構成されている。また、配線層Ｍ４（電極パッド９）上に形成された下地金属膜２６を介してバンプ１６が接合されている。なお、下地金属膜２６は、バンプ１６と電極パッド９や層間絶縁膜２５との接着性を向上させる機能などを有する膜であり、例えばチタン（Ｔｉ）またはチタンタングステン（ＴｉＷ）等のような高融点金属膜の単体膜やチタン膜上にニッケル（Ｎｉ）膜および金（Ａｕ）を下層から順に積み重ねた構造を有する積層膜からなる。また、バンプ１６は、例えば金（Ａｕ）等からなり、例えばメッキ法によって形成されている。

図５および図６に示すように、半導体装置１には、信号配線８が半導体基板２１の主面上に占める領域である信号配線領域１０、および電源配線２７が半導体基板２１の主面上に占める領域である電源配線領域２８が存在している。

これら信号配線８および電源配線２７は、配線層Ｍ２および配線層Ｍ３により構成されている。また、配線層Ｍ３上の配線層Ｍ４により、外部出力端子であるバンプ１６と電気的に接続された電極パッド９が構成されている。また、配線層Ｍ２下の配線層Ｍ１により、保護素子１１および保護素子１２とを電気的に接続する配線１３が構成されている。

半導体装置１の主面に形成された内部回路から延びた信号配線８は、保護素子１２上を通過して配線１３上の取り出し口２９で、コンタクトホールＨ２およびＨ３を介して配線１３と電気的に接続されている。さらに、配線１３は、コンタクトホールＨ２、コンタクトホールＨ３およびコンタクトホールＨ４を介して電極パッド９と電気的に接続されている。これらの接続により、内部回路からの信号を外部に出力していることとなる。

その一方で、例えば外部からの静電気による内部回路の破壊、例えばＭＩＳトランジスタのゲート絶縁膜の破壊を防止するために、保護素子１１および保護素子１２が、内部回路と、電極パッド９との間に電気的に接続されている。

図６に示すように、保護素子１１および保護素子１２からの信号配線８の取り出し口２９を、保護素子１１と保護素子１２とのほぼ間に位置した配線１３上に設けている。したがって、保護素子１１および保護素子１２が形成されている領域上に、信号配線領域１０として使用できる構成となる。従来では、例えば信号配線８の取り出し口２９を、内部回路側（図６の左右方向では、左側）の配線１３上に設ける場合では、信号配線領域１０として、保護素子１１上に信号配線８を設けることをしていなかった。しかしながら、ＬＣＤドライバなどの内部回路からの出力が多い半導体装置において、信号配線の増加に伴い、信号配線領域１０が増加した場合、チップ面積に及ぼす影響が大きくなる。このため、保護素子１１および保護素子１２からの信号配線８の取り出し口２９を、保護素子１１と保護素子１２とのほぼ間に位置した配線１３上に設けることで、従来では信号配線領域１０として使用していなかった保護素子１２、さらには保護素子１１上に信号配線８を配置することができるようになるため、信号配線領域１０が拡大しても、チップ面積を抑えることができる。言い換えると、保護素子１１および保護素子１２からの信号配線８の取り出し口２９を、保護素子１１と保護素子１２とのほぼ間に位置した配線１３上に設けることで、従来では信号配線領域１０として使用していなかった電極パッド９下にも、信号配線８を配置することができるため、信号配線領域１０が拡大しても、チップ面積を抑えることができる。さらに、電極パッド９下に、信号配線８を配置する場合、電極パッド９下に配置される信号配線の配線占有率を均一にすることで、電極パッド９の上面の高さをほぼ均一にすることができる、すなわち電極パッド９の上面の平坦性を向上できる。また、電極パッド９の上面の高さをほぼ均一にすることで、これに接合されるバンプ１６の天辺の高さをほぼ均一にすることができる。

次に、この半導体装置の製造工程の一例を説明する。図７〜図１１は、製造工程中における半導体装置の要部を模式的に示した平面図である。なお、図６で示す図５のＸ−Ｘ’線の断面図が、図７〜図１１で示すＸ−Ｘ’線の断面図として対応している。

図６に示すように、まず、平面略円形状の半導体ウエハを構成する半導体基板２１の主面に、例えばＬＯＣＯＳ法によって素子分離部２２を形成した後、内部回路（図示せず）、保護素子１１、保護素子１２を形成する。

続いて、半導体基板２１の主面上に絶縁膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、絶縁膜の所定の箇所にコンタクトホールＨ１をフォトリソグラフィ技術およびドライエッチング技術によって形成する。

続いて、その絶縁膜上に、例えば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより配線層Ｍ１を形成する。図７は、この配線層Ｍ１を模式的に示した平面図である。すなわち、素子領域３、４には保護素子１１、１２上を通過する配線層Ｍ１が形成されている。

続いて、同様に層間絶縁膜２５にコンタクトホールＨ２を形成後、その層間絶縁膜２５上に配線層Ｍ２を形成する。図８は、この配線層Ｍ２を模式的に示した平面図である。すなわち、素子領域３には保護素子１１上を通過する電源配線２７が形成されており、素子領域４および素子分離領域５には保護素子１２上を通過する信号配線８が形成されている。また、この信号配線８は、前述の図４での説明と同様に、内部回路７から上記の取り出し口２９へ向かって階段状に配置されている。また、前述の図４での説明と同様に、ダミー配線１４が形成されている場合もある。

続いて、同様に層間絶縁膜２５にコンタクトホールＨ３を形成後、その層間絶縁膜２５上に配線層Ｍ３を形成する。図９は、この配線層Ｍ３を模式的に示した平面図である。すなわち、素子領域３には保護素子１１上を通過する電源配線２７が形成されており、素子領域４および素子分離領域５には保護素子１２上を通過する信号配線８が形成されている。また、この信号配線８は、前述の図４での説明と同様に、内部回路７から上記の取り出し口２９へ向かって階段状に配置されている。また、前述の図４での説明と同様に、ダミー配線１４が形成されている場合もある。

続いて、同様に層間絶縁膜２５にコンタクトホールＨ４を形成後、その層間絶縁膜２５上に配線層Ｍ４を形成する。図１０は、この配線層Ｍ４を模式的に示した平面図である。すなわち、素子領域３、４及び素子分離領域５には電極パッド９を含む配線層Ｍ４が形成されている。また、電極パッド９の下部には、各配線層Ｍ１〜Ｍ３および保護素子１１、１２の半導体素子が存在しており、各配線層Ｍ１〜Ｍ３で、その電極パッド９下の配線線占有率は等しい。また、それぞれの電極パッド９下の配線線占有率が等しくなるように形成されている。

続いて、表面保護用の層間絶縁膜２５を堆積した後、配線層Ｍ４の一部が露出される開口部を形成し、電極パッド９を形成する。図１１は、この電極パッド９を模式的に示した平面図である。

続いて、層間絶縁膜２５上に、例えばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。

続いて、例えば金等からなるバンプ１６をメッキ法等によって形成した後、フォトレジストパターンを除去し、さらに下地の導体膜をエッチング除去することにより、下地金属膜２６を形成する。このようにして電極パッド９上にバンプ１６を有する半導体装置１が完成する。

（実施の形態２）
前記実施の形態１では、図２に示したように、チップ端側に沿って２列で千鳥配置された電極パッド９を有する半導体装置において、信号配線８の取り出し口２９を保護素子１１と保護素子１２との間に設けた場合について説明した。本実施の形態では、信号配線８の取り出し口をチップ端側にした場合の半導体装置について説明する。

図１２は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。

図１２に示すように、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１のチップ端側（図１２の上下方向の、上側）に信号配線８の取り出し口２９を設けることで、保護素子１２上、さらに保護素子１１上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。

（実施の形態３）
前記実施の形態１では、図２に示したように、チップ端側に沿って２列で千鳥配置された電極パッド９を有する半導体装置において、信号配線８の取り出し口２９を保護素子１１と保護素子１２との間に設けた場合について説明した。本実施の形態では、チップ端側に沿って１列でストレート配置された電極パッド９を有する半導体装置について説明する。

図１３は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。

図１３に示すように、電極パッド９がストレート配置の場合であっても、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１と保護素子１２の間の配線１３上の取り出し口２９から取り出して、保護素子１２上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。

（実施の形態４）
前記実施の形態３では、図１３に示したように、チップ端側に沿って１列でストレート配置された電極パッド９を有する半導体装置において、信号配線８の取り出し口２９を保護素子１１と保護素子１２との間に設けた場合について説明した。本実施の形態では、信号配線８の取り出し口２９をチップ端側にした場合の半導体装置について説明する。

図１４は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。

図１４に示すように、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１のチップ端側（図１４の上下方向の、上側）に信号配線８の取り出し口２９を設けることで、保護素子１２上、さらに保護素子１１上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＬＣＤドライバに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置またはメモリ回路と論理回路とを同一基板に設けている混載型の半導体装置にも適用できる。

また、前記実施の形態１では、４層配線構造の半導体装置を例示したが、これに限定されるものではなく、多層の配線層を有する半導体装置にも適用できる。

また、前記実施の形態１では、ダミー配線が、内部回路、保護素子および保護素子とは電気的に接続されず、すなわち配線全体がダミーでありフローティング状態とされている場合として適用したが、内部回路の配線の一部で形成されている場合であっても良い。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

１半導体装置
２スクライブ領域
３素子領域
４素子領域
５素子分離領域
６素子領域
７内部回路
８信号配線
９電極パッド
９ａ電極パッド
９ｂ電極パッド
９ｃ電極パッド
９ｄ電極パッド
１０信号配線領域
１１保護素子
１２保護素子
１３配線
１４ダミー配線
１５ダミー配線領域
１６バンプ
２１半導体基板
２２素子分離部
２３拡散層
２４ウエル
２５層間絶縁膜
２６下地金属膜
２７電源配線
２８電源配線領域
２９取り出し口
１０１ＬＣＤパネル
１０２基板
１０３ＬＣＤ表示領域（液晶表示領域）
１０４ＬＣＤドライバ
１０５基板配線
１０６半導体基板
１０７内部回路
１０８内部回路
１０９電極パッド
１１０電極パッド
１１１信号配線
１１２信号配線領域
１１３スクライブ領域
１１４素子領域
１１５素子領域
１１６素子領域
１１７素子分離領域
１１８保護素子
１１９保護素子
１２０配線
２３０画像信号処理回路
２４１音声インタフェース
２４２高周波インタフェース
２５０ベースバンド部
２５１音声信号処理回路
２５２ＡＳＩＣ
２５３マイコン
２６０アプリケーションプロセッサ
２７０電源用ＩＣ
２８１、２８２メモリ
２９１システムバス
２９２表示データバス
３１０アンテナ
３２０スピーカ
３３０マイクロホン
３４０固体撮像素子
Ｈ１コンタクトホール
Ｈ２コンタクトホール
Ｈ３コンタクトホール
Ｈ４コンタクトホール
Ｍ１配線層
Ｍ２配線層
Ｍ３配線層
Ｍ４配線層
Ｐ１ピッチ
Ｐ２ピッチ

Claims

対向する第１長辺及び第２長辺と、対向する第１短辺及び第２短辺を有する長方形状の半導体基板と、
前記半導体基板上に形成された第１バンプ電極と、
前記半導体基板上に形成された第２バンプ電極と、
前記第１バンプ電極及び前記第２バンプ電極の下に形成された層間絶縁膜と、
前記層間絶縁膜の下に形成された第１配線と、
前記第１配線と同層で形成されたダミー配線と、を有し、
前記第１バンプ電極は、前記第１長辺に沿って複数形成され、
前記第２バンプ電極は、前記第２長辺に沿って複数形成され、
前記第１配線は、複数の前記第１バンプ電極と平面的に重なるように形成され、
前記ダミー配線は、前記第１バンプ電極と平面的に重なるように複数形成され、
前記第１短辺あるいは前記第２短辺付近に形成される前記ダミー配線の数は、前記第１長辺の中央部付近に形成される前記ダミー配線の数よりも多いことを特徴とする半導体装置。
対向する第１長辺及び第２長辺と、対向する第１短辺及び第２短辺を有する長方形状の半導体基板と、
前記半導体基板上に形成された第１バンプ電極と、
前記半導体基板上に形成された第２バンプ電極と、
前記第１バンプ電極及び前記第２バンプ電極の下に形成された層間絶縁膜と、
前記層間絶縁膜の下に形成された第１配線と、
前記第１配線と同層で形成されたダミー配線と、
前記半導体基板上に形成され、前記第１配線と電気的に接続し、前記第１バンプ電極と平面的に重なるように配置された保護素子と、
を有し、
前記第１バンプ電極は、前記第１長辺に沿って複数形成され、
前記第２バンプ電極は、前記第２長辺に沿って複数形成され、
前記第１配線は、複数の前記第１バンプ電極と平面的に重なるように形成され、
前記ダミー配線は、前記第１バンプ電極と平面的に重なるように複数形成され、
前記第１短辺あるいは前記第２短辺付近に形成される前記ダミー配線の数は、前記第１長辺の中央部付近に形成される前記ダミー配線の数よりも多いことを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記半導体装置は、ＬＣＤドライバであることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記第１バンプ電極は、出力用であり、
前記第２バンプ電極は、入力用であることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記第１バンプ電極は、千鳥状に配置されていることを特徴とする半導体装置。
請求項４記載の半導体装置において、
前記ダミー配線は、フローティング状態であることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記第１配線は、前記第１長辺に沿って延在しており、
前記第１配線は、平面的に前記第１長辺と前記のダミー配線の間に形成されていることを特徴とする半導体装置。
請求項７記載の半導体装置において、
前記第１バンプ電極に所定の出力信号を供給するための内部回路を有し、
前記ダミー配線は、平面的に前記内部回路と前記第１配線の間に形成されていることを特徴とする半導体装置。
請求項８記載の半導体装置において、
前記第１バンプ電極は、互いに第１ピッチで形成されており、
前記第１配線と前記内部回路は、第２ピッチで電気的に接続されており、
前記第１ピッチは、前記第２ピッチよりも大きいことを特徴とする半導体装置。
請求項２記載の半導体装置において、
前記保護素子は、ｐｎ接合ダイオードであることを特徴とする半導体装置。