JP2005268533A - 積層型半導体装置 - Google Patents

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Abstract

【課題】 構造上の制約が少なく、低コストで製造が可能な積層型半導体装置を提供する。
【解決手段】 第１の主面を有し、当該第１の主面の第１の端部の側に、複数の第１のパッドが形成された、第１の半導体チップと、前記複数の第１のパッドが露出するように前記第１の主面上にずらして設置された、第２の主面を有し、当該第２の主面の、前記第１の端部の側から離間した第２の端部の側に、複数の第２のパッドが形成された第２の半導体チップと、前記第１の半導体チップの、前記第１の主面の反対側の第３の主面の側に、前記第１のパッドまたは前記第２のパッドに電気的に接続された、複数の外部接続配線が形成された、積層型半導体装置であって、前記外部接続配線は、前記第１の半導体チップから離間する方向に延出するように形成され、前記複数の第１のパッドと前記複数の第２のパッドのうち、少なくとも一部が、前記外部接続配線を介して電気的に接続される構造としたことを特徴とする積層型半導体装置を用いた。
【選択図】 図２

Description

本発明は半導体装置に係り、更には複数の半導体チップが積層された積層型半導体装置に関する。
近年、半導体装置の高性能化に伴い、複数の半導体チップを積層することで半導体装置の高集積化をはかった積層型半導体装置が普及してきている。例えば、半導体メモリを有する半導体チップの場合、半導体デバイスを微細化することで記憶容量を向上させることには限界があり、半導体チップを積層することで記憶容量を増大させる方法が提案されている。
図１（Ａ）、（Ｂ）は、従来の積層型半導体装置を模式的に示した断面図である。図１（Ａ）を参照するに、本図に示す積層型半導体装置１００は、載置部１０７に載置された半導体チップ１０１上に、当該半導体チップ１０１より小さい半導体チップ１０３が積層され、周囲を樹脂材料１０６でモールドされた構造になっている。
前記半導体チップ１０１には、図示を省略するパッドが形成されており、当該パッドはワイヤ１０２により、リードフレーム１０５に電気的に接続されている。また、同様に前記半導体チップ１０３には、図示を省略するパッドが形成されており、当該パッドはワイヤ１０４により、リードフレーム１０５に電気的に接続されている。
次に、図１（Ｂ）を参照するに、本図に示す積層型半導体装置２００は、載置部２０７に載置された半導体チップ２０１上に載置補助台２０８が載置され、さらに当該載置補助台２０８上に半導体チップ２０３が積層され、周囲を樹脂材料２０６でモールドされた構造になっている。また、前記半導体チップ２０１および前記半導体チップ２０３には図示を省略するパッドが形成され、当該パッドはそれぞれワイヤ２０２および２０４によってリードフレーム２０５に電気的に接続される構造となっている。
特開２００１−２９８１５０号公報
しかし、図１（Ａ）、（Ｂ）に示す積層型半導体装置では、以下に示すような問題が生じる場合があった。
まず、図１（Ａ）に示す積層型半導体装置１００では、前記半導体チップ１０１において、ワイヤが接続される部分、すなわちパッドを形成する領域を確保するために、前記半導体チップ１０３は当該半導体チップ１０１より小さくなくてはならないという制約が生じていた。
また、図１（Ｂ）に示す積層型半導体装置２００では、ワイヤボンディングを行う際の空間が必要となるため、前記載置補助台２０８が必要となり、積層型半導体装置が厚くなってしまう問題があった。また、ワイヤボンディングを行う際は、前記ワイヤ２０２を形成した後に前記半導体チップ２０３を積層してから、前記ワイヤ２０４を形成することが必要となり、ワイヤボンディングの工程が複雑化し、半導体装置の製造コストが増大してしまう問題が生じていた。
そこで、本発明では上記の問題を解決した新規で有用な積層型半導体装置を提供することを目的としている。
本発明の具体的な課題は、構造上の制約が少なく、低コストで製造が可能な積層型半導体装置を提供することである。
本発明では上記の問題を解決するために、第１の主面を有し、当該第１の主面の第１の端部の側に、複数の第１のパッドが形成された、第１の半導体チップと、前記複数の第１のパッドが露出するように前記第１の主面上にずらして設置された、第２の主面を有し、当該第２の主面の、前記第１の端部の側から離間した第２の端部の側に、複数の第２のパッドが形成された第２の半導体チップと、前記第１の半導体チップの、前記第１の主面の反対側の第３の主面の側に、前記第１のパッドまたは前記第２のパッドに電気的に接続された、複数の外部接続配線が形成された、積層型半導体装置であって、前記外部接続配線は、前記第１の半導体チップから離間する方向に延出するように形成され、前記複数の第１のパッドと前記複数の第２のパッドのうち、少なくとも一部が、前記外部接続配線を介して電気的に接続される構造としたことを特徴とする積層型半導体装置により、解決する。
本発明によれば、前記第１の半導体チップと前記第２の半導体チップで、パッドに接続される外部接続配線が、一部共有される構造となっている。そのため、構造上の制約が少なく、低コストで製造が可能な積層型半導体装置を構成することが可能となる。
また、前記第１のパッドまたは前記第２のパッドは、ワイヤボンディングにより前記外部接続配線に電気的に接続される構造であると、前記第１のパッドまたは前記第２のパッドと前記外部接続配線の接続が容易となり、好適である。
また、前記複数の第１のパッドと前記複数の第２のパッドは、当該第１のパッドと当該第２のパッドが、共通の外部接続配線に接続される共通ライン用パッドと、当該第１のパッドと当該第２のパッドが個別の外部接続配線に接続される個別ライン用パッドを含むと、前記第１の半導体チップと第２の半導体チップで共有する外部配線構造と、共有しない外部配線構造を省スペースに効率よく配置することが可能となり、好適である。
前記外部接続配線は、当該外部接続配線が延出する方向に対して斜めに形成された部分を含むと、省スペースで効率よく前記外部接続配線を形成することが可能となり、好適である。
また、前記第１のパッドと、当該第１のパッドに前記外部接続配線を介して電気的に接続される前記第２のパッドは、前記第１の半導体チップおよび第２の半導体チップを平面視した場合に、前記外部接続配線が延出する方向に略平行な直線上に位置するようにすると、省スペースで効率よく前記外部接続配線を形成することが可能となり、好適である。
また、前記複数の外部接続配線のうち、第１の外部接続配線の、前記第１の半導体チップから離間する方向に延出する第１の延出部と、当該第１の外部接続配線に隣接する第２の外部接続配線の、前記第１の半導体チップから離間する方向に延出する第２の延出部が、略同一線上に形成されると、外部接続配線の構造を単純にすることが可能となり、好適である。
また、前記外部接続配線の、前記第１の半導体チップが設置された側の反対側に、第３の半導体チップが設置されると、積層型半導体装置の集積度を向上させることが可能となり、好適である。
また、前記第３の半導体チップに第４の半導体チップが積層されると、さらに積層型半導体装置の集積度を向上させることが可能となり、好適である。
また、前記外部接続配線は、リードフレームからなるようにすると、従来のリードフレーム構造を有する半導体装置の構造を利用することが可能となり、好適である。
また、前記外部接続配線は、テープキャリアに形成される配線であっても良い。
また、前記第１の半導体チップと前記第２の半導体チップの大きさが同一であると、半導体チップの大きさを統一することが可能となり、好適である。
また、前記共通ライン用パッドと前記個別ライン用パッドの数が、前記第１の半導体チップと前記第２の半導体チップで同一であると、接続される外部接続配線の構造を単純化することが可能となり、好適である。
また、前記第１のパッドが設置されるピッチと前記第２のパッドが設置されるピッチが同一であると、接続される外部接続配線の構造を単純化することが可能となり、好適である。
また、前記第２の半導体チップは、前記第１の半導体チップのミラーチップであると、外部接続配線の構造を単純化することが可能となり、好適である。
本発明によれば、構造上の制約が少なく、低コストで製造が可能な積層型半導体装置を提供することが可能となる。
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
図２は、本発明の実施例１による積層型半導体装置を模式的に示した断面図である。
図２を参照するに、本図に示す積層型半導体装置１０の概略は、例えばリードフレームなどの、外部の基板などに接続される複数の外部接続配線からなる配線構造３０上に、半導体チップ１１が載置され、さらに当該半導体チップ１１上に半導体チップ２１が積層されて、周囲を樹脂材料４０でモールドされた構造になっている。
前記半導チップ１１の主面の端部には、複数のパッドからなるパッド構造１２が形成されており、前記半導体チップ２１は、当該パッド構造１２が露出するように、当該半導体チップ１１上にずらして設置されている。前記半導体チップ２１の主面の、前記パッド構造１２から離間した端部の側には、複数のパッドからなるパッド構造２２が形成されている。
前記配線構造３０は、前記半導体チップ１１の、前記パッド構造１２が形成された面の反対側の面側に形成されて、前記配線構造３０を構成する複数の外部接続配線は、前記半導体チップ１１から離間する方向に延出するようにして、複数形成されている。なお、説明の便宜上、当該方向に平行な軸をｘ軸とする。
また、前記パッド構造１２および前記パッド構造２２は、それぞれ、ワイヤボンディングによって形成されたワイヤ１３および２３によって前記配線構造３０に接続されている。
本実施例による積層型半導体装置１０の場合、前記パッド構造１２とパッド構造２２の複数のパッドのうち、少なくとも一部が、前記配線構造３０を介して電気的に接続される構造としている。そのため、前記パッド構造１２または前記パッド構造２２に接続される外部接続配線を、一部共有する構造となっている。そのため、本実施例による積層型半導体装置では、例えば上層に形成される半導体装置の大きさなどに構造上の制約が少なく、単純な構造でパッドと外部配線構造を効率よく省スペースで接続することが可能となる。
また、積層される下層のチップと上層のチップの間に、ワイヤボンディングのための空間を確保するための特段の構造物などを挿入する必要が無く、さらに下層の半導体チップと上層の半導体チップのワイヤボンディングを一工程で完了することが可能となる。
そのため、本実施例による積層型半導体装置では、構造上の制約が少なく、また、低コストで製造が可能である。
次に、当該配線構造３０と前記パッド構造１２、パッド構造２２の接続の詳細について、図３（Ａ），（Ｂ）を用いて説明する。図３（Ａ）は、図２に示したＺ方向から前記配線構造３０をみた平面図である。但し、位置関係が明らかとなるように、前記半導体チップ１１、２１を破線で示してある。また、図３（Ｂ）は、前記配線構造３０上に、前記半導体チップ１１と前記半導体チップ２１を載置した状態の平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図３（Ａ）、（Ｂ）を参照するに、前記配線構造３０は、複数の外部接続配線、例えばリードフレームからなり、本図には、外部接続配線３１〜３６を示すが、配線の数は任意に形成することが可能であり、さらに多数の外部接続配線を用いることが可能である。
前記外部接続配線３１は、前記半導体チップ１１から離間するように、前記ｘ軸に平行な方向に延出する、延出部３１ｃと、当該延出部３１ｃから、当該ｘ軸に対して斜めに前記パッド構造２２に向かう方向に形成された斜状部３１ｂと、当該斜状部３１ｂから当該ｘ軸方向に略平行に当該パッド構造２２に向かう方向に形成され、前記半導体チップ２１を平面視した場合に、当該半導体チップ２１から突出した、対向部３１ａからなる。
前記外部接続配線３１に隣接する外部接続配線３２は、前記半導体チップ１１から離間するように、前記ｘ軸に平行な方向に延出する、延出部３２ｃと、当該延出部３２ｃから、当該ｘ軸に対して斜めに前記パッド構造１２に向かう方向に形成された斜状部３２ｂと、当該斜状部３２ｂから当該ｘ軸方向に略平行に当該パッド構造１２に向かう方向に形成され、前記半導体チップ１１を平面視した場合に、当該半導体チップ１１から突出した、対向部３２ａからなる。
また、前記延出部３１ｃと前記延出部３２ｃは、その延出する方向が逆方向であり、また当該延出部３１ｃと延出部３２ｃは、略同一線上に形成されている。さらに、前記延出部３１ｃと前記対向部３２ａ、前記斜状部３１ｂと前記斜状部３２ｂ、前記対向部３１ａと前記延出部３２ｃは、それぞれ略平行となるように形成されている。
また、前記外部接続配線３２に隣接するようにして、前記外部接続配線３１、３２と同様に、外部接続配線３３、３４が形成されている。
さらに、前記外部接続配線３４に隣接して、前記パッド構造１２の側には外部接続配線３５が形成されている。当該外部接続配線３５は、前記延出部３１ｃと同様の形状を有している。また、前記パッド構造２２の側には、前記延出部３２ｃと同様の形状を有する外部接続配線３６が形成されており、前記外部接続配線３５と当該外部接続配線３６は、略同一線上に形成されている。
前記パッド構造１２は、パッド１２ａ、１２ｂ、１２ｃ、１２ｄおよび１２ｅからなり、前記パッド構造２２は、パッド２２ａ，２２ｂ，２２ｃ，２２ｄおよび２２ｅからなる。
前記パッド１２ａ〜１２ｅは、前記半導体チップ１１の主面の端部に形成され、前記パッド２２ａ〜２２ｅは、前記半導体チップ２１の主面の、前記パッド１２ａ〜１２ｅより離間した側の端部に形成されている。また、前記前記パッド１２ａ〜１２ｅと、当該パッド１２ａ〜１２ｅにそれぞれ対応する前記パッド２２ａ〜２２ｅは、本図において、前記ｘ軸に平行な直線上に位置するように形成されている。
また、前記パッド２２ａは、ワイヤ２３によって前記対向部３１ａに電気的に接続され、前記パッド１２ａが、ワイヤ１３によって前記延出部３１ｃに電気的に接続されることにより、前記パッド２２ａと前記パッド１２ａが前記外部接続配線３１を介して電気的に接続される。
同様に、前記パッド２２ｂは、ワイヤ２３によって前記延出部３２ｃに電気的に接続され、前記パッド１２ｂは、ワイヤ１３によって前記対向部３２ａに電気的に接続されることにより、前記パッド２２ｂと前記パッド１２ｂが前記外部接続配線３２を介して電気的に接続される。
以下同様にして、前記パッド２２ｃと前記パッド１２ｃが、また前記パッド２２ｄと前記パッド１２ｄが外部接続配線を介して電気的に接続される構造になっている。
本実施例の場合、例えば前記パッド１２ａ〜１２ｄと、それぞれに対応するパッド２２ａ〜２２ｄは、半導体チップ１１および半導体チップ２１の共通ラインに対応する共通ライン用パッドである。当該共通ライン用パッドには、外部接続配線を介して、例えばマザー基板の半導体チップ１１、１２に共通な信号ラインなど、例えば制御ラインや、電源ライン、接地ラインなどが接続される。
前記共通ライン用パッドに接続される信号などには、例えばバンクセレクト信号、アドレス信号、アドレスストロボ信号（行、列）、ライトイネーブルストロボ信号、チップセレクト信号、クロック信号、（ポジティブ、ネガティブ）、クロックイネーブル信号、電源、接地などがある。
このように、積層された複数の半導体チップのそれぞれの共通ライン用パッドを、当該半導体チップのパッドの反対側の面の側に形成された、リードフレームなどの外部接続配線を介して接続し、外部接続配線を複数の半導体チップで共用する構造としたことにより、共通ライン用パッドに対して、外部接続配線を効率よく省スペースで接続することが可能となる。
上記の外部接続配線の構造は、本実施例の場合に限定されず、様々に変形・変更が可能であるが、例えば、図３（Ａ），（Ｂ）に示したように、前記延出部３１ｃと、前記延出部３２ｃが、略同一線上に形成されるようにすると、外部接続配線の構造を単純にすることが可能となり、従来のリードフレーム構造と、樹脂材料４０から延出するリード（外部接続配線）の配置を目標にすることが可能となり、好適である。
また、前記パッド構造１２およびパッド構造２２は、本実施例に示した構造に限定されないが、例えば、図３（Ｂ）に示したように、パッド構造１２のパッドとパッド構造２２のパッドで、電気的に接続されるパッドは、外部接続配線が延出する方向に略平行な直線上に位置するようにすると、省スペースで効率よく前記外部接続配線を配置することが可能となり、また、接続に用いるワイヤも短くなるために構造が単純となり、好適である。
また、本実施例の場合、さらに前記パッド１２ｅには、前記外部接続配線３５が、また前記パッド２２ｅには前記外部接続配線３６が接続されている。この場合、前記外部接続配線３５と外部接続配線３６は、電気的に接続されないように離間して形成されている。これは、前記パッド１２ｅと前記パッド２２ｅが、個別ライン用パッドであり、半導体チップの個別ラインに接続されるためであり、このような個別ラインパッドにはそれぞれの半導体チップ毎に独立して信号が供給される。
前記個別ライン用パッドに接続される信号ラインなどには、例えばデータ信号、データマスク信号、データストロボ信号などがある。
本実施例による積層型半導体装置では、前記パッド構造１２と前記パッド構造２２が、共通ライン用パッドと、個別ライン用パッドを含み、上記の構造において、典型的には、一つの外部接続配線に複数の共通ライン用パッドが接続され、また個別ライン用パッドは個別に外部接続配線に接続される構造となっている。
このため、これらの共通ラインと個別ラインに接続される外部接続配線を、任意に配置することが可能であり、これらの信号ラインに用いる外部接続配線を省スペースに効率よく配置することが可能である。
また、本実施例による積層型半導体装置では、図１（Ａ）に示した半導体装置と異なり、上層に設置される半導体チップの大きさの制約が少なく、例えば略同一の大きさの半導体チップを積層することが可能であり、同様の仕様の半導体チップを積層することが可能である。
この場合、積層される半導体チップの間で、設置されているパッドの数が同一であると、また、当該パッドが設置されるピッチが同一であると、配線構造を単純化することが可能となり、また接続に用いるワイヤを短くすることが可能となり、好適である。
この場合、半導体チップ２１のパッド構造２２を構成するパッドは、半導体チップ１１のパッド構造１２を構成するパッドと同様の構成であって、パッドが設置される端部が主面上で反対側に位置するようであると、すなわち、半導体チップ２１が半導体チップ１１の、いわゆるミラーチップであると、外部接続配線の構成が単純となり、好適である。
また、本実施例では、例えば、隣接する外部接続配線が設置されるピッチ、すなわち前記延出部３１ｃと前記対向部３２ａのピッチＰ１は典型的には０．１２５ｍｍ、隣接する延出部が設置されるピッチＰ２は典型的には０．２５ｍｍであるが、この数値に限定されるものではない。この外部接続配線間の距離は、外部接続配線、例えばリードフレームなどの製造技術の向上と共に、さらに小さくすることができる。
また、実施例１は、次に図４に示すように変形して実施することも可能である。図４は、実施例１の積層型半導体装置の変形例である積層型半導体装置を模式的に示した断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図２を参照するに、本実施例による積層型半導体装置１０Ａでは、前記配線構造３０の、前記半導体チップ１１が設置された側の反対側に、さらに半導体チップを設置したために、積層型半導体装置の集積度を向上させることを可能としている。
この場合、前記配線構造３０の、前記半導体チップ１１が設置された側の反対側に半導体チップ４１が設置され、さらに当該半導体チップ４１に半導体チップ５１が積層されて２つの半導体チップが積層されて用いられることで、積層型半導体装置の集積度を向上させ、例えば積層型半導体装置の記憶容量を向上させることが可能となっている。
前記半導体チップ４１のパッド構造４２はワイヤ４３によって、また、前記半導体チップ５１のパッド構造５２はワイヤ５３によって、それぞれ実施例１に示した場合と同様に前記配線構造３０に電気的に接続される。
また、外部接続配線は、例えばリードフレームに限定されず、他の配線を用いることが可能であり、例えば次に図５（Ａ）、（Ｂ）に示すように、テープキャリアに形成された配線を用いても良い。
図５（Ａ）は、本発明の実施例３による積層型半導体装置を模式的に示した断面図であり、図５（Ｂ）は、図５（Ａ）においてＹ方向からその配線構造を平面視した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図５（Ａ）、（Ｂ）を参照するに、本実施例による積層型半導体装置１０Ｂでは、積層された前記半導体チップ１１および半導体チップ２１は、テープ５１、ソルダーレジスト５２を有するテープキャリアＴに形成された配線構造３０Ａ上に形成されている。
また、前記配線構造３０Ａはテープ５１上に形成されたパッド５３Ａに電気的に接続され、さらに当該パッド５３Ａは、前記テープ５１に形成された開口部を介して、前記テープ５１の下に形成されたソルダーボール５３に電気的に接続されている。
前記配線構造３０Ａは、図３に示した前記外部接続配線３０と同様の構造の、複数の外部接続配線からなり、図３に示した場合と同様に、隣接する配線が設置されるピッチＰ３は、典型的には０．１２５ｍｍ、延出部が設置されるピッチＰ４は、０．２５ｍｍであるが、この数値に限定されるものではない。また、当該配線の、例えばソルダーボール５３に接続される側で配線部が設置されるピッチＰ５は、例えば０．５ｍｍとしている。前記配線構造３０Ａは、ソルダーボール５３を介して、例えば積層型半導体装置１０Ｂが設置される実装基板の配線に電気的に接続される構造になっている。
このように、本実施例による積層型半導体装置は様々に変形・変更して用いることが可能であり、例えば、配線構造に接続される配線を変更することで、ＢＧＡ（ボール・グリッド・アレイ）などにも適用することが可能である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、構造上の制約が少なく、低コストで製造が可能な積層型半導体装置を提供することが可能となる。
（Ａ）、（Ｂ）は、従来の積層型半導体装置を模式的に示した断面図である。 実施例１による積層型半導体装置を模式的に示した断面図である。 （Ａ）は、図２に示した積層型半導体装置の配線構造の平面図であり、（Ｂ）は、配線構造上に半導体チップを載置した状態の平面図である。 実施例２による積層型半導体装置を模式的に示した断面図である。 （Ａ）は、実施例３による積層型半導体装置を模式的に示した断面図であり、（Ｂ）はその配線構造の平面図である。
符号の説明
１０，１０Ａ，１０Ｂ，１００，２００ 積層型半導体装置
１１，２１，４１，５１，１０１，１０３，２０１，２０３ 半導体チップ
１２，２２，４２，５３ パッド構造
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ パッド
１３，２３，４３，５３ ワイヤ
３０，３０Ａ 配線構造
３１，３２，３３，３４，３５，３６ 外部接続配線
３１ａ，３２ａ 対向部
３１ｂ，３２ｂ 斜状部
３１ｃ，３２ｃ 延出部
４０ 樹脂材料
５１ テープ
５２ ソルダーレジスト
５３ ソルダーボール
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ ピッチ

Claims (14)

  1. 第１の主面を有し、当該第１の主面の第１の端部の側に、複数の第１のパッドが形成された、第１の半導体チップと、
    前記複数の第１のパッドが露出するように前記第１の主面上にずらして設置された、第２の主面を有し、当該第２の主面の、前記第１の端部の側から離間した第２の端部の側に、複数の第２のパッドが形成された第２の半導体チップと、
    前記第１の半導体チップの、前記第１の主面の反対側の第３の主面の側に、前記第１のパッドまたは前記第２のパッドに電気的に接続された、複数の外部接続配線が形成された、積層型半導体装置であって、
    前記外部接続配線は、前記第１の半導体チップから離間する方向に延出するように形成され、前記複数の第１のパッドと前記複数の第２のパッドのうち、少なくとも一部が、前記外部接続配線を介して電気的に接続される構造としたことを特徴とする積層型半導体装置。
  2. 前記第１のパッドまたは前記第２のパッドは、ワイヤボンディングにより前記外部接続配線に電気的に接続される構造であることを特徴とする請求項１記載の積層型半導体装置。
  3. 前記複数の第１のパッドと前記複数の第２のパッドは、当該第１のパッドと当該第２のパッドが、共通の外部接続配線に接続される共通ライン用パッドと、当該第１のパッドと当該第２のパッドが個別の外部接続配線に接続される個別ライン用パッドを含むことを特徴とする請求項１または２記載の積層型半導体装置。
  4. 前記外部接続配線は、当該外部接続配線が延出する方向に対して斜めに形成された部分を含むことを特徴とする請求項１乃至３のうち、いずれか１項記載の積層型半導体装置。
  5. 前記第１のパッドと、当該第１のパッドに前記外部接続配線を介して電気的に接続される前記第２のパッドは、前記第１の半導体チップおよび第２の半導体チップを平面視した場合に、前記外部接続配線が延出する方向に略平行な直線上に位置することを特徴とする請求項１乃至４のうち、いずれか１項記載の積層型半導体装置。
  6. 前記複数の外部接続配線のうち、第１の外部接続配線の、前記第１の半導体チップから離間する方向に延出する第１の延出部と、当該第１の外部接続配線に隣接する第２の外部接続配線の、前記第１の半導体チップから離間する方向に延出する第２の延出部が、略同一線上に形成されることを特徴とする請求項１乃至５のうち、いずれか１項記載の積層型半導体装置。
  7. 前記外部接続配線の、前記第１の半導体チップが設置された側の反対側に、第３の半導体チップが設置されていることを特徴とする請求項１乃至６のうち、いずれか１項記載の積層型半導体装置。
  8. 前記第３の半導体チップに第４の半導体チップがさらに積層されていることを特徴とする請求項７記載の積層型半導体装置。
  9. 前記外部接続配線は、リードフレームからなることを特徴とする請求項１乃至８のうち、いずれか１項記載の積層型半導体装置。
  10. 前記外部接続配線は、テープキャリアに形成される配線からなることを特徴とする請求項１乃至８のうち、いずれか１項記載の積層型半導体装置。
  11. 前記第１の半導体チップと前記第２の半導体チップの大きさが同一であることを特徴とする請求項１乃至１０のうち、いずれか１項記載の積層型半導体装置。
  12. 前記共通ライン用パッドと前記個別ライン用パッドの数が、前記第１の半導体チップと前記第２の半導体チップで同一であることを特徴とする請求項３記載の積層型半導体装置。
  13. 前記第１のパッドが設置されるピッチと前記第２のパッドが設置されるピッチが同一であることを特徴とする請求項１乃至１２のうち、いずれか１項記載の積層型半導体装置。
  14. 前記第２の半導体チップは、前記第１の半導体チップのミラーチップであることを特徴とする請求項１乃至１３のうち、いずれか１項記載の積層型半導体装置。
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