JP2013055367A - 半導体装置 - Google Patents

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】積層した半導体素子を有する半導体装置の放熱性を高め、その信頼性を向上させることを可能にする技術を提供する。
【解決手段】半導体装置は、配線基板４０と、配線基板４０上に実装された第１の半導体素子１０と、第１の半導体素子１０上に積層され、突出部２０ｂが第１の半導体素子１０の外縁から突出する第２の半導体素子２０と、各半導体素子を封止する封止樹脂層５０と、を備える。そして、第２の半導体素子２０はその上面に第１のアナログセル２１ａとこの第１のアナログセル２１ａよりも高い温度で発熱しやすい第２のアナログセル２１ｂとを有し、この第２のアナログセル２１ｂは突出部２０ｂを含むように配置される。
【選択図】図１

Description

本発明は、半導体装置に関し、特に複数の半導体素子が積層された半導体装置に関する。
近年、電子機器に使用される半導体装置の小型化・高機能化を実現するパッケージ技術として、複数の半導体素子（たとえば、半導体チップ）を積層により混載する多段スタック構造（マルチチップパッケージ構造）が知られている（特許文献１参照）。
図４は特許文献１に記載のスタック構造の半導体装置を示す概略断面図である。この半導体装置では、相対的に面積の大きい第１の半導体チップ１１１０がダイボンド材１１１２により、配線基板（インタポーザ）１１４０上に固定されており、第１の半導体チップ１１１０の電極パッド１１１３に干渉しないように、第２の半導体チップ１１２０がダイボンド材１１２２により第１の半導体チップ１１１０上に固定されている。
第１の半導体チップ１１１０の上面に形成された電極パッド１１１３は、金線などからなるボンディングワイヤ１１１４により配線基板１１４０に形成されたパッド電極１１４３と電気的に接続されている。そして、第２の半導体チップ１１２０の上面のパッド電極１１２３は、ボンディングワイヤ１１２４によりパッド電極１１４３と電気的に接続されている。
配線基板１１４０上に積層された第１の半導体チップ１１１０と第２の半導体チップ１１２０は封止樹脂層１１５０により封止されている。そして、配線基板１１４０の半導体チップ搭載面の裏面（下面）にはパッド電極１１４３と電気的に接続された外部接続端子１１４５が形成されている。
上記スタック構造の半導体装置は、プリント配線基板などに実装されて使用される際に、複数の半導体素子（半導体チップ）が平面配置される場合に比べて、平面方向の実装面積を縮小できることから、電子機器の小型化・高集積化の要求に応えることができる。
特開平１１−２０４７２０号公報
しかしながら、このような小型化・高集積化を図るためにスタック構造を採用した半導体装置では、特に消費電力が多い回路領域（発熱する回路領域）を有する半導体素子が組み込まれている場合は、その回路領域の温度が急激に上昇した際に外部への熱放散が十分になされないと、誤動作の原因となったり、破壊されてしまうということが懸念される。
本発明はこうした状況に鑑みてなされたものであり、その目的は、積層した半導体素子を有する半導体装置の放熱性を高め、その信頼性を向上させることを可能にする技術を提供することにある。
上記課題を解決するために、本発明に係る半導体装置は、第１の半導体素子と、第１の半導体素子上に積層され、第１の半導体素子の外縁から突出している突出部を有する第２の半導体素子と、を備え、第２の半導体素子はその上面に第１の回路領域とこの第１の回路領域よりも高い温度に発熱しやすい第２の回路領域とを有し、この第２の回路領域が突出部を含むように配置されていることを特徴とする。
上記構成において、第１の半導体素子および第２の半導体素子は、基板上に配置されるとともに、この基板上に形成された樹脂層により封止され、樹脂層は、第２の半導体素子の第２の回路領域を含む端部とこれに対応する樹脂層の側壁面との間隔がそれ以外の端部における間隔よりも短くなるように形成されていることが好ましい。
上記構成において、第１の回路領域に含まれる電極部と基板に設けられている端子とを接続する第１の配線を流れる電流量は、第２の回路領域に含まれる電極部と基板に設けられている端子とを接続する第２の配線を流れる電流量よりも小さいことが好ましい。
上記構成において、第２の配線が接続される基板の端子は、第２の回路領域を含む端部とこれに対応する樹脂層の側壁面との間の領域とは異なる領域に設けられていることが好ましい。
上記構成において、樹脂層は、端部とこれに対応する樹脂層の側壁面との間隔が、第２の半導体素子の上面と樹脂層の上面との間隔よりも短くなるように形成されていることが好ましい。
上記構成において、第２の半導体素子は、第２の半導体素子の複数の辺が第１の半導体素子の外縁から突出するように第１の半導体素子に積層されていることが好ましい。より好ましくは、第２の半導体素子は、第２の半導体素子の４辺が第１の半導体素子の外縁から突出するように第１の半導体素子に積層されているとよい。
上記構成において、第１の半導体素子は、第２の半導体素子が積層されている側とは反対側の面に、基板と接続される複数の突起電極端子が形成されていることが好ましい。
上記構成において、第２の回路領域は電極部を含み、電極部は第１の半導体素子と第２の半導体素子とが重畳する領域に配置されていることが好ましい。
上記構成において、第２の回路領域は電極部を含み、電極部は突出部に配置されていることが好ましい。
本発明の別の態様は、携帯機器である。この携帯機器は、上述のいずれかの半導体装置を搭載しているとよい。
本発明によれば、積層した半導体素子を有する半導体装置の放熱性を高め、その信頼性を向上させることを可能にする技術が提供される。
本実施形態に係る積層された半導体素子を有する半導体装置の概略断面図である。 本実施形態に係る半導体装置の平面図である。 （Ａ）〜（Ｃ）本実施形態に係る積層された半導体素子を有する半導体装置の製造プロセスを説明するための概略断面図である。 従来のスタック構造の半導体装置を示す概略断面図である。 第２の実施形態に係る積層された半導体素子を有する半導体装置の概略断面図である。 第２の実施形態に係る半導体装置の平面図である。 第３の実施形態に係る積層された半導体素子を有する半導体装置の概略断面図である。 第３の実施形態に係る半導体装置の平面図である。 第４の実施形態に係る積層された半導体素子を有する半導体装置の概略断面図である。 第４の実施形態に係る半導体装置の平面図である。 第５の実施形態に係る携帯電話の構成を示す図である。 図１１に示す携帯電話の部分断面図である。
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は第１の実施形態に係る積層された半導体素子を有する半導体装置の概略断面図であり、図２は同半導体装置の平面図（上面図）である。
本実施形態の半導体装置は、配線基板４０と、配線基板４０上に実装された第１の半導体素子１０と、第１の半導体素子１０上に積層され、突出部２０ｂが第１の半導体素子１０の外縁から突出している第２の半導体素子２０と、各半導体素子を封止する封止樹脂層５０と、を備えている。そして、第２の半導体素子２０はその上面に第１のアナログセル２１ａとこの第１のアナログセル２１ａよりも高い温度で発熱しやすい第２のアナログセル２１ｂとを有し、この第２のアナログセル２１ｂは第２の半導体素子２０の突出部２０ｂを含むように配置されている。なお、第１のアナログセル２１ａと第２のアナログセル２１ｂは、第２の半導体素子２０の上面に限らず、下面もしくは周縁端部にあってもよい。
配線基板４０は配線層と絶縁層が交互に複数形成された多層配線構造のベース基板が採用される。配線基板４０の上面（半導体素子搭載面）には、銅（Ｃｕ）、ニッケル（Ｎｉ）、及び金（Ａｕ）からなる複数のパッド電極４３が形成され、配線基板４０の下面（半導体素子搭載面と反対側の面）には、内部の配線層（図示せず）を介してパッド電極４３と電気的に接続された外部接続端子（はんだボール）４５が形成されている。
第１の半導体素子１０は、たとえば、Ｐ型シリコン基板などの半導体基板の上面（表面）にデジタル系回路（図示せず）が形成された半導体素子であり、配線基板４０上の所定の領域にダイアタッチフィルムなどの接着層１２を介して実装されている。ここで、デジタル系回路はデジタル値の信号をデータとして用いる回路の総称であり、デジタル系回路には、たとえば、各種の論理回路によって構成される演算回路、ＣＰＵ、メモリ、アナログ／デジタルコンバータ（ＡＤＣ）回路、デジタル／アナログコンバータ（ＤＡＣ）回路、デジタルフィルタ回路、位相ロックループ（ＰＬＬ）回路などが含まれる。また、第１の半導体素子１０の外縁部（第２の半導体素子２０が搭載される辺を除いた外縁部）には、デジタル系回路と電気的に接続され、半導体素子外部との信号授受を行うための複数のパッド電極１３が配置されている。このパッド電極１３は金などのボンディングワイヤ１４によって配線基板４０の上面のパッド電極４３と電気的に接続されている。
第２の半導体素子２０は、たとえば、Ｐ型シリコン基板などの半導体基板の上面（表面）に第１のアナログセル２１ａおよび第２のアナログセル２１ｂを含むアナログ系回路が形成された半導体素子であり、その一部が第１の半導体素子１０の外縁から突出した状態で、第１の半導体素子１０上にダイアタッチフィルムなどの接着層２２を介して実装されている。すなわち、実装後の第２の半導体素子２０は第１の半導体素子１０と重畳する領域（上面から見て両者が重なる共通領域）２０ａと第１の半導体素子１０の外縁から突出する突出部２０ｂとを有する。また、アナログ系回路の第２のアナログセル２１ｂは、第１のアナログセル２１ａよりも高い温度で発熱しやすい回路領域であり、回路動作時には第１のアナログセル２１ａと比べて高温となる領域である。このため、第１のアナログセル２１ａおよび第２のアナログセル２１ｂは図２に示すように配置され、特に第２のアナログセル２１ｂは第２の半導体素子２０の突出部２０ｂを含むように配置されている。
各セル内には半導体素子外部との信号授受を行うためのパッド電極２３ａおよびパッド電極２３ｂがそれぞれ複数配置されている。ここで、パッド電極２３ａは第２の半導体素子２０の外縁部に沿って配置され、パッド電極２３ｂは第１の半導体素子１０と第２の半導体素子２０とが重畳する領域２０ａ内において第１の半導体素子１０の外縁に沿うように配置されている。このようにすることで、第２のアナログセル２１ｂのパッド電極２３ｂにワイヤボンディングする際にボンディングツールによる圧力を第１の半導体素子１０が支えるため、突出部２０ｂの外縁に沿ってパッド電極２３ｂを設ける場合に比べて第２のアナログセル２１ｂを含む端部へのダメージを低減することができる。
各セル内のパッド電極２３ａおよびパッド電極２３ｂは、金などのボンディングワイヤ２４ａおよびボンディングワイヤ２４ｂによって配線基板４０の上面のパッド電極４３と電気的に接続されている。
なお、アナログ系回路はアナログ値の信号をデータとして用いる回路の総称であり、アナログ系回路には、たとえば、ドライバアンプ回路（モータ駆動電流生成出力回路）や送信系高出力増幅回路、出力制御ロジック回路、アナログフィルタ回路、プリドライブ回路（小信号増幅回路）、保護回路などが含まれる。この中ではドライバアンプ回路や送信系高出力増幅回路が第２のアナログセル２１ｂとして挙げられる。
封止樹脂層５０は、配線基板４０上の全面を覆うように形成され、第１の半導体素子１０および第２の半導体素子２０を封止している。封止樹脂層５０の材料は、たとえば、エポキシ樹脂などの熱硬化性の絶縁性の樹脂である。この封止樹脂層５０は各半導体素子を外部環境から保護する機能を有する。ここで、封止樹脂層５０は、図２に示すように、第２の半導体素子２０の第２のアナログセル２１ｂを含む素子端部とこれに対応する封止樹脂層５０の外壁面との間隔Ｌ１がそれ以外の素子端部における間隔Ｌ２〜Ｌ４よりも短く仕上がっている。なお、封止樹脂層５０中には熱伝導性を高めるためのフィラーが添加されていてもよい。
なお、第１の半導体素子１０は本発明の「第１の半導体素子」、第１のアナログセル２１ａは本発明の「第１の回路領域」、第２のアナログセル２１ｂは本発明の「第２の回路領域」、第２の半導体素子２０は本発明の「第２の半導体素子」、突出部２０ｂは本発明の「突出部」、封止樹脂層５０は本発明の「樹脂層」、及びパッド電極２３ｂは本発明の「電極部」の一例である。
以下に、第１の半導体素子１０の外縁から突出して積層した第２の半導体素子２０における突出部２０ｂの放熱効果について説明する。
図４に示した従来のスタック構造の半導体装置では、動作時に第２の半導体素子（第２の半導体チップ１１２０）から発生する熱は、下層側に位置する第１の半導体素子（第１の半導体チップ１１１０）において発生する熱の影響により両者の温度差が小さくなって下層側に放散されにくいため、第２の半導体素子の上面側と側面に設けられた封止樹脂層（封止樹脂層１１５０）への熱伝導によって放散されるのが支配的となる。また、第１の半導体素子の発熱量によってはその熱により直上の第２の半導体素子が加熱されてしまい、第２の半導体素子からの熱放散が十分なされなくなる。
一方、本実施形態の半導体装置では、第２の半導体素子２０の突出部２０ｂにおいてその下面側に第１の半導体素子１０が存在しないため、動作時に第２の半導体素子２０から発生する熱は、上面側、側面、及び下面側に設けられた封止樹脂層５０への熱伝導によって放散される。さらに、突出部２０ｂは他の重畳する領域２０ａに比べて第１の半導体素子１０から距離が離れているため、動作時に第１の半導体素子１０において発生する熱の影響も相対的に小さくなる。このため、突出部２０ｂでは第２の半導体素子２０から発生する熱をより効率的に熱放散させることができる。
（製造方法）
図３は第１の実施形態に係る積層された半導体素子を有する半導体装置の製造プロセスを説明するための概略断面図である。
まず、図３（Ａ）に示すように、周知の技術により配線層と絶縁層が交互に複数形成された多層配線構造（図示せず）を有し、その上面（半導体素子搭載面）に銅、ニッケル、及び金からなる複数のパッド電極４３が形成された配線基板４０を用意する。そして、同じく周知の技術によりＰ型シリコン基板などの半導体基板の上面にデジタル系回路（図示せず）及びその外周部に配置されたパッド電極１３が形成された第１の半導体素子１０を用意し、この第１の半導体素子１０を配線基板４０上の所定の領域にダイアタッチフィルムなどの接着層１２を介して実装する。
図３（Ｂ）に示すように、周知の技術によりＰ型シリコン基板などの半導体基板の上面に、第１のアナログセル２１ａと第２のアナログセル（第１のアナログセル２１ａよりも高い温度に発熱しやすい回路領域）２１ｂを含むアナログ系回路、及び各セル内の所定の位置に配置されたパッド電極２３ａおよびパッド電極２３ｂが形成された第２の半導体素子２０を用意し、この第２の半導体素子２０を第１の半導体素子１０上にダイアタッチフィルムなどの接着層２２を介して実装する。この際、第２の半導体素子２０の一部（第２のアナログセル２１ｂの全体もしくは一部）が第１の半導体素子１０の外縁から突出するように積層する。これにより、第２の半導体素子２０は第１の半導体素子１０と重畳する領域２０ａと第１の半導体素子１０の外縁から突出する突出部２０ｂとに分けられ、この突出部２０ｂを含むように第２のアナログセル２１ｂが配置される。また、第２のアナログセル２１ｂのパッド電極２３ｂは、両者が重畳する領域２０ａ内の所定の位置（第１の半導体素子１０の外縁部に沿った位置）に形成される。
図３（Ｃ）に示すように、第１の半導体素子１０のパッド電極１３とこれに対応して配線基板４０の上面に設けられたパッド電極４３との間を金などのボンディングワイヤ１４により電気的に接続する。そして、第２の半導体素子２０における第１のアナログセル２１ａのパッド電極２３ａおよびと第２のアナログセル２１ｂのパッド電極２３ｂこれらに対応して配線基板４０の上面に設けられたパッド電極４３との間を金などのボンディングワイヤ２４ａおよびボンディングワイヤ２４ｂにより電気的にそれぞれ接続する。ここで、第２のアナログセル２１ｂのパッド電極２３ｂの下層に第１の半導体素子１０が存在するため、第２のアナログセル２１ｂのパッド電極２３ｂにワイヤボンディングする際にボンディングツールによる圧下力を第１の半導体素子１０が支え、下層に第１の半導体素子１０が存在しない場合（突出部２０ｂの外縁に沿ってパッド電極２３ｂを設ける場合）に比べて第２のアナログセル２１ｂを含む端部へのダメージを低減することができる。
そして、配線基板４０上に設けられた第１の半導体素子１０および第２の半導体素子２０を保護するために、封止樹脂層５０を配線基板４０上の全面を覆うように形成する。封止樹脂層５０には、たとえば、エポキシ樹脂などの熱硬化性の絶縁性の樹脂が採用され、封止樹脂層５０中に熱伝導性を高めるためのフィラーが添加されていてもよい。この際、第２の半導体素子２０の第２のアナログセル２１ｂを含む素子端部とこれに対応する封止樹脂層５０の外壁面との間隔Ｌ１がそれ以外の３辺の素子端部における間隔Ｌ２〜Ｌ４よりも短く仕上がるように、配線基板４０と第２の半導体素子２０との位置関係を制御しておく。
最後に、図１に示したように、はんだ印刷法を用いて配線基板４０の下面（半導体素子搭載面と反対側の面）に、内部の配線層（図示せず）を介してパッド電極４３と電気的に接続された外部接続端子（はんだボール）４５を形成する。
これらの工程により、先の図１に示した本実施形態の半導体装置が製造される。
本実施形態の半導体装置によれば、以下のような効果を得ることができるようになる。
（１）第２の半導体素子２０内においてより高い温度で発熱しやすい第２のアナログセル２１ｂを、第１の半導体素子１０の外縁から突出する突出部２０ｂを含む領域に配置したことで、第２のアナログセル２１ｂから発生する熱は、突出部２０ｂの上面側と側面からの放散に加え、その裏面側からも放散されるようになる。このため、第１の半導体素子１０の外縁から突出していない場合（上面側と側面からの放散）に比べて半導体装置の放熱性が高まり、動作の安定化に寄与することができる。したがって、半導体装置の信頼性を向上させることができる。
（２）第２の半導体素子２０の第２のアナログセル２１ｂを含む端部とこれに対応する封止樹脂層５０の外壁面との間隔Ｌ１をそれ以外の３辺の端部における間隔Ｌ２〜Ｌ４よりも短くしたことで、第２のアナログセル２１ｂを含む端部は、他の端部に比べて外部環境（半導体装置の外部温度）の影響を受けて冷却されやすくなる。このため、こうした端部に含まれる第２のアナログセル２１ｂは効果的に冷却され、半導体装置の動作の安定化に寄与することができる。したがって、半導体装置の信頼性を向上させることができる。
（３）第２のアナログセル２１ｂに対応するパッド電極２３ｂを第１の半導体素子１０と第２の半導体素子２０とが重畳する領域２０ａに配置したことで、パッド電極２３ｂにワイヤボンディングする際にボンディングツールによる圧力を第１の半導体素子１０が支えているため、突出部２０ｂにパッド電極２３ｂを設ける場合に比べて第２のアナログセル２１ｂを含む端部へのダメージが低減されている。このため、第２のアナログセル２１ｂの温度が急激に上昇した際にこのダメージに起因して熱破壊されるのを防止することができる。したがって、半導体装置の信頼性を向上させることができる。
（第２の実施形態）
図５は第２の実施形態に係る積層された半導体素子を有する半導体装置の概略断面図であり、図６は同半導体装置の平面図（上面図）である。第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置において第２の半導体素子の突出部が１辺であるのに対して、第２の半導体素子の突出部が４辺である点が大きく異なる。
本実施形態に係る半導体装置は、配線基板１４０と、配線基板上に実装された第１の半導体素子１１０と、第１の半導体素子１１０上に積層され、突出部１２０ｂが第１の半導体素子１１０の４辺の外縁からそれぞれ突出している第２の半導体素子１２０と、各半導体素子を封止する封止樹脂層１５０と、を備えている。そして、第２の半導体素子１２０はその上面に第１のアナログセル１２１ａとこの第１のアナログセル１２１ａよりも高い温度で発熱しやすい第２のアナログセル１２１ｂとを有し、この第２のアナログセル１２１ｂは第２の半導体素子１２０の突出部１２０ｂを含むように配置されている。なお、第１のアナログセル１２１ａと第２のアナログセル１２１ｂは、第２の半導体素子１２０の上面に限らず、下面もしくは周縁端部にあってもよい。なお、配線基板１４０は、第１の実施形態に係る配線基板４０と同様なため説明を省略する。
第１の半導体素子１１０は、たとえば、Ｐ型シリコン基板などの半導体基板の上面（表面）にデジタル系回路（図示せず）が形成された半導体素子である。また、第１の半導体素子１１０は、第２の半導体素子１２０が積層されている上面側とは反対側の下面に、アレイ状に並んだ複数のバンプ（突起電極端子）１６０が形成されており、このバンプ１６０を介して配線基板１４０と電気的に接続されている。このようないわゆるフリップチップ実装により、その４辺が第１の半導体素子１１０の４辺よりそれぞれ長い第２の半導体素子１２０を、その４辺が第１の半導体素子１１０の外縁から突出するように第１の半導体素子１１０上に積層することが可能となる。
第２の半導体素子１２０は、たとえば、Ｐ型シリコン基板などの半導体基板の上面（表面）に第１のアナログセル１２１ａおよび第２のアナログセル１２１ｂを含むアナログ系回路が形成された半導体素子であり、その４辺が第１の半導体素子１１０の外縁から突出した状態で、第１の半導体素子１１０上にダイアタッチフィルムなどの接着層１２２を介して実装されている。すなわち、実装後の第２の半導体素子１２０は第１の半導体素子１１０と重畳する領域（上面から見て両者が重なる共通領域）１２０ａと第１の半導体素子１１０の外縁から突出する突出部１２０ｂとを有する。また、アナログ系回路の第２のアナログセル１２１ｂは、第１のアナログセル１２１ａよりも高い温度で発熱しやすい回路領域であり、回路動作時には第１のアナログセル１２１ａと比べて高温となる領域である。このため、第１のアナログセル１２１ａおよび第２のアナログセル１２１ｂは図６に示すように配置され、特に第２のアナログセル１２１ｂは第２の半導体素子１２０の突出部１２０ｂを含むように配置されている。
各セル内には半導体素子外部との信号授受を行うためのパッド電極１２３ａおよびパッド電極１２３ｂがそれぞれ複数配置されている。ここで、パッド電極１２３ａは、第１のアナログセル１２１ａが形成されている領域のうち、第２の半導体素子１２０と第１の半導体素子１１０とが重畳する領域１２０ａの外縁部に沿って配置され、パッド電極１２３ｂは、第２のアナログセル１２１ｂが形成されている領域のうち、重畳する領域１２０ａ内の第１の半導体素子１１０の外縁に沿うように配置されている。このようにすることで、第２のアナログセル１２１ｂのパッド電極１２３ｂにワイヤボンディングする際にボンディングツールによる圧力を第１の半導体素子１１０が支えるため、突出部１２０ｂの外縁に沿ってパッド電極１２３ｂを設ける場合に比べて第２のアナログセル１２１ｂを含む端部へのダメージを低減することができる。
各セル内のパッド電極１２３ａおよびパッド電極１２３ｂは、金などのボンディングワイヤ１２４ａおよびボンディングワイヤ１２４ｂによって配線基板１４０の上面のパッド電極１４３と電気的に接続されている。
なお、アナログ系回路はアナログ値の信号をデータとして用いる回路の総称であり、アナログ系回路には、たとえば、ドライバアンプ回路（モータ駆動電流生成出力回路）や送信系高出力増幅回路、出力制御ロジック回路、アナログフィルタ回路、プリドライブ回路（小信号増幅回路）、保護回路などが含まれる。この中ではドライバアンプ回路や送信系高出力増幅回路が第２のアナログセル１２１ｂとして挙げられる。
封止樹脂層１５０は、配線基板１４０上の全面を覆うように形成され、第１の半導体素子１１０および第２の半導体素子１２０を封止している。封止樹脂層１５０の材料は、たとえば、エポキシ樹脂などの熱硬化性の絶縁性の樹脂である。この封止樹脂層１５０は各半導体素子を外部環境から保護する機能を有する。ここで、封止樹脂層１５０は、図６に示すように、第２の半導体素子１２０の第２のアナログセル１２１ｂを含む素子端部とこれに対応する封止樹脂層１５０の側壁（外壁）面との間隔Ｌ１がそれ以外の素子端部における間隔Ｌ２〜Ｌ４よりも短く仕上がっている。なお、封止樹脂層１５０中には熱伝導性を高めるためのフィラーが添加されていてもよい。
なお、第１の半導体素子１１０は本発明の「第１の半導体素子」、第１のアナログセル１２１ａは本発明の「第１の回路領域」、第２のアナログセル１２１ｂは本発明の「第２の回路領域」、第２の半導体素子１２０は本発明の「第２の半導体素子」、突出部１２０ｂは本発明の「突出部」、封止樹脂層１５０は本発明の「樹脂層」、及びパッド電極１２３ｂは本発明の「電極部」の一例である。
以下に、第１の半導体素子１１０の外縁から突出して積層した第２の半導体素子１２０における突出部１２０ｂの放熱効果について説明する。
本実施形態の半導体装置では、第１の実施形態の半導体装置のように第２の半導体素子の１辺の突出部だけでなく、第２の半導体素子１２０の４辺の突出部１２０ｂにおいてその下面側に第１の半導体素子１１０が存在しないため、動作時に第２の半導体素子１２０から発生する熱は、上面側、側面、及び下面側に設けられた封止樹脂層１５０への熱伝導によって放散される。さらに、突出部１２０ｂは他の重畳する領域１２０ａに比べて第１の半導体素子１１０から距離が離れているため、動作時に第１の半導体素子１１０において発生する熱の影響も相対的に小さくなる。このため、突出部１２０ｂでは第２の半導体素子１２０から発生する熱をより効率的に熱放散させることができる。
（第３の実施形態）
図７は第３の実施形態に係る積層された半導体素子を有する半導体装置の概略断面図であり、図８は同半導体装置の平面図（上面図）である。第３の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置においてパッド電極が第２の半導体素子と第１の半導体素子とが重畳する領域に配置されているのに対して、パッド電極が第２の半導体素子の突出部に配置されている点が大きく異なる。なお、その他の点は第２の実施形態と同様な構成であるため説明は適宜省略する。
本実施形態に係る半導体装置は、第１のアナログセル１２１ａおよび第２のアナログセル１２１ｂ内に、半導体素子外部との信号授受を行うためのパッド電極１２３ｃおよびパッド電極１２３ｄがそれぞれ複数配置されている。ここで、パッド電極１２３ｃは、第１のアナログセル１２１ａが形成されている領域のうち、突出部１２０ｂの外縁部に沿って配置され、パッド電極１２３ｄは、第２のアナログセル１２１ｂが形成されている領域のうち、突出部１２０ｂの外縁部に沿うように配置されている。このようにすることで、高い温度に発熱しやすい第２のアナログセル１２１ｂのうち発熱部となりやすいパッド電極１２３ｄから発生する熱は、突出部１２０ｂの上面側と側面からの放散に加え、その裏面側からも放散されるようになる。このため、パッド電極１２３ｄが突出部１２０ｂに配置されていない場合（上面側と側面からの放散）に比べて半導体装置の放熱性が高まり、動作の安定化に寄与することができる。したがって、半導体装置の信頼性を向上させることができる。
（第４の実施形態）
図９は第４の実施形態に係る積層された半導体素子を有する半導体装置の概略断面図であり、図１０は同半導体装置の平面図（上面図）である。第４の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と比較して、第２のアナログセルのパッド電極とボンディングワイヤを介して接続される基板のパッド電極が、第２のアナログセルとこれに対応する封止樹脂層の側壁面との間の領域とは異なる領域に設けられている点が大きく異なる。なお、その他の点は第２の実施形態とほぼ同様な構成であるため説明は適宜省略する。
本実施形態に係る半導体装置は、第１のアナログセル１２１ａおよび第２のアナログセル１２１ｂ内に、半導体素子外部との信号授受を行うためのパッド電極１２３ａおよびパッド電極１２３ｂがそれぞれ複数配置されている。ここで、パッド電極１２３ａは、第１のアナログセル１２１ａが形成されている領域のうち、第２の半導体素子１２０と第１の半導体素子１１０とが重畳する領域１２０ａの外縁部に沿って配置され、パッド電極１２３ｂは、第２のアナログセル１２１ｂが形成されている領域のうち、重畳する領域１２０ａ内の第１の半導体素子１１０の外縁に沿うように配置されている。このようにすることで、第２のアナログセル１２１ｂのパッド電極１２３ｂにワイヤボンディングする際にボンディングツールによる圧力を第１の半導体素子１１０が支えるため、突出部１２０ｂの外縁に沿ってパッド電極１２３ｂを設ける場合に比べて第２のアナログセル１２１ｂを含む端部へのダメージを低減することができる。
また、本実施形態に係る半導体装置は、第１のアナログセル１２１ａのパッド電極１２３ａがボンディングワイヤ１２４ａを介して配線基板１４０の上面のパッド電極１４３ａと電気的に接続されているとともに、第２のアナログセル１２１ｂのパッド電極１２３ｂがボンディングワイヤ１２４ｂを介して配線基板１４０の上面のパッド電極１４３ｂと電気的に接続されている。ここで、ボンディングワイヤ１２４ｂが接続される配線基板１４０のパッド電極１４３ｂは、第２のアナログセル１２１ｂを含む突出部１２０ｂとこれに対応する封止樹脂層１５０の側壁面１５０ａとの間の領域Ｒとは異なる領域に設けられている。このようにすることで、第２のアナログセル１２１ｂと封止樹脂層１５０の側壁面１５０ａとの間の領域にパッド電極１４３ｂが配置された場合と比較して、第２のアナログセル１２１ｂをより側壁面１５０ａに近づけられるため、第２のアナログセル２１ｂから発生する熱を側壁面１５０ａからより効率的に放散することが可能となる。
また、本実施形態に係る半導体装置は、第２のアナログセル１２１ｂを含む突出部１２０ｂとこれに対応する封止樹脂層１５０の側壁面１５０ａとの間隔Ｌ１が、第２の半導体素子１２０の上面１２０ｃと封止樹脂層１５０の上面１５０ｂとの間隔Ｈよりも短くなるように構成されている。このようにすることで、第２のアナログセル１２１ｂと封止樹脂層１５０の側壁面１５０ａとの間の距離Ｌ１が第２の半導体素子１２０の上面１２０ｃと封止樹脂層１５０の上面１５０ｂとの間隔Ｈよりも長い場合と比較して、第２のアナログセル２１ｂから発生する熱を側壁面１５０ａからより効率的に放散することが可能となる。
（第５の実施形態）
次に、上述の半導体装置を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図１１は本実施形態に係る半導体装置を備えた携帯電話の構成を示す図である。携帯電話２１１は、第１の筐体２１２と第２の筐体２１４が可動部２２０によって連結される構造になっている。第１の筐体２１２と第２の筐体２１４は可動部２２０を軸として回動可能である。第１の筐体２１２には文字や画像等の情報を表示する表示部２１８やスピーカ部２２４が設けられている。第２の筐体２１４には操作用ボタンなどの操作部２２２やマイク部２２６が設けられている。なお、前述の各実施形態に係る半導体装置はこうした携帯電話２１１の内部に搭載されている。
図１２は、図１１に示した携帯電話の部分断面図（第１の筐体２１２の断面図）である。本実施形態に係る半導体装置２００は、はんだバンプ１４２を介してプリント基板２２８に搭載され、こうしたプリント基板２２８を介して表示部２１８などと電気的に接続されている。また、半導体装置２００の裏面側（はんだバンプ１４２とは反対側の面）には金属基板などの放熱基板２１６が設けられ、たとえば、半導体装置から発生する熱を第１の筐体２１２内部にこもらせることなく、効率的に第１の筐体２１２の外部に放熱することができるようになっている。
本実施形態に係る半導体装置２００を備えた携帯機器によれば、半導体装置内部の動作の安定化だけでなく、半導体装置から外部へ放出されるノイズをも少なくでき、ひいては携帯機器内部に搭載する他の部品へのノイズの影響を低減できるので、こうした半導体装置２００を搭載した携帯機器の信頼性が向上する。
なお、本発明は、上記した実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
上記実施形態では、各半導体素子を封止する封止樹脂層を形成した半導体装置の例を示したが、本発明はこれに限らず、たとえば、封止樹脂層を必ずしも設ける必要はなく、封止樹脂層を設けていない半導体装置であってもよい。この場合には、突出部の下面側が大気中に直接さらされることになり、発生する熱をより効果的に放散させることができる。
上記実施形態では、２つの半導体素子を積層した半導体装置に適用した例を示したが、本発明はこれに限らず、たとえば、３つ以上の半導体素子を積層した半導体装置に適用してもよい。また、１つの半導体素子上に複数の半導体素子が配置された半導体装置に適用してもよい。この場合にも各半導体素子間で上記効果を享受することができる。
上記実施形態では、第２の半導体素子にアナログ系回路が形成された半導体素子を採用した例を示したが、本発明はこれに限らず、たとえば、アナログ系回路とデジタル系回路とが形成された半導体素子（アナログ／デジタル混載の半導体素子）を採用してもよい。この場合にも、突出部により高い温度で発熱しやすい回路を配置することで、上記効果を享受することができる。
上記実施形態では、第１の半導体素子にデジタル系回路が形成された半導体素子を採用した例を示したが、本発明はこれに限らず、たとえば、デジタル系回路とアナログ系回路とが形成された半導体素子（アナログ／デジタル混載の半導体素子）を採用してもよい。さらに、この場合には第２の半導体素子が搭載されていない領域にアナログ系回路を選択的に設けることが好ましい。一般にアナログ系回路やデジタル系回路を構成するトランジスタはその性能特性が応力の影響により変動することが知られている。特にデジタル系回路に比べてこうした変動に敏感なアナログ系回路では、それを構成するトランジスタの一部に偏って応力が加わると、応力の程度により所定のトランジスタ性能から変動してしまい、アナログ系回路が所定の動作をしなくなることがある。このため、第２の半導体素子が搭載されていない領域にアナログ系回路を選択的に設けることにより、第２の半導体素子の外縁部に起因してアナログ系回路に不均一に応力がかかるのを防ぐことができ、アナログ系回路における回路特性の変動を低減することができる。したがって、積層した半導体素子を有する半導体装置の信頼性を向上させることができる。
また、第１の半導体素子上に第２の半導体素子を搭載する工程において、第２の半導体素子が搭載されない領域にアナログ系回路を選択的に設けたことで、第２の半導体素子を搭載する際に生じる第１の半導体素子への荷重（圧力）負荷がアナログ系回路には加わらず、アナログ系回路の特性変動（トランジスタへの物理的ダメージ）が防止される。これにより、積層した半導体素子を有する半導体装置の製造歩留りを向上させることができ、半導体装置の低コスト化を図ることが可能となる。
なお、上述の各半導体装置において、第２のアナログセルは、第１のアナログセルに含まれるパッド電極と基板に設けられているパッド電極とを接続するボンディングワイヤを流れる電流量より、第２のアナログセルに含まれるパッド電極と基板に設けられているパッド電極とを接続するボンディングワイヤを流れる電流量が大きいものを選択するとよい。一般的に、電流量が多ければそのセルにおける発熱量も多く高温になることが予想されるため、各アナログセルをその電流量に応じて第２の半導体素子の適切な位置に配置することができる。ここで、ボンディングワイヤを流れる電流量の大小は、例えば、所定時間あたりの平均電流を比較することで判断してもよい。あるいは、各アナログセルと基板とが複数本の配線で接続されている場合、全配線に流れる電流の平均を比較することで判断してもよい。また、第２のアナログセル２１ｂは、出力電流の平均値が大きい出力回路として例示される。
１０・・・第１の半導体素子、１２・・・接着層、１３・・・パッド電極、１４・・・ボンディングワイヤ、２０・・・第２の半導体素子、２０ａ・・・第１の半導体素子と第２の半導体素子とが重畳する領域、２０ｂ・・・突出部、２１ａ・・・第１のアナログセル、２１ｂ・・・第２のアナログセル、２２・・・接着層、２３ａ，２３ｂ・・・パッド電極、２４ａ，２４ｂ・・・ボンディングワイヤ、４０・・・配線基板、４３・・・パッ

Claims (7)

  1. 第１の半導体素子と、
    前記第１の半導体素子上に積層され、前記第１の半導体素子の外縁から突出している突出部を有する第２の半導体素子と、
    を備え、
    前記第２の半導体素子は第１の回路領域とこの第１の回路領域よりも高い温度に発熱しやすい第２の回路領域とを有し、この第２の回路領域が前記突出部を含むように配置されており、
    前記第２の回路領域は電極部を含み、
    前記電極部は前記突出部に配置されていることを特徴とする半導体装置。
  2. 前記第１の半導体素子および前記第２の半導体素子は、基板上に配置されるとともに、この基板上に形成された樹脂層により封止され、
    前記樹脂層は、前記第２の半導体素子の前記第２の回路領域を含む端部とこれに対応する前記樹脂層の側壁面との間隔がそれ以外の端部における間隔よりも短くなるように形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の回路領域に含まれる電極部と基板に設けられている端子とを接続する第１の配線を流れる電流量は、前記第２の回路領域に含まれる電極部と基板に設けられている端子とを接続する第２の配線を流れる電流量よりも小さいことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の配線が接続される基板の端子は、前記第２の回路領域を含む端部とこれに対応する前記樹脂層の側壁面との間の領域とは異なる領域に設けられていることを特徴とする請求項３に記載の半導体装置。
  5. 前記樹脂層は、前記端部とこれに対応する前記樹脂層の側壁面との間隔が、前記第２の半導体素子の上面と前記樹脂層の上面との間隔よりも短くなるように形成されていることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
  6. 前記第２の半導体素子は、該第２の半導体素子の複数の辺が前記第１の半導体素子の外縁から突出するように該第１の半導体素子に積層されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第１の半導体素子は、前記第２の半導体素子が積層されている側とは反対側の面に、基板と接続される複数の突起電極端子が形成されていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
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