JP2015109408A - 複合チップ、半導体装置、及び半導体装置の製造方法 - Google Patents

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Kazuhiko Shibata
和彦 柴田
加賀谷　豊
Yutaka Kagaya
豊 加賀谷
宣丞 宇佐美
Sensho Usami
宣丞 宇佐美
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Abstract

【課題】小型化・薄型化を実現し、効率よく製造することのできる半導体装置を提供する。【解決手段】半導体装置は、配線基板と、前記配線基板の同一面上に搭載された、第１の半導体チップ、及び第２の半導体チップと、を備え、前記第１の半導体チップと、前記第２の半導体チップとは、ダイシング領域を介して機械的に結合し第１の複合チップを形成している。【選択図】図１

Description

本発明は、複合チップ、半導体装置、及び半導体装置の製造方法に関する。
近年、半導体装置を搭載している携帯機器等の小型化・薄型化に伴い、半導体装置の小型化・薄型化の要求が高まっている。
特許文献１には、複数の半導体チップを１つのパッケージに実装して構成することで大容量化に対応した半導体装置が開示されている。
特許文献２には、少なくとも２つの半導体チップが搭載された半導体装置の、半導体チップ間で生じる反り量を低減化し、反り形状を安定化するのに有効な半導体装置が開示されている。
特開２０００−３１５７７６号公報 特開２０１２−２３０９８１号公報
配線基板上に複数の半導体チップを並置して搭載し樹脂で注型する場合、半導体チップ間にも樹脂が充填するように封止樹脂の充填性を考慮して半導体チップ間のスペースを決める必要がある。そのため、一般的な半導体装置の製造方法では配線基板上に一定のスペース、例えば、０．２ｍｍ程度のスペースが必要になり配線基板の小型化には限界がある。また、一般的な半導体装置の製造方法では、配線基板上に複数の半導体チップを１つずつ搭載しているため、その分工程数が多くなり、製造時の効率が悪いという問題がある。
しかしながら、上記特許文献１、及び２では、このような課題について考慮されていない。例えば、特許文献２には、２つの半導体チップを２．５ｍｍ間隔で配置した場合、２コブ状の凹反りが発生することが指摘されているが、配線基板の小形化及び製造効率の向上等は考慮されていない。
このため、小型化・薄型化に対応し、かつ、製造効率のよい半導体装置の登場が望まれる。
したがって、本発明は、上記した問題点を解決することのできる複合チップ、半導体装置、及び半導体装置の製造方法を得ることを企図している。具体的には、本発明は、配線基板の小型化を実現し、効率よく製造することのできる複合チップ、半導体装置、及び半導体装置の製造方法の提供を目的とする。
本発明の複合チップは、ダイシング領域を介して少なくとも２つの半導体チップを機械的に結合した構成を有する。
本発明の半導体装置は、配線基板と、前記配線基板の同一面上に搭載された、第１の半導体チップ、及び第２の半導体チップと、を備え、前記第１の半導体チップと、前記第２の半導体チップとは、ダイシング領域を介して機械的に結合し第１の複合チップを形成している。
本発明の半導体装置の製造方法は、複数のチップを形成した半導体ウエハから、ダイシング領域を介して機械的に結合した第１の半導体チップと第２の半導体チップを含む第１の複合チップを切り出し、前記第１の複合チップを配線基板上に搭載する。
本発明によれば、半導体装置の小型化・薄型化を可能とし、さらに、製造効率のよい半導体装置を提供できる。
本発明に係る第１の実施例の半導体装置の構成を示す平面図である。 （ａ）は、本発明に係る第１の実施例の半導体装置の構成を示す図１のＡ‐Ａ’線の断面図である。（ｂ）は、本発明に係る第１の実施例の半導体装置の構成を示す図１のＢ‐Ｂ’線の断面図である。 本発明に係る複合チップの構成を示すブロック図である。 （ａ）は、本発明に係る半導体ウエハを示す平面図、（ｂ）は、図４（ａ）のＣ‐Ｃ’の断面図である。 （ａ）は、本発明に係る半導体ウエハのダイシング工程を示す平面図、（ｂ）は、図５（ａ）のＤ‐Ｄ’の断面図である。 （ａ）は、ダイシング領域で接続された第１の半導体チップと第２の半導体チップを示す平面図、（ｂ）は、図６（ａ）のＥ‐Ｅ’の断面図である。 （ａ）〜（ｆ）は、本発明に係る第１の実施例の半導体装置の組み立てフローを示す断面図である。 本発明に係る第２の実施例の半導体装置の構成を示す平面図である。 図８のＦ−Ｆ’の断面図である。 本発明に係る第３の実施例の半導体装置の構成を示す平面図である。 本発明に係る第４の実施例の半導体装置の構成を示す断面図である。 本発明に係る第５の実施例の半導体装置の構成を示す平面図である。 本発明に係る第６の実施例の半導体装置の構成を示す平面図である。 （ａ）は、図１３のＧ‐Ｇ’の断面図である。（ｂ）は、図１３のＨ‐Ｈ’の断面図である。
本発明の実施するための形態について、図面を参照しながら詳細に説明する。また、以下では、２つの半導体チップを結合した複合チップを例に説明するが、本発明の半導体装置に搭載される半導体チップの数を限定しているわけではない。
［１．第１の実施例］
図１は、本発明に係る第１の実施例の半導体装置の構成を示す平面図である。図２（ａ）は、図１に示した半導体装置のＡ−Ａ’の断面図であり、図２（ｂ）は、図１に示した半導体装置のＢ−Ｂ’の断面図である。以下、図１、図２（ａ）、及び図２（ｂ）を適宜参照しながら第１の実施例の半導体装置の構成を説明する。
図１を参照すると、本発明に係る第１の実施例の半導体装置は、配線基板１０と、第１の複合チップ２０と、を備える。配線基板１０と、第１の複合チップ２０とは、導電性のワイヤ４０によってワイヤボンディングされている。さらに、第１の実施例の半導体装置は、配線基板１０と、第１の複合チップ２０と、ワイヤ４０とを、封止樹脂層５０が覆った構成を有している。
配線基板１０は、一方の面に絶縁膜の開口部から露出した複数の第１の接続パッド１１と、複数の第２の接続パッド１２と、複数の第３の接続パッド１３と、複数の第４の接続パッド１４と、を備える。図２を参照すると、配線基板１０は、両面が絶縁膜、例えば、ソルダーレジスト膜で覆われた絶縁基材から構成される。また、配線基板１０は、第１の接続パッド１１等を備える面の反対側の面に、はんだボール８０を搭載するランド９０を備える。
第１の複合チップ２０は、ダイシング領域２３を介して第１の半導体チップ２１と、第２の半導体チップ２２との長辺側を機械的に結合した構造を有している。ダイシング領域２３は配線を備えていないため、第１の半導体チップ２１と、第２の半導体チップ２２とは電気的に結合をしていない。第１の複合チップ２０は、第１の接着部材６０、例えばＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）を介して配線基板１０に搭載されている。ここで、本発明に係る第１の複合チップ２０は、２つの半導体チップの長辺側を結合させた例に限定されるわけではない。第１の複合チップ２０は、例えばダイシング領域を介して２つ以上の半導体チップを結合してもよいし、ダイシング領域を介して半導体チップの短辺側を結合してもよい。
ダイシング領域２３は、２０μｍ〜８０μｍ程度の幅を有する。一方、複数の半導体チップを個別に配線基板上に搭載する場合、半導体チップ間のクリアランスが少なくとも２００μｍ程度必要である。したがって、ダイシング領域２３を介して第１の半導体チップ２１と、第２の半導体チップ２２とを結合した本発明に係る第１の複合チップ２０は、半導体チップを個別に配線基板上に搭載する場合と比べて小さい配線基板１０を構成できる。すなわち、本発明に係る第１の実施例の半導体装置は、配線基板１０のサイズを小さくすることができるため小型化できる。
また、第１の半導体チップ２１、及び第２の半導体チップ２２は一方の面上に、一方の短辺に沿って複数の第１の電極パッド２４と、他方の短辺に沿って複数の第２の電極パッド２５と、を備える。ここで、第１の半導体チップ２１、及び第２の半導体チップ２２が備える第２の電極パッド２５の数は、第１の電極パッド２４の数よりも多い。
さらに、第１の半導体チップ２１、及び第２の半導体チップ２２の表面には、回路形成面を保護するために、第１の電極パッド２４、及び第２の電極パッド２５を露出するようにパッシベーション膜が形成されている。
第１の接続パッド１１と、第１の半導体チップ２１が備える第１の電極パッド２４とは、導電性のワイヤ４０によってワイヤボンディングされている。第２の接続パッド１２と、第１の半導体チップ２１が備える第２の電極パッド２５とは、導電性のワイヤ４０によってワイヤボンディングされている。これにより、配線基板１０と、第１の半導体チップ２１とは、電気的に接続される。
同様に、第３の接続パッド１３と、第２の半導体チップ２２が備える第１の電極パッド２４とは、導電性のワイヤ４０によってワイヤボンディングされている。第４の接続パッド１４と、第２の半導体チップ２２が備える第２の電極パッド２５とは、導電性のワイヤ４０によってワイヤボンディングされている。これにより、配線基板１０と、第２の半導体チップ２２とは、電気的に接続される。
なお、第３の接続パッド１３は、第３の接続パッド１３から第２の半導体チップ２２が備える第１の電極パッド２４間までの距離が、第１の接続パッド１１から第１の半導体チップ２１が備える第１の電極パッド２４間までの距離よりも長くなる位置に配置される。電極パッド数の多い短辺側のスペ−スを確保することで、ワイヤ４０を張設する際にショートするリスクを低減できる。
また、第１の複合チップ２０は、配線基板１０に第１の電極パッド２４を備える短辺側のスペースが、第２の電極パッド２５を備える短辺側のスペースよりも広くなるように搭載する。パッド数の多い第１の電極パッド２４側のスペースを広くすることで容易に配線の引き回しができる。
ここで、本発明に係る複合チップの構成について説明する。
図３は、本発明に係る複合チップの構成の一例を示すブロック図である。以下、図３を適宜参照しながら、本発明に係る複合チップの一例について詳細に説明する。
本発明に係る複合チップは、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路が形成された２つの半導体チップがダイシング領域を介して接続した複合チップである。図３を参照すると、複合チップは、第１のメモリチップ２００と、第２のメモリチップ３００とがダイシング領域を介して接続している。第１のメモリチップ２００と、第２のメモリチップ３００は、独立に機能する同様のメモリ回路領域を有している。そこで、以下では第１のメモリチップ２００を例に説明する。
第１のメモリチップ２００は、メモリセルアレイ２１０と、ロウデコーダ２２０と、カラムデコーダ２３０と、アクセス制御回路２４０と、入出力回路２５０と、インピーダンス調整回路２６０と、を備える。
メモリセルアレイ２１０は、複数のワード線ＷＬと、複数のビット線ＢＬとを備えている。またワード線ＷＬと、ビット線ＢＬとの交点にはメモリセルＭＣが配置されている。メモリセルＭＣに用いるメモリの種類は特に限定されない。メモリセルＭＣには、例えば、ＤＲＡＭセル、フラッシュメモリセル、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セル等を用いることができる。
ロウデコーダ２２０は、ワード線ＷＬを選択する。カラムデコーダ２３０は、ビット線ＢＬを選択する。アクセス制御回路２４０は、ロウデコーダ２２０と、カラムデコーダ２３０との動作を制御する。
アクセス制御回路２４０は、内部クロック発生回路、コマンドデコーダ、アドレスバッファ、及びモードレジスタ等を備える。アクセス制御回路２４０には、クロック端子２４１を介して外部からクロック信号ＣＬＫが入力される。またアクセス制御回路２４０には、コマンドアドレス端子２４２を介して外部からコマンドアドレス信号ＣＡが入力される。アクセス制御回路２４０は、クロック信号ＣＬＫと、コマンドアドレス信号ＣＡとに基づいて、例えば、ロウ制御信号ＲＣＴＬ、カラム制御信号ＣＣＴＬ等の種々の制御信号を生成する。
アクセス制御回路２４０は、例えば、コマンドアドレス信号ＣＡがロウアドレスにアクセスしている場合、ロウ制御信号ＲＣＴＬをロウデコーダ２２０に出力する。この場合、ロウデコーダ２２０は、ロウ制御信号ＲＣＴＬに応じたワード線ＷＬを選択する。ロウ制御信号ＲＣＴＬには、ロウアドレス、センスアンプイネーブル信号等が含まれる。
また、アクセス制御回路２４０は、例えば、コマンドアドレス信号ＣＡがカラムアドレスにアクセスしている場合、カラム制御信号ＣＣＴＬをカラムデコーダ２３０に出力する。この場合、カラムデコーダ２３０は、カラム制御信号ＣＣＴＬに応じたビット線ＢＬを選択する。カラム制御信号ＣＣＴＬには、カラムアドレス、カラムスイッチタイミング信号等が含まれる。さらに、アクセス制御回路２４０は、カラムアドレスへのアクセス時に入出力制御信号ＩＯＣＴＬを入出力回路２５０に出力する。入出力制御信号ＩＯＣＴＬは、データｄａｔａの入出力動作を制御する信号であり、例えば、入出力タイミング信号、ドライバストレングス信号等を含む。
入出力回路２５０は、リード動作時においては、メモリセルアレイ２１０からデータｄａｔａを読み出し、読み出したデータｄａｔａをデータ出力端子ＤＱから外部に出力する。また入出力回路２５０は、ライト動作時においては、外部からデータ入力端子ＤＱに入力されたデータｄａｔａをメモリセルアレイ２１０に書き込む。
アクセス制御回路２４０は、コマンドアドレス信号ＣＡが第１のインピーダンス調整コマンドを示している場合にはコードラッチ信号ＺＱＬをインピーダンス調整回路２６０に出力する。またアクセス制御回路２４０は、コマンドアドレス信号ＣＡが第２のインピーダンス制御コマンドを示している場合にはインピーダンス調整開始信号ＺＱＳをインピーダンス調整回路２６０に出力する。
アクセス制御回路２４０は、第１のインピーダンス調整コマンドを受信した場合、リード動作時、及びライト動作時であってもコードラッチ信号ＺＱＬを出力できる。これに対して、アクセス制御回路２４０は、第２のインピーダンス調整コマンドを受信した場合、リード動作時やライト動作時にはインピーダンス調整開始信号ＺＱＳを出力できない。
インピーダンス調整回路２６０は、インピーダンス調整コマンドに応じたインピーダンス調整信号ＤＲＺＱを生成する。またインピーダンス調整回路２６０は、生成したインピーダンス調整信号ＤＲＺＱを入出力回路２５０に出力する。
入出力回路２５０の出力インピーダンスは、インピーダンス調整信号ＤＲＺＱに基づいて調整される。
次に、図４を適宜参照して、本発明に係る半導体チップを作成する半導体ウエハについて詳細に説明する。
図４（ａ）は、半導体ウエハの一部を示す平面図であり、図４（ｂ）は、図４（ａ）に示した半導体ウエハのＣ−Ｃ’の断面図である。
図４（ａ）を参照すると、半導体ウエハを構成する複数の半導体チップは、ダイシング領域２３によって区画されている。図４（ｂ）を参照すると、半導体ウエハは、第１の接着部材６０、例えば、ＤＡＦを介してダイシングテープ１００に保持されている。
次に、図５を適宜参照して、本発明に係るダイシング工程について詳細に説明する。
図５（ａ）は、本発明に係る半導体ウエハのダイシングを示す平面図であり、図５（ｂ）は、図５（ａ）に示した半導体ウエハのＤ−Ｄ’の断面図である。
半導体ウエハは、例えば、ダイシングブレードによって切断される。第１の複合チップ２０は、半導体ウエハを長辺方向に隣接する２つの半導体チップごとに、すなわち、長辺方向のダイシング領域２３を１つ置きに切断することで形成できる。
ここで、切断するダイシング領域２３は、任意に変更することが可能である。例えば、半導体チップの長辺方向と、短辺方向とを１つ置きに切断することで、４つの半導体チップが結合した複合チップを形成できる。したがって、本発明は、新たな工程を追加しないでも、半導体ウエハを切断するだけで複合チップを形成できる。
図６（ａ）は、図４、及び図５に示した半導体ウエハからダイシング領域２３を介して切断した第１の複合チップ２０の平面図である。図６（ｂ）は、図６（ａ）に示した第１の複合チップ２０のＥ−Ｅ’の断面図である。
図６（ｂ）を参照すると、第１の複合チップ２０は、第１の電極パッド２４、及び第２の電極パッド２５を備える面とは反対側の面に第１の接着部材６０を備えている。
図７（ａ）〜（ｆ）は、本発明に係る第１の実施例の半導体装置の組み立てフローを示す断面図である。以下では、図７（ａ）〜（ｆ）を適宜参照しながら、本発明に係る半導体装置の第１の実施例の組み立てフローを詳細に説明する。
図７（ａ）は、配線基板１０を示している。配線基板１０は、絶縁基材の両面を絶縁膜で覆った構造を有する。配線基板１０は、一方の面に第１の接続パッド１１〜第４の接続パッド１４を備え、他方の面に複数のランド９０を備える。また、配線基板１０は、ダイシングラインによって区画されており、組み立ての完了後にダイシングラインに沿って切断される。
図７（ｂ）は、配線基板１０に第１の複合チップ２０を搭載する工程を示している。この工程では、第１の複合チップ２０は、第１の接着部材６０を介して配線基板１０の製品形成領域に搭載される。第１の接着部材６０には、例えば、ＤＡＦを使用することができる。また、第１の複合チップ２０は、ダイシング領域２３を介して第１の半導体チップ２１と、第２の半導体チップ２２とを、機械的に結合した構成を有する。
図７（ｃ）は、配線基板１０と、第１の複合チップ２０とを、導電性のワイヤ４０でワイヤボンディングする工程を示している。この工程では、第２の接続パッド１２は、第１の半導体チップ２１が備える第２の電極パッド２５とワイヤボンディングされる。また、図示しないが第１の接続パッド１１は、第１の半導体チップ２１が備える第１の電極パッド２４とワイヤボンディングされる。
同様に、第４の接続パッド１４は、第２の半導体チップ２２が有する第２の電極パッド２５とワイヤボンディングされる。また、図示しないが第３の接続パッド１３は、第２の半導体チップ２２が備える第１の電極パッド２４とワイヤボンディングされる。
上記のように各接続パッドと電極パッドをワイヤボンディングすることで、配線基板１０と、第１の複合チップ２０とは、電気的に接続される。
図７（ｄ）は、配線基板１０と、第１の複合チップ２０と、ワイヤ４０とを、樹脂で封止する工程を示している。この工程では、配線基板１０と、第１の複合チップ２０と、導電性のワイヤ４０とは、封止樹脂、例えば熱硬化性のエポキシ樹脂で覆うように封止される。封止樹脂は、熱硬化後に封止樹脂層５０を形成する。
第１の半導体チップ２１、及び第２の半導体チップ２２は、ダイシング領域２３を介して結合しているため、２つの半導体チップの間に隙間はない。
したがって、本発明に係る半導体装置は、封止樹脂の充填率を考慮すること無く樹脂で封止できるため、製造効率の向上を可能にする。さらには、半導体チップ間の隙間を無くすことで、半導体装置の反りや捻じれを低減でき、樹脂で封止した後の半導体装置の搬送不良や、はんだボールの搭載制度の低下を抑制することも可能にする。
図７（ｅ）は、はんだボール８０を搭載する工程を示している。この工程では、はんだボール８０は、例えば、はんだボールマウンタによってランド９０に搭載される。
図７（ｆ）は、半導体装置をダイシングする工程を示している。この工程では、半導体装置は、図示しないダイシング装置が備えるダイシングブレードによって、ダイシングラインに沿って切断される。
［２．第２の実施例］
図８は、本発明に係る第２の実施例の半導体装置の平面図であり、図９は、図８に示した半導体装置のＦ‐Ｆ’の断面図である。以下、図８、及び９を適宜参照しながら、本発明に係る第２の実施例の半導体装置について詳細に説明する。
図８を参照すると、第２の実施例の半導体装置は、第１の半導体チップ２１の一方の面上に、ダイシング領域２３と対向する長辺に沿って第１の再配線パッド２７を備えている。また、第２の半導体チップ２２の一方の面上に、ダイシング領域２３と対向する長辺に沿って第２の再配線パッド２８を備えている。さらに、第２の実施例の半導体装置は、第１の半導体チップ２１、及び第２の半導体チップ２２の一面上にＲＤＬ（Ｒｅ−Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）２６を備えている。
第１の再配線パッド２７は、第１の半導体チップ２１が備える第１の電極パッド２４の一部とＲＤＬ２６によって再配線されている。同様に、第２の再配線パッド２８は、第２の半導体チップ２２が有する第１の電極パッド２４の一部とＲＤＬ２６によって再配線されている。
図９を参照すると、第１の半導体チップ２１と、第２の半導体チップ２２との一面上に形成されているＲＤＬ２６上に、絶縁層２９が形成されている。絶縁層２９は、ＲＤＬ２６を周囲から絶縁することで電気的に保護している。
［３．第３の実施例］
図１０は本発明に係る第３の実施例の半導体装置を示す平面図である。以下、図１０を適宜参照しながら、本発明に係る第３の実施例の半導体装置について詳細に説明する。
図１０を参照すると、第１の半導体チップ２１、及び第２の半導体チップ２２は、一方の長辺に沿って第１の電極パッド２４を備え、他方の長辺に沿って第２の電極パッド２５を備えている。また、第１の半導体チップ２１、及び第２の半導体チップ２２は、一方の短辺に沿って第１の再配線パッド２７を備え、他方の短辺に沿って第２の再配線パッド２８を備えている。
第１の半導体チップ２１が備える第２の電極パッド２５は、ＲＤＬ２６によって、第１の半導体チップ２１が備える第１の再配線パッド２７、及び第２の再配線パッド２８と電気的に接続される。同様に、第２の半導体チップ２２の有する第１の電極パッド２４は、ＲＤＬ２６によって第２の半導体チップ２２が備える第１の再配線パッド２７と、第２の再配線パッド２８とに電気的に接続される。
以上のように、第３の実施例の半導体装置は、ダイシング領域２３と対向する長辺に第１の電極パッド２４、及び第２の電極パッド２５を備えている場合でも、配線基板１０と、第１の複合チップ２０との接続を可能にする。
［４．第４の実施例］
図１１は、本発明に係る第４の実施例の半導体装置を示す断面図である。以下、図１１を適宜参照しながら、本発明に係る第４の実施例の半導体装置について詳細に説明する。
図１１を参照すると、配線基板１０は、第１〜第４の接続パッド１４の代わりにバンプ接続パッド１３０を備え、第１の複合チップ２０は、接着部材５０の代わりにバンプ電極パッド１４０を備えている。
第４の実施例の半導体装置では、バンプ接続パッド１３０と、バンプ電極パッド１４０とは、バンプ１２０によって電気的に接続されている。すなわち、第１の複合チップ２０は、配線基板１０にワイヤボンディングされているわけでは無く、フリップチップ実装されている。また、効率よく配線基板１０に第１の複合チップ２０をフリップチップ実装できるようにバンプ電極パッド１４０にはんだ、例えば、はんだペーストが塗布される。バンプ電極パッド１４０に塗布されたはんだは、フリップチップ実装後に、はんだ層１５０を形成する。
さらに、配線基板１０と、第１の複合チップ２０との間には、樹脂の特性を向上させる樹脂充填剤１１０が塗布されている。樹脂充填剤１１０は、絶縁体であり、バンプ１２０を電気的に保護する役割もしている。
以上のように、第４の実施例の半導体装置は、配線基板１０と、第１の複合チップ２０とを、はんだでフリップチップ実装するため、ワイヤボンディングに比べて容易に製造できる。また、第４の実施例の半導体装置は、配線基板１０に第１の複合チップ２０をフリップチップ実装することで薄型化できる。
［５．第５の実施例］
図１２は、本発明に係る第５の実施例の半導体装置を示す平面図である。以下、図１２を適宜参照しながら、本発明に係る第５の実施例の半導体装置について詳細に説明する。
図１２を参照すると、第５の実施例の半導体装置は、ダイシング領域２３を介して第１の半導体チップ２１と、第２の半導体チップ２２とを、逆向きに結合した第１の複合チップ２０を備えている。
第５の実施例の半導体装置は、第１の半導体チップ２１と、第２の半導体チップ２２の第１の電極パッドを、互いに対向するように配置した構成をしている。パッド数の多い第１の電極パッドを対向するような構成とすることで、配線基板１０上の接続パッドの配置を良好に構成することを可能にし、また、配線基板１０の小型化も可能にする。
［６．第６の実施例］
図１３は、本発明に係る第６の実施例の半導体装置を示す平面図である。図１４は、本発明に係る第６の実施例の半導体装置を示す断面図である。以下、図１３、及び図１４を適宜参照しながら、本発明に係る第６の実施例の半導体装置について詳細に説明する。
図１３、及び図１４を参照すると、第６の実施例の半導体装置は、配線基板１０と、第１の複合チップ２０と、第２の複合チップ３０とを備える。配線基板１０と、第１の複合チップ２０との接続構成は、第１の実施例の半導体装置と同様であるため説明は省略する。
第２の複合チップ３０は、第３の半導体チップ３１と、第４の半導体チップ３２とをダイシング領域３３を介して接続した構造を有している。第３の半導体チップ３１、及び第４の半導体チップ３２はそれぞれ、第３の電極パッド３４と、第４の電極パッド３５と、を備える。
第２の複合チップ３０は、例えば、ＦＯＷ（Ｆｉｌｍ Ｏｎ Ｗｉｒｅ）等の第２の接着部材７０を介して第１の複合チップ２０上に搭載されている。この時、第２の接着部材７０は、第１の接着部材６０よりも厚く構成されており、第１の複合チップ２０と、配線基板１０とを接続する複数のワイヤの少なくとも一部を埋め込むように配置する。
第２の複合チップ３０は、第３の半導体チップ３１と第４の半導体チップ３２をそれぞれ、第１の半導体チップ２１と第２の半導体チップ２２に重なるように第１の複合チップ２０上に搭載する。ここで、第２の複合チップ３０は、第３の半導体チップ３１を第２の半導体チップ２２に、第４の半導体チップ３２を第１の半導体チップ２１に重なるように搭載してもよい。また第６の実施例の半導体装置において、２枚の複合チップを搭載しているが、本発明はこれに限定されず、例えば、第２の複合チップ３０上に複合チップを更に搭載してもよい。
第２の複合チップ３０と、配線基板１０とは、第３の電極パッド３４、及び第４の電極パッド３５と、それに対応する配線基板１０が備える各接続パッドとをワイヤ４０で接続することによって電気的に接続される。また第１の複合チップ２０、第２の複合チップ３０、及び複数のワイヤ４０は、封止樹脂層５０によって全体が覆われた構造を有している。
第６の実施例の半導体装置においても、第１の複合チップ２０、及び第２の複合チップ３０は、ダイシング領域を介して半導体チップが接続した構成を有するため第１の実施例と同様、樹脂の充填率を考慮することなく半導体装置を小型化できる。また第６の実施例の半導体装置は、小型化できるだけでなく半導体装置の反りや捻じれを低減できる。例えば、第１の半導体チップ２１と、第２の半導体チップ２２とを離間して配置し、その上に第３の半導体チップ３１と、第４の半導体チップ３２とを更に搭載した半導体装置では、樹脂を充填する際にボイドの発生するリスクが大きくなる。またこのような構成の半導体装置では、複合チップを搭載する度に段差が大きくなるため、多段に成る程ボイドが発生するリスクは更に高まる。しかしながら第６の実施例の半導体装置は、ダイシング領域を介して接続した半導体チップを重ねて搭載する構造であるためチップ間に溝がなくなる。したがって第６の実施例の半導体装置は、半導体チップの搭載数が増えても半導体チップ間の溝に起因したボイドの発生を低減できる。
本発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１０ 配線基板
１１ 第１の接続パッド
１２ 第２の接続パッド
１３ 第３の接続パッド
１４ 第４の接続パッド
２０ 第１の複合チップ
２１ 第１の半導体チップ
２２ 第２の半導体チップ
２３ ダイシング領域
２４ 第１の電極パッド
２５ 第２の電極パッド
２６ ＲＤＬ（Ｒｅ−Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）
２７ 第１の再配線パッド
２８ 第２の再配線パッド
２９ 絶縁層
３０ 第２の複合チップ
３１ 第３の半導体チップ
３２ 第４の半導体チップ
３３ ダイシング領域
３４ 第３の電極パッド
３５ 第４の電極パッド
４０ ワイヤ
５０ 封止樹脂層
６０ 第１の接着部材
７０ 第２の接着部材
８０ はんだボール
９０ ランド
１００ ダイシングテープ
１１０ 樹脂充填剤
１２０ バンプ
１３０ バンプ接続パッド
１４０ バンプ電極パッド
１５０ はんだ層
２００ 第１のメモリチップ
２１０ メモリセルアレイ
２２０ ロウデコーダ
２３０ カラムデコーダ
２４０ アクセス制御回路
２４１ クロック端子
２４２ コマンドアドレス端子
２５０ 入出力回路
２６０ インピーダンス調整回路
３００ 第２のメモリチップ

Claims (20)

  1. ダイシング領域を介して少なくとも２つの半導体チップを機械的に結合した構成を有する、
    ことを特徴とする複合チップ。
  2. 機械的に結合した前記２つの半導体チップを積層した構成を有する、
    ことを特徴とする請求項１に記載の複合チップ。
  3. 配線基板と、
    前記配線基板の同一面上に搭載された、第１の半導体チップ、及び第２の半導体チップと、
    を備え、
    前記第１の半導体チップと、前記第２の半導体チップとは、ダイシング領域を介して機械的に結合し第１の複合チップを形成している、
    ことを特徴とする半導体装置。
  4. 前記第１の複合チップは樹脂で覆われており、
    前記樹脂は前記配線基板上に封止樹脂層を形成している、
    ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の複合チップ上に第３の半導体チップ、及び第４の半導体チップを備え、
    前記第３の半導体チップと、前記第４の半導体チップとは、ダイシング領域を介して機械的に結合し第２の複合チップを形成している、
    ことを特徴とする請求項３に記載の半導体装置。
  6. 前記第１の複合チップ、及び前記第２の複合チップは樹脂で覆われており、
    前記樹脂は前記配線基板上に封止樹脂層を形成している、
    ことを特徴とする請求項５に記載の半導体層。
  7. 前記第１の半導体チップ、及び前記第２の半導体チップは、それぞれ同様の回路構成を有する略長方形の板状の半導体チップであり、前記ダイシング領域を介して互いに長辺が対向して接続されている、
    ことを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。
  8. 前記第１の半導体チップ、及び前記第２の半導体チップの一方の短辺と、該一方の短辺に対向する前記配線基板のエッジ間の垂直距離が、前記第１の半導体チップ、及び前記第２の半導体チップの他方の短辺と、該他方の短辺に対向する前記配線基板のエッジ間の垂直距離よりも大きい、
    ことを特徴とする請求項３〜７のいずれか１項に記載の半導体装置。
  9. 前記配線基板は、
    前記第１の半導体チップが有する複数の電極パッドと電気的に接続される複数の第１の接続パッドと、
    前記第２の半導体チップが有する複数の電極パッドと電気的に接続される複数の第２の接続パッドと、
    を有し、
    前記第２の半導体チップが有する複数の電極パッドと前記複数の第２の接続パッド間の接続距離は、前記第１の半導体チップが有する複数の電極パッドと前記複数の第１の接続パッド間の接続距離よりも大きい、
    ことを特徴とする請求項３〜８のいずれか１項に記載の半導体装置。
  10. 配線基板と、
    ダイシング領域を介して複数の半導体チップを結合した複合チップと、
    を備え、
    前記複合チップは前記配線基板上に搭載されている、
    ことを特徴とする半導体装置。
  11. 前記複合チップを積層した構成を有する、
    ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記複合チップは、樹脂で覆われており、
    前記樹脂は、前記配線基板上に封止樹脂層を形成している、
    ことを特徴とする請求項１０または１１に記載の半導体装置。
  13. 前記複合チップを形成する複数の半導体チップは、それぞれが同様の回路構成を有する略長方形の半導体チップである、
    ことを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置。
  14. 複数のチップを形成した半導体ウエハから、ダイシング領域を介して機械的に結合した第１の半導体チップと第２の半導体チップを含む第１の複合チップを切り出し、該第１の複合チップを配線基板上に搭載する、
    ことを特徴とする半導体装置の製造方法。
  15. 前記第１の複合チップを樹脂で覆い、前記樹脂は前記配線基板上で封止樹脂層を形成する、
    ことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記半導体ウエハから、ダイシング領域を介して機械的に結合した第３の半導体チップと第４の半導体チップを含む第２の複合チップを切り出し、該第２の複合チップを前記第１の複合チップ上に搭載する、
    ことを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 前記第１の複合チップ、及び前記第２の複合チップを樹脂で覆い、前記樹脂は前記配線基板上で封止樹脂層を形成する、
    ことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第１の半導体チップ、及び前記第２の半導体チップは、同様の回路構成を有する略長方形の板状の半導体チップであり、ダイシング領域を介して互いに長辺が対向して接続されている、
    ことを特徴とする請求項１４〜１７のいずれか１項に記載の半導体装置の製造方法。
  19. 前記第１の半導体チップ、及び前記第２の半導体チップの一方の短辺と、該一方の短辺に対向する前記配線基板のエッジまでの垂直距離が、前記第１の半導体チップ、及び前記第２の半導体チップの他方の短辺と、該他方の短辺に対向する前記配線基板のエッジ間の垂直距離が大きくなるように、前記第１の半導体チップ、及び前記第２の半導体チップを前記配線基板上に搭載する、
    ことを特徴とする請求項１４〜１８のいずれか１項に記載の半導体装置の製造方法。
  20. 前記配線基板は、前記第１の半導体チップが有する複数の電極パッドと電気的に接続される複数の第１の接続パッドと、前記第２の半導体チップが有する複数の電極パッドと電気的に接続される複数の第２の接続パッドと、を有し、
    前記第２の半導体チップが有する複数の電極パッドと前記複数の第２の接続パッド間の接続距離は、前記第１の半導体チップが有する複数の電極パッドと前記複数の第１の接続パッド間の接続距離よりも大きい、
    ことを特徴とする請求項１４〜１９のいずれか１項に記載の半導体装置の製造方法。
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