JP2008047802A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】迂回配線の数が増えると、基板サイズが大きくなったり、基板の層数が増えたりして、基板のコストアップにつながってしまう。
【解決手段】半導体装置１は、配線基板３０（基板）上に設けられた半導体チップ１０（第１の半導体チップ）および半導体チップ２０（第２の半導体チップ）を備えるＳｉＰ型の半導体装置である。半導体チップ１０，２０は、共に三角形の平面形状を有している。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

近年、高密度実装が可能な半導体装置として、複数の半導体チップを用いたシステムインパッケージ（ＳｉＰ）型半導体装置の重要性が高まっている。システムインパッケージ型半導体装置は、複数の半導体チップとそれらのチップが実装された基板（配線基板またはリードフレーム等）とから構成される。基板との接続は、半導体チップの表面に半田または金等の低融点金属からなる突起状のバンプを形成したフリップチップ接続の場合と、金線により接続するワイヤボンディングによる場合とがある。

配線基板は、そのバンプ配列パターンと同一パターンの電極パッドを備える。バンプ材料として半田を用いる場合には、フラックスを使用したＩＲリフロー処理で電極パッドにバンプを溶接し、配線基板に半導体チップを実装する。このフリップチップ型半導体装置は、その配線基板に形成される外部電極を介して回路基板に実装される。フリップチップ型の接続の場合、液状樹脂をチップと基板との間に浸透させて接続を強化するアンダーフィル注入を実施する場合がある。金線を用いてワイヤボンディングする場合には、ワイヤボンダにて配線基板の電極パッドまたは、リードフレームのリードに金線を溶着させて接続する。

図８は、２個の四角形の半導体チップ１０１，１０２を搭載した配線基板タイプのＢＧＡ（ＳｉＰ）における基板の内部配線１０３のイメージを示す平面図である。内部配線１０３は、パッド等を介して両半導体チップ１０１，１０２の周縁部に接続されている。この内部配線１０３を通じて、チップ１０１，１０２間の通信が行われる。

図９は、２個の四角形の半導体チップ１１１，１１２がフリップチップボンディングにより実装されたＦＣＢＧＡ（FC-SiP）の配線基板１１３を備える半導体装置を示す平面図である。各半導体チップ１１１，１１２と基板１１３との接続は、半田または金等を介して行われる。図８に説明したような内部配線を通じて、チップ１１１，１１２間の通信を行う場合もある。

図１０は、２個の四角形の半導体チップ１２１，１２２がワイヤボンディングにより実装されたＰＢＧＡ（ＳｉＰ）の配線基板１２３を備える半導体装置を示す平面図である。各半導体チップ１２１，１２２は、そのパッドを上にして、配線基板１２３に銀ペースト等を介して貼り付けられる。その後、ワイヤボンダによって、各半導体チップ１２１，１２２のパッドと配線基板１２３のパッドとが金線１２４を介して接続される。図８で説明したような内部配線を通じて、チップ１２１，１２２間の通信を行う場合もある。

なお、本発明に関連する先行技術文献としては、特許文献１〜４が挙げられる。
特開平１０−１８９６４８号公報 特開平７−１４２５８４号公報 特開昭５８−１９４３５７号公報 実開昭６４−３３１号公報

しかしながら、従来の半導体装置においては、図８に示したように、２個の半導体チップの対向する辺の長さが限られているため、それらの辺どうしをつなぐ配線（例えば図８の配線１０３ａ）の数も限られ、他の辺どうしをつなぐ配線（例えば図８の配線１０３ｂ）の数が相対的に多くなる。前者の配線（最短配線）は両チップ間を最短距離で接続できる一方、後者の配線（迂回配線）は、迂回しなければならないため最短配線に比べて長くなってしまう。それゆえ、迂回配線の数が増えると、基板サイズが大きくなったり、基板の層数が増えたりして、基板のコストアップにつながってしまう。

本発明による半導体装置は、基板上に設けられ、三角形の平面形状を有する第１の半導体チップと、上記基板上に設けられ、三角形の平面形状を有する第２の半導体チップと、を備えることを特徴とする。

この半導体装置においては、基板上に設けられた第１および第２の半導体チップの平面形状が共に三角形である。これにより、チップ面積が同等であっても、平面形状が四角形である場合に比して、対向する辺の長さを長くすることが可能である。このため、最短配線の数を増やし、迂回配線の数を相対的に減らすことができる。なお、本発明における「基板」には、配線基板およびリードフレーム等が該当する。

本発明によれば、基板の低コスト化に適した構造の半導体装置およびその製造方法が実現される。

以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）

図１は、本発明による半導体装置の第１実施形態を示す平面図である。半導体装置１は、配線基板３０（基板）上に設けられた半導体チップ１０（第１の半導体チップ）および半導体チップ２０（第２の半導体チップ）を備えるＳｉＰ型の半導体装置である。半導体チップ１０，２０は、共に三角形の平面形状を有している。

半導体チップ１０および半導体チップ２０は、配線基板３０上の相異なる領域に設けられている。平面視で、半導体チップ１０の３辺のうち長さが最大である辺１０ａ（第１の辺）と、半導体チップ２０の３辺のうち長さが最大である辺２０ａ（第２の辺）とは、対向している。本実施形態において半導体チップ１０，２０の平面形状は、共に直角三角形である。したがって、それぞれの斜辺が上記辺１０ａ，２０ａに相当する。

これらの半導体チップ１０，２０は、ＦＣＢＧＡ（ＳｉＰ）の配線基板３０上にフリップチップボンディングにより実装されている。配線基板３０の平面形状は、矩形、より詳細には正方形である。配線基板３０は、配線絶縁層と金属薄膜配線部とを順次積層した構造になっている。配線基板３０の内部配線（基板内Ｉ／Ｏ）を介して、半導体チップ１０および半導体チップ２０が互いに電気的に接続されている。図２は、かかる内部配線のイメージを示す平面図である。配線基板３０の内部配線３２は、パッド等を介して両半導体チップ１０，２０の周縁部に接続されている。この内部配線３２を通じて、チップ１０，２０間の通信が行われる。内部配線３２は、両半導体チップ１０，２０の対向する辺どうしをつなぐ内部配線３２ａと、他の辺どうしをつなぐ内部配線３２ｂとを含んでいる。

各半導体チップ１０，２０と配線基板３０との接続は、図３に示すように、バンプ電極４２を介して行われている。バンプ電極４２は、例えば、半田または金等の低融点金属からなる。また、各半導体チップ１０，２０と配線基板３０との間には、アンダーフィル樹脂４４が充填されている。

本発明の一実施形態に係る半導体装置の製造方法は、かかる構成の半導体装置１を製造する方法であり、配線基板３０上に半導体チップ１０を実装する工程と配線基板３０上に半導体チップ２０を実装する工程とを含む。半導体チップ１０および半導体チップ２０は、平面視で、それぞれの１辺（本実施形態においては辺１０ａ，２０ａ）どうしが所定の間隔を空けて対向するように配置される。

さらに、本実施形態においては、各１０，２０と配線基板３０との間の間隙にアンダーフィル樹脂が注入される。具体的には、まず、図４（ａ）に示すように、半導体チップ１０と配線基板３０との間および半導体チップ２０と配線基板３０との間の双方にアンダーフィル樹脂４４が同時に入り込むように、当該アンダーフィル樹脂４４を上記間隔から注入する。続いて、図４（ｂ）に示すように、辺１０ａ，２０ａ以外の辺の周囲からアンダーフィル樹脂４４を注入する。これらの図においては、樹脂塗布ヘッド５２の動きを矢印で示している。

本実施形態の効果を説明する。半導体装置１においては、配線基板３０上に設けられた半導体チップ１０，２０の平面形状が共に三角形である。これにより、チップ面積が同等であっても、平面形状が四角形である場合に比して、対向する辺の長さを長くすることが可能である。このため、最短配線（例えば図２の内部配線３２ａ）の数を増やし、迂回配線（例えば図２の内部配線３２ｂ）の数を相対的に減らすことができる。よって、配線基板３０の低コスト化に適した構造の半導体装置１およびその製造方法が実現されている。

本実施形態においては特に、半導体チップ１０，２０の最大長の辺１０ａ，２０ａどうしが対向しているため、最短配線の数を一層増やすことができる。

半導体チップ１０，２０の平面形状が三角形であるため、迂回配線の配線長を短く抑えることができる。このように半導体チップ１０，２０を三角形にすることで内部配線３２の長さを全体として短くできるため、ノイズの低減を図ることができる。また、上記辺１０ａ，２０ａ間に同じ長さの最短配線を多数配置できるので、信号の遅延が抑制され、半導体装置１の高速化が図れる。

半導体チップ１０，２０は、図１に示したように、それぞれの１辺どうしが対向するようにして配置されている。このように配置することで、チップ面積が同等であっても、各半導体チップが四角形である場合（図９参照）に比してパッケージ全体を小型化することができる。図１においては、図９の配線基板１１３の外形を点線Ｌ１で示している。

ところで、図９の半導体装置においてアンダーフィル樹脂の注入を行う場合、当該樹脂を各半導体チップ１１１，１１２の１辺から注入した後で、残りの３辺からも注入する。そのため、樹脂塗布ヘッドの動きが大きくなり、装置インデックスが長くなってしまう。この点、本実施形態によれば、半導体チップ１０，２０間の間隔からアンダーフィル樹脂を注入することで、当該樹脂をより効率的に注入できる。
（第２実施形態）

図５は、本発明による半導体装置の第２実施形態を示す平面図である。半導体装置２において半導体チップ１０，２０は、ＰＢＧＡ（ＳｉＰ）の配線基板３０上にワイヤボンディングにより実装されている。各半導体チップ１０，２０は、そのパッドを上にして、配線基板３０に銀ペースト等を介して貼り付けられている。各半導体チップ１０，２０と配線基板３０との接続は、金線４６を介して行われている。図５においては、図１０の配線基板１２３の外形を点線Ｌ２で示している。

このようにワイヤボンディングにて実施するＰＢＧＡのようなパッケージにおいては、三角形の半導体チップ１０，２０を用いることで、パッケージサイズを大きくすることなく、ワイヤ（金線４６）を容易に張ることができる。半導体装置２の他の構成および効果は、半導体装置１と同様である。
（第３実施形態）

図６（ａ）および図６（ｂ）は、それぞれ本発明による半導体装置の第３実施形態を示す平面図および断面図である。半導体装置３において半導体チップ１０，２０は、ＦＰＢＧＡ（ＳｉＰ）の配線基板３０上に実装されている。各半導体チップ１０，２０と配線基板３０とは、ワイヤボンディングによって、金線４６を介して接続されている。

図１１（ａ）および図１１（ｂ）は、それぞれ半導体装置３の比較例に係る半導体装置を示す平面図および断面図である。半導体装置３００においては、２個の四角形の半導体チップ３０１，３０２が重なって、ＦＰＢＧＡ（ＳｉＰ）の配線基板３０３上に実装されている。配線基板３０３上に銀ペースト等を介して半導体チップ３０１が貼り付けられ、その上に銀ペースト等を介して半導体チップ３０２が貼り付けられている。半導体チップ３０１と半導体チップ３０２との間、および各半導体チップ３０１，３０２と配線基板３０３との間は、ワイヤボンディングによって、金線３０４を介して接続されている。

このようなスタック式のＳｉＰパッケージにおいては、高さ方向について薄型化の要求があるため、ワイヤボンディングの高さや封入樹脂の制約等により、技術的に難しい面がある。また、スタックされたチップ３０１，３０２のボンディングも技術的に難しく、ボンディングに多大な時間を要してしまう場合がある。

これに対して、半導体装置３においては、三角形の半導体チップ１０，２０を用いているため、それらの半導体チップ１０，２０をスタックしなくても、半導体装置３００と同等のパッケージサイズを維持することが可能である。したがって、ワイヤボンディングの高さや封入樹脂の制約等による問題を回避することができる。しかも、スタックされたチップに対するワイヤボンディングを行う必要がないため、ワイヤボンディングが容易になる。
（第４実施形態）

図７（ａ）および図７（ｂ）は、それぞれ本発明による半導体装置の第４実施形態を示す平面図および断面図である。半導体装置４において半導体チップ１０，２０は、ＱＦＰ（ＳｉＰ）のリードフレーム６０（基板）上に実装されている。各半導体チップ１０，２０とリードフレーム６０とは、ワイヤボンディングによって、金線４６を介して接続されている。

図１２（ａ）および図１２（ｂ）は、それぞれ半導体装置４の比較例に係る半導体装置を示す平面図および断面図である。半導体装置４００においては、２個の四角形の半導体チップ４０１，４０２が重なって、ＱＦＰ（ＳｉＰ）のリードフレーム４０３上に実装されている。リードフレーム４０３上に銀ペースト等を介して半導体チップ４０１が貼り付けられ、その上に銀ペースト等を介して半導体チップ４０２が貼り付けられている。半導体チップ４０１と半導体チップ４０２との間、および各半導体チップ４０１，４０２とリードフレーム４０３との間は、ワイヤボンディングによって、金線４０４を介して接続されている。

このようなＱＦＰパッケージにおいてＳｉＰ化しようとすると、特に薄型パッケージでは高さの制約を受けて実現が難しい場合や、特殊な形状のリードフレームを採用しなければいけない場合がある。また、ワイヤボンディングも技術的に難しい。

これに対して、半導体装置４においては、三角形の半導体チップ１０，２０を用いているため、それらをスタックしなくても、半導体装置４００と同等のパッケージサイズを維持することが可能である。したがって、高さの制約を受けることなく、ＳｉＰ化を実現できる。また、特殊な形状のリードフレームを採用する必要もない。しかも、ワイヤボンディングが実施し易くなる。

本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては２個の半導体チップが設けられた例を示したが、３個以上の半導体チップが設けられていてもよい。

また、上記実施形態においては半導体チップの平面形状として直角三角形を例示したが、当該形状は三角形であればよく直角三角形には限定されない。例えば、二等辺三角形または正三角形であってもよいし、その他の三角形であってもよい。

本発明による半導体装置の第１実施形態を示す平面図である。 図１の半導体装置における基板内部配線のイメージを示す平面図である。 図１の半導体装置における半導体チップと配線基板との間の接続について説明するための断面図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法について説明するための平面図である。 本発明による半導体装置の第２実施形態を示す平面図である。 （ａ）および（ｂ）は、それぞれ本発明による半導体装置の第３実施形態を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ本発明による半導体装置の第４実施形態を示す平面図および断面図である。 従来の半導体装置における基板内部配線のイメージを示す平面図である。 従来の半導体装置を示す平面図である。 従来の半導体装置を示す平面図である。 （ａ）および（ｂ）は、それぞれ第３実施形態の比較例に係る半導体装置を示す平面図および断面図である。 （ａ）および（ｂ）は、それぞれ第４実施形態の比較例に係る半導体装置を示す平面図および断面図である。

符号の説明

１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 半導体チップ
２０ 半導体チップ
３０ 配線基板
３２ 内部配線
４２ バンプ電極
４４ アンダーフィル樹脂
４６ 金線
５２ 樹脂塗布ヘッド
６０ リードフレーム

Claims (10)

1. 基板上に設けられ、三角形の平面形状を有する第１の半導体チップと、
   前記基板上に設けられ、三角形の平面形状を有する第２の半導体チップと、
   を備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１および第２の半導体チップは、前記基板上の相異なる領域に設けられている半導体装置。
3. 請求項２に記載の半導体装置において、
   平面視で、前記第１の半導体チップの３辺のうち長さが最大である辺を第１の辺、前記第２の半導体チップの３辺のうち長さが最大である辺を第２の辺としたとき、
   前記第１および第２の半導体チップは、前記第１の辺と前記第２の辺とが対向するように配置されている半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１および第２の半導体チップの平面形状は、直角三角形であり、
   前記第１および第２の半導体チップは、斜辺どうしが対向するように配置されている半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、
   前記基板の平面形状は、矩形である半導体装置。
6. 請求項５に記載の半導体装置において、
   前記基板の平面形状は、正方形である半導体装置。
7. 請求項１乃至６いずれかに記載の半導体装置において、
   前記第１および第２の半導体チップは、対向する辺どうしをつなぐ配線によって互いに電気的に接続されている半導体装置。
8. 基板上に、三角形の平面形状を有する第１の半導体チップを実装する工程と、
   前記基板上に、三角形の平面形状を有する第２の半導体チップを実装する工程と、
   を含むことを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記第１および第２の半導体チップは、平面視で、それぞれの１辺どうしが所定の間隔を空けて対向するように配置される半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記第１の半導体チップと前記基板との間および前記第２の半導体チップと前記基板との間の双方にアンダーフィル樹脂が同時に入り込むように、当該アンダーフィル樹脂を前記間隔から注入する工程を含む半導体装置の製造方法。

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