JP2008047802A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】迂回配線の数が増えると、基板サイズが大きくなったり、基板の層数が増えたりして、基板のコストアップにつながってしまう。
【解決手段】半導体装置1は、配線基板30(基板)上に設けられた半導体チップ10(第1の半導体チップ)および半導体チップ20(第2の半導体チップ)を備えるSiP型の半導体装置である。半導体チップ10,20は、共に三角形の平面形状を有している。
【選択図】図1
【解決手段】半導体装置1は、配線基板30(基板)上に設けられた半導体チップ10(第1の半導体チップ)および半導体チップ20(第2の半導体チップ)を備えるSiP型の半導体装置である。半導体チップ10,20は、共に三角形の平面形状を有している。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関する。
近年、高密度実装が可能な半導体装置として、複数の半導体チップを用いたシステムインパッケージ(SiP)型半導体装置の重要性が高まっている。システムインパッケージ型半導体装置は、複数の半導体チップとそれらのチップが実装された基板(配線基板またはリードフレーム等)とから構成される。基板との接続は、半導体チップの表面に半田または金等の低融点金属からなる突起状のバンプを形成したフリップチップ接続の場合と、金線により接続するワイヤボンディングによる場合とがある。
配線基板は、そのバンプ配列パターンと同一パターンの電極パッドを備える。バンプ材料として半田を用いる場合には、フラックスを使用したIRリフロー処理で電極パッドにバンプを溶接し、配線基板に半導体チップを実装する。このフリップチップ型半導体装置は、その配線基板に形成される外部電極を介して回路基板に実装される。フリップチップ型の接続の場合、液状樹脂をチップと基板との間に浸透させて接続を強化するアンダーフィル注入を実施する場合がある。金線を用いてワイヤボンディングする場合には、ワイヤボンダにて配線基板の電極パッドまたは、リードフレームのリードに金線を溶着させて接続する。
図8は、2個の四角形の半導体チップ101,102を搭載した配線基板タイプのBGA(SiP)における基板の内部配線103のイメージを示す平面図である。内部配線103は、パッド等を介して両半導体チップ101,102の周縁部に接続されている。この内部配線103を通じて、チップ101,102間の通信が行われる。
図9は、2個の四角形の半導体チップ111,112がフリップチップボンディングにより実装されたFCBGA(FC-SiP)の配線基板113を備える半導体装置を示す平面図である。各半導体チップ111,112と基板113との接続は、半田または金等を介して行われる。図8に説明したような内部配線を通じて、チップ111,112間の通信を行う場合もある。
図10は、2個の四角形の半導体チップ121,122がワイヤボンディングにより実装されたPBGA(SiP)の配線基板123を備える半導体装置を示す平面図である。各半導体チップ121,122は、そのパッドを上にして、配線基板123に銀ペースト等を介して貼り付けられる。その後、ワイヤボンダによって、各半導体チップ121,122のパッドと配線基板123のパッドとが金線124を介して接続される。図8で説明したような内部配線を通じて、チップ121,122間の通信を行う場合もある。
なお、本発明に関連する先行技術文献としては、特許文献1〜4が挙げられる。
特開平10−189648号公報
特開平7−142584号公報
特開昭58−194357号公報
実開昭64−331号公報
しかしながら、従来の半導体装置においては、図8に示したように、2個の半導体チップの対向する辺の長さが限られているため、それらの辺どうしをつなぐ配線(例えば図8の配線103a)の数も限られ、他の辺どうしをつなぐ配線(例えば図8の配線103b)の数が相対的に多くなる。前者の配線(最短配線)は両チップ間を最短距離で接続できる一方、後者の配線(迂回配線)は、迂回しなければならないため最短配線に比べて長くなってしまう。それゆえ、迂回配線の数が増えると、基板サイズが大きくなったり、基板の層数が増えたりして、基板のコストアップにつながってしまう。
本発明による半導体装置は、基板上に設けられ、三角形の平面形状を有する第1の半導体チップと、上記基板上に設けられ、三角形の平面形状を有する第2の半導体チップと、を備えることを特徴とする。
この半導体装置においては、基板上に設けられた第1および第2の半導体チップの平面形状が共に三角形である。これにより、チップ面積が同等であっても、平面形状が四角形である場合に比して、対向する辺の長さを長くすることが可能である。このため、最短配線の数を増やし、迂回配線の数を相対的に減らすことができる。なお、本発明における「基板」には、配線基板およびリードフレーム等が該当する。
本発明によれば、基板の低コスト化に適した構造の半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
(第1実施形態)
(第1実施形態)
図1は、本発明による半導体装置の第1実施形態を示す平面図である。半導体装置1は、配線基板30(基板)上に設けられた半導体チップ10(第1の半導体チップ)および半導体チップ20(第2の半導体チップ)を備えるSiP型の半導体装置である。半導体チップ10,20は、共に三角形の平面形状を有している。
半導体チップ10および半導体チップ20は、配線基板30上の相異なる領域に設けられている。平面視で、半導体チップ10の3辺のうち長さが最大である辺10a(第1の辺)と、半導体チップ20の3辺のうち長さが最大である辺20a(第2の辺)とは、対向している。本実施形態において半導体チップ10,20の平面形状は、共に直角三角形である。したがって、それぞれの斜辺が上記辺10a,20aに相当する。
これらの半導体チップ10,20は、FCBGA(SiP)の配線基板30上にフリップチップボンディングにより実装されている。配線基板30の平面形状は、矩形、より詳細には正方形である。配線基板30は、配線絶縁層と金属薄膜配線部とを順次積層した構造になっている。配線基板30の内部配線(基板内I/O)を介して、半導体チップ10および半導体チップ20が互いに電気的に接続されている。図2は、かかる内部配線のイメージを示す平面図である。配線基板30の内部配線32は、パッド等を介して両半導体チップ10,20の周縁部に接続されている。この内部配線32を通じて、チップ10,20間の通信が行われる。内部配線32は、両半導体チップ10,20の対向する辺どうしをつなぐ内部配線32aと、他の辺どうしをつなぐ内部配線32bとを含んでいる。
各半導体チップ10,20と配線基板30との接続は、図3に示すように、バンプ電極42を介して行われている。バンプ電極42は、例えば、半田または金等の低融点金属からなる。また、各半導体チップ10,20と配線基板30との間には、アンダーフィル樹脂44が充填されている。
本発明の一実施形態に係る半導体装置の製造方法は、かかる構成の半導体装置1を製造する方法であり、配線基板30上に半導体チップ10を実装する工程と配線基板30上に半導体チップ20を実装する工程とを含む。半導体チップ10および半導体チップ20は、平面視で、それぞれの1辺(本実施形態においては辺10a,20a)どうしが所定の間隔を空けて対向するように配置される。
さらに、本実施形態においては、各10,20と配線基板30との間の間隙にアンダーフィル樹脂が注入される。具体的には、まず、図4(a)に示すように、半導体チップ10と配線基板30との間および半導体チップ20と配線基板30との間の双方にアンダーフィル樹脂44が同時に入り込むように、当該アンダーフィル樹脂44を上記間隔から注入する。続いて、図4(b)に示すように、辺10a,20a以外の辺の周囲からアンダーフィル樹脂44を注入する。これらの図においては、樹脂塗布ヘッド52の動きを矢印で示している。
本実施形態の効果を説明する。半導体装置1においては、配線基板30上に設けられた半導体チップ10,20の平面形状が共に三角形である。これにより、チップ面積が同等であっても、平面形状が四角形である場合に比して、対向する辺の長さを長くすることが可能である。このため、最短配線(例えば図2の内部配線32a)の数を増やし、迂回配線(例えば図2の内部配線32b)の数を相対的に減らすことができる。よって、配線基板30の低コスト化に適した構造の半導体装置1およびその製造方法が実現されている。
本実施形態においては特に、半導体チップ10,20の最大長の辺10a,20aどうしが対向しているため、最短配線の数を一層増やすことができる。
半導体チップ10,20の平面形状が三角形であるため、迂回配線の配線長を短く抑えることができる。このように半導体チップ10,20を三角形にすることで内部配線32の長さを全体として短くできるため、ノイズの低減を図ることができる。また、上記辺10a,20a間に同じ長さの最短配線を多数配置できるので、信号の遅延が抑制され、半導体装置1の高速化が図れる。
半導体チップ10,20は、図1に示したように、それぞれの1辺どうしが対向するようにして配置されている。このように配置することで、チップ面積が同等であっても、各半導体チップが四角形である場合(図9参照)に比してパッケージ全体を小型化することができる。図1においては、図9の配線基板113の外形を点線L1で示している。
ところで、図9の半導体装置においてアンダーフィル樹脂の注入を行う場合、当該樹脂を各半導体チップ111,112の1辺から注入した後で、残りの3辺からも注入する。そのため、樹脂塗布ヘッドの動きが大きくなり、装置インデックスが長くなってしまう。この点、本実施形態によれば、半導体チップ10,20間の間隔からアンダーフィル樹脂を注入することで、当該樹脂をより効率的に注入できる。
(第2実施形態)
(第2実施形態)
図5は、本発明による半導体装置の第2実施形態を示す平面図である。半導体装置2において半導体チップ10,20は、PBGA(SiP)の配線基板30上にワイヤボンディングにより実装されている。各半導体チップ10,20は、そのパッドを上にして、配線基板30に銀ペースト等を介して貼り付けられている。各半導体チップ10,20と配線基板30との接続は、金線46を介して行われている。図5においては、図10の配線基板123の外形を点線L2で示している。
このようにワイヤボンディングにて実施するPBGAのようなパッケージにおいては、三角形の半導体チップ10,20を用いることで、パッケージサイズを大きくすることなく、ワイヤ(金線46)を容易に張ることができる。半導体装置2の他の構成および効果は、半導体装置1と同様である。
(第3実施形態)
(第3実施形態)
図6(a)および図6(b)は、それぞれ本発明による半導体装置の第3実施形態を示す平面図および断面図である。半導体装置3において半導体チップ10,20は、FPBGA(SiP)の配線基板30上に実装されている。各半導体チップ10,20と配線基板30とは、ワイヤボンディングによって、金線46を介して接続されている。
図11(a)および図11(b)は、それぞれ半導体装置3の比較例に係る半導体装置を示す平面図および断面図である。半導体装置300においては、2個の四角形の半導体チップ301,302が重なって、FPBGA(SiP)の配線基板303上に実装されている。配線基板303上に銀ペースト等を介して半導体チップ301が貼り付けられ、その上に銀ペースト等を介して半導体チップ302が貼り付けられている。半導体チップ301と半導体チップ302との間、および各半導体チップ301,302と配線基板303との間は、ワイヤボンディングによって、金線304を介して接続されている。
このようなスタック式のSiPパッケージにおいては、高さ方向について薄型化の要求があるため、ワイヤボンディングの高さや封入樹脂の制約等により、技術的に難しい面がある。また、スタックされたチップ301,302のボンディングも技術的に難しく、ボンディングに多大な時間を要してしまう場合がある。
これに対して、半導体装置3においては、三角形の半導体チップ10,20を用いているため、それらの半導体チップ10,20をスタックしなくても、半導体装置300と同等のパッケージサイズを維持することが可能である。したがって、ワイヤボンディングの高さや封入樹脂の制約等による問題を回避することができる。しかも、スタックされたチップに対するワイヤボンディングを行う必要がないため、ワイヤボンディングが容易になる。
(第4実施形態)
(第4実施形態)
図7(a)および図7(b)は、それぞれ本発明による半導体装置の第4実施形態を示す平面図および断面図である。半導体装置4において半導体チップ10,20は、QFP(SiP)のリードフレーム60(基板)上に実装されている。各半導体チップ10,20とリードフレーム60とは、ワイヤボンディングによって、金線46を介して接続されている。
図12(a)および図12(b)は、それぞれ半導体装置4の比較例に係る半導体装置を示す平面図および断面図である。半導体装置400においては、2個の四角形の半導体チップ401,402が重なって、QFP(SiP)のリードフレーム403上に実装されている。リードフレーム403上に銀ペースト等を介して半導体チップ401が貼り付けられ、その上に銀ペースト等を介して半導体チップ402が貼り付けられている。半導体チップ401と半導体チップ402との間、および各半導体チップ401,402とリードフレーム403との間は、ワイヤボンディングによって、金線404を介して接続されている。
このようなQFPパッケージにおいてSiP化しようとすると、特に薄型パッケージでは高さの制約を受けて実現が難しい場合や、特殊な形状のリードフレームを採用しなければいけない場合がある。また、ワイヤボンディングも技術的に難しい。
これに対して、半導体装置4においては、三角形の半導体チップ10,20を用いているため、それらをスタックしなくても、半導体装置400と同等のパッケージサイズを維持することが可能である。したがって、高さの制約を受けることなく、SiP化を実現できる。また、特殊な形状のリードフレームを採用する必要もない。しかも、ワイヤボンディングが実施し易くなる。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては2個の半導体チップが設けられた例を示したが、3個以上の半導体チップが設けられていてもよい。
また、上記実施形態においては半導体チップの平面形状として直角三角形を例示したが、当該形状は三角形であればよく直角三角形には限定されない。例えば、二等辺三角形または正三角形であってもよいし、その他の三角形であってもよい。
1 半導体装置
2 半導体装置
3 半導体装置
4 半導体装置
10 半導体チップ
20 半導体チップ
30 配線基板
32 内部配線
42 バンプ電極
44 アンダーフィル樹脂
46 金線
52 樹脂塗布ヘッド
60 リードフレーム
2 半導体装置
3 半導体装置
4 半導体装置
10 半導体チップ
20 半導体チップ
30 配線基板
32 内部配線
42 バンプ電極
44 アンダーフィル樹脂
46 金線
52 樹脂塗布ヘッド
60 リードフレーム
Claims (10)
- 基板上に設けられ、三角形の平面形状を有する第1の半導体チップと、
前記基板上に設けられ、三角形の平面形状を有する第2の半導体チップと、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1および第2の半導体チップは、前記基板上の相異なる領域に設けられている半導体装置。 - 請求項2に記載の半導体装置において、
平面視で、前記第1の半導体チップの3辺のうち長さが最大である辺を第1の辺、前記第2の半導体チップの3辺のうち長さが最大である辺を第2の辺としたとき、
前記第1および第2の半導体チップは、前記第1の辺と前記第2の辺とが対向するように配置されている半導体装置。 - 請求項3に記載の半導体装置において、
前記第1および第2の半導体チップの平面形状は、直角三角形であり、
前記第1および第2の半導体チップは、斜辺どうしが対向するように配置されている半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記基板の平面形状は、矩形である半導体装置。 - 請求項5に記載の半導体装置において、
前記基板の平面形状は、正方形である半導体装置。 - 請求項1乃至6いずれかに記載の半導体装置において、
前記第1および第2の半導体チップは、対向する辺どうしをつなぐ配線によって互いに電気的に接続されている半導体装置。 - 基板上に、三角形の平面形状を有する第1の半導体チップを実装する工程と、
前記基板上に、三角形の平面形状を有する第2の半導体チップを実装する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1および第2の半導体チップは、平面視で、それぞれの1辺どうしが所定の間隔を空けて対向するように配置される半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記第1の半導体チップと前記基板との間および前記第2の半導体チップと前記基板との間の双方にアンダーフィル樹脂が同時に入り込むように、当該アンダーフィル樹脂を前記間隔から注入する工程を含む半導体装置の製造方法。
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Country | Link |
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JP (1) | JP2008047802A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH088392A (ja) * | 1994-06-20 | 1996-01-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH10256604A (ja) * | 1997-03-11 | 1998-09-25 | Rohm Co Ltd | 半導体発光素子 |
JPH1154648A (ja) * | 1997-08-07 | 1999-02-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2001250840A (ja) * | 2000-03-08 | 2001-09-14 | Seiko Instruments Inc | 半導体装置 |
-
2006
- 2006-08-21 JP JP2006224077A patent/JP2008047802A/ja active Pending
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