TWI401787B - 封裝基板之製法 - Google Patents

Description

封裝基板之製法

本發明係關於一種封裝基板之製法，尤指一種適用於堆疊式封裝結構(package on package,POP)，以縮小封裝尺寸並增加可靠度及良率之封裝基板的製法。

目前電子產品隨著市場的需求及在先進製程技術相互配合之下，再加上各項3C產品不斷強調可攜式的便利性和市場需求的普及化，傳統的單一晶片封裝技術已逐漸無法滿足日漸新穎化市場需求，具備輕、薄、短、小的產品特性和增加封裝密度及低成本特性之設計製造已經是眾所皆知的產品趨勢。在輕、薄、短、小的前提下將各種不同功能的積體電路(IC)利用各種不同封裝方式整合來減少封裝體積和封裝厚度，是目前各種封裝產品開發市場研究的主流。為迎合產品多功能之需求，目前業界積極發展相關堆疊式封裝結構(POP,Package on Package)，其係將個別具有積體電路之封裝體，藉由錫球或透過打線將複數個封裝體進行堆疊，以大幅提昇電性功能，以符合目前市場的需求。

以目前堆疊式封裝結構之發展，其係主要將封裝體與封裝體或與封裝基板進行堆疊，透過打線技術或焊球接合技術進行電性連接。如圖1之封裝結構剖視圖所示，封裝體3與封裝基板10之間放置間隔物40進行堆疊，透過打線技術使用焊線17連接兩者之打線墊而構成堆疊式封裝結構。其中，封裝體3主要由封裝基板30及經焊線37連接封裝基板30之晶片38所組成，且封裝基板相對於配置晶片38之表面具有用於連接其他電子元件之焊料球36，而封裝基板10具有打線墊的表面同樣具有連接其他電子元件之焊料凸塊16。

然而，用於電性連接兩封裝體之習知打線技術，其中所形成之線弧高度約為10至15密爾(mil)，雖然可藉著調整線弧參數、外形及型式，但僅可將弧高降低至約6密爾(mil)，此已是最小弧高，倘若弧高更低將使焊線受損而劣化其拉力。亦即當使用習知打線技術進行兩封裝體電性連接時，整體封裝結構的厚度適必受限於焊線之最小弧高，而無法更加薄型化整體封裝結構。如同圖1所示，電性連接封裝體3及封裝基板10之焊線17，其具有一定高度的弧高，因此後續進行封膠時，勢必因焊線弧高而增加封膠厚度，進而增加整體封裝結構的厚度。因此，若能夠改善或克服上述限制，將更有益於符合現今封裝結構積集化及微型化之需求。

本發明之主要目的係在提供一種封裝基板之製法，可適用於堆疊式封裝結構。本發明在不改變整體封裝基板厚度的前提下，亦即於薄封裝基板本體表面配置增厚層，使整體封裝基板表面與打線墊之間形成落差，故於打線封裝時整體封裝基板即具有足夠空間容納焊線弧高，而不會因焊線弧高增加厚度，同時也可減短焊線長度並降低焊線焊接處受損的機率，進而達到縮小封裝尺寸、增加產品可靠度及良率、提高訊息傳遞速度。

為達成上述目的，本發明提供一種封裝基板之製法，包括：提供一核心板，該核心板具有相對之一第一表面及一第二表面，該第一表面具有一第一線路層，其中，該第一線路層具有複數打線墊及複數第一電性連接墊，該複數第一電性連接墊係呈陣列排列，使該第一表面具有一陣列區，且該複數打線墊設於該陣列區週緣，以構成一圍繞該陣列區之環框區；形成一增厚層於該第一表面上；形成一第一防焊層於該增厚層上，並於該第一防焊層形成一開口係對應顯露該環框區，且形成複數第一開孔以對應該複數第一電性連接墊；以及移除該開口及該複數第一開孔暴露之該增厚層，以顯露出該複數打線墊及該複數第一電性連接墊，並使該環框區與該陣列區之該第一防焊層表面形成一落差。

本發明上述製法復可包括於已顯露之該複數打線墊及該複數第一電性連接墊上，分別形成一第一處理層及一第二處理層。其中，還可包括於該第二處理層上形成焊料凸塊。

此外，本發明上述製法復可包括於該複數第一電性連接墊上形成一金屬凸塊。其中，還可包括於該金屬凸塊及該複數打線墊上分別形成一第二處理層及一第一處理層。也可再包括於該第二處理層上形成焊料凸塊。

在本發明上述製法中，該增厚層可為一介電層。或者，該增厚層可由一介電層及設於其一表面上之金屬層所構成，且以該介電層壓合在該核心板之第一表面上，復於形成該第一防焊層前，進行蝕刻以形成一圖案化之金屬層，並且後續形成之該第一防焊層係包覆該圖案化金屬層。

再者，本發明上述製法復可包括形成一第二防焊層覆蓋該核心板之該第二表面。其中，該核心板之該第二表面具有一第二線路層，該第二線路層具有複數第二電性連接墊，且該第二防焊層係具有複數第二開孔以顯露出該複數第二電性連接墊。

以下係藉由特定的具體實施例說明本發明之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。

實施例1

參考圖2A至2G，其為本實施例封裝基板之製法的流程示意剖面圖。

首先，如圖2A所示，提供一核心板20，該核心板20具有相對之一第一表面20a及一第二表面20b，該第一表面20a具有一金屬層21。

如圖2B所示，透過蝕刻將該金屬層21形成第一線路層21a，其中，該第一線路層21a具有複數打線墊211及複數第一電性連接墊212。參考圖2B’所示，其為圖2B之上視圖，該複數第一電性連接墊212係呈陣列排列，使該第一表面20a具有一陣列區A，且該複數打線墊211設於該陣列區A週緣，以構成一圍繞該陣列區A之環框區B。

接著，如圖2C所示，形成一增厚層22於該第一表面20a上。於本實施例中，該增厚層22為一介電層。

參考圖2D所示，形成一第一防焊層23於該增厚層22上，並於該第一防焊層23形成一開口230係對應顯露該環框區B，且形成複數第一開孔231以對應該複數第一電性連接墊212。在形成該第一防焊層23之同時，亦可形成一第二防焊層23’覆蓋該核心板20之該第二表面20b。

再如圖2E所示，移除該開口230及該複數第一開孔231暴露之該增厚層22，以顯露出該複數打線墊211及該複數第一電性連接墊212，並使該環框區B與該陣列區A之該第一防焊層23表面形成一落差e。

並且，參考圖2F所示，於已顯露之該複數打線墊211及該複數第一電性連接墊212上分別形成一第一處理層251及一第二處理層252。

最後，如圖2G所示，於該第二處理層252上形成焊料凸塊26。

如上步驟，則可製出本發明之封裝基板，參考圖2G及圖2B’所示，包括：一核心板20，該核心板20具有相對之一第一表面20a及一第二表面20b，該第一表面20a具有一第一線路層21a，其中，該第一線路層21a具有複數打線墊211及複數第一電性連接墊212，該複數第一電性連接墊212係呈陣列排列，使該第一表面20a具有一陣列區A，且該複數打線墊211設於該陣列區A週緣，以構成一圍繞該陣列區A之環框區B；一增厚層22，係設於該第一表面20a上；一第一防焊層23，係設於該增厚層22上，該第一防焊層23具有一開口230係對應顯露該環框區B及該複數打線墊211，且其具有複數第一開孔231以使該第一開孔231中之該複數第一電性連接墊212不為該第一防焊層23所覆蓋；以及複數焊料凸塊26設於該複數第一電性連接墊212上方，以成為電性接觸墊，其中，該增厚層22之圖案同於該第一防焊層23，且該環框區B因該增厚層22而與該第一防焊層23之表面形成一落差e。此外，本實施例之封裝基板復可包括一第二處理層252配置於該複數第一電性連接墊212及該複數焊料凸塊26之間、一第一處理層251配置於該該複數打線墊211上、以及一第二防焊層23，配置於該核心板20之該第二表面20b。其中，該增厚層22係為一介電層。

實施例2

本實施例製作本發明封裝基板之步驟，大致上相同於實施例1之製法，然其不同點在於所使用之增厚層22，如圖2C’所示，其係由一介電層220及設於其一表面上之金屬層221所構成，且以該介電層220壓合在該核心板20之第一表面20a上，於形成該第一防焊層23前，進行蝕刻以形成一圖案化之金屬層221’，並且後續形成之該第一防焊層23係包覆該圖案化金屬層221’。

因此所製出之封裝基板，如圖2G’所示，其結構類似於實施例1之封裝基板，不同點在於本實施例之增厚層22是由一介電層220及設於其一表面上之圖案化金屬層221’所構成，該介電層220配置於該核心板20之第一表面20a及該第一防焊層23之間，且該第一防焊層23係包覆該圖案化金屬層221’。

實施例3

參考圖3A至3F，其為本實施例封裝基板之製法的流程示意剖面圖。

首先，重複實施例1圖2A至2D之步驟，可得到圖2E所示之結構，亦即本實施例圖3A所示之結構。

隨後，如圖3B所示，於打線墊211上形成一阻層24。再如圖3C所示，於該複數第一電性連接墊212上，透過電鍍分別形成一金屬凸塊25。

接著，如圖3D所示，移除該阻層24。再如圖3E所示，於該金屬凸塊25及該複數打線墊211上分別形成一第二處理層252及一第一處理層251。最後，如圖F所示，於該第二處理層252上形成焊料凸塊26。

因此所製出之封裝基板，如圖3F所示，其結構類似於實施例1之封裝基板，不同點在於本實施例之封裝基板中，該複數第一電性連接墊212及該複數焊料凸塊26之間配置有複數金屬凸塊25，且該複數焊料凸塊26及該複數金屬凸塊25之間配置有一第二處理層252。

實施例4

本實施例製作本發明封裝基板之步驟，大致上相同於實施例3之製法，然其不同點在於所使用之增厚層22，如同實施例2所述之增厚層22。因此所製出之封裝基板，如圖3E’所示，其結構類似於實施例3中圖3E所示之封裝基板，不同點在於本實施例之增厚層22是由一介電層220及設於其一表面上之圖案化金屬層221’所構成，該介電層220配置於該核心板20之第一表面20a及該第一防焊層23之間，且該第一防焊層23係包覆該圖案化金屬層221’。

實施例5

參考圖4A至4E，其為本實施例封裝基板之製法的流程示意剖面圖。

首先，如圖4A所示，提供一核心板20，該核心板20具有相對之一第一表面20a及一第二表面20b，該第一表面20a及該第二表面20b分別具有金屬層21及21’。

如圖4B所示，透過蝕刻將該金屬層21,21’分別形成第一線路層21a及第二線路層21b，其中，該第一線路層21a具有複數打線墊211及複數第一電性連接墊212；該第二線路層21b具有複數第二電性連接墊213。

接著，如圖4C所示，形成一增厚層22於該第一表面20a上。於本實施例中，該增厚層22為一介電層。

參考圖4D所示，形成一第一防焊層23及一第二防焊層23’分別於該增厚層22及該第二表面20b上，並於該第一防焊層23形成一對應顯露該環框區B之開口230，以及對應該複數第一電性連接墊212之複數第一開孔231，且於該第二防焊層23’形成複數第二開孔232，以顯露出該複數第二電性連接墊213。

再如圖4E所示，移除該開口230及該複數第一開孔231暴露之該增厚層22，以顯露出該複數打線墊211及該複數第一電性連接墊212。

因此所製出之封裝基板，如圖4E所示，其結構類似於實施例1圖2E所示之封裝基板，不同點在於本實施例之封裝基板中，該核心板20之該第二表面20b具有一第二線路層21b，該第二線路層21b具有複數第二電性連接墊213，且該第二防焊層23’係具有複數第二開孔232以顯露出該複數第二電性連接墊213。

實施例6

圖5為本實施例堆疊式封裝結構的剖面圖，其係利用圖2G所示之封裝基板，與另一封裝體3中間配置間隔物堆疊構成。於此所示之封裝體3主要由封裝基板30及經焊線37連接封裝基板30之晶片38所組成，且封裝基板相對於配置晶片38之表面具有用於連接其他電子元件之焊料球36。然而，可與本發明封裝基板搭配進行堆疊之封裝體不限於此所示之打線型封裝體，亦可使用覆晶型封裝體。

透過打線技術，於打線墊251利用焊線27將本發明之封裝基板與封裝體3進行電性連接。由圖5可知，相較於習知堆疊式封裝結構，本發明之封裝基板，因落差e而有足夠空間容納焊線27弧高，因此不會增加整體封裝結構的厚度，同時焊線長度較短且焊線焊接處高度較低，因此降低焊接處受損的可能性，進而增加產品可靠度及良率、降低封裝尺寸，達到現今積集化及微型化之封裝要求。

上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。

3．．．封裝體

16,26．．．焊料凸塊

20．．．核心板

20a．．．第一表面

20b．．．第二表面

21a．．．第一線路層

21b．．．第二線路層

21,21’,221．．．金屬層

211．．．打線墊

212．．．第一電性連接墊

213．．．第二電性連接墊

22．．．增厚層

220．．．介電層

221’．．．圖案化金屬層

36．．．焊料球

40．．．間隔物

10,30．．．封裝基板

17,37．．．焊線

23．．．第一防焊層

23’．．．第二防焊層

230．．．開口

231．．．第一開孔

24．．．阻層

25．．．金屬凸塊

251．．．第一處理層

252．．．第二處理層

16,26．．．焊料凸塊

A．．．陣列區

B．．．環框區

e．．．落差

38．．．晶片

圖1係習知技術中堆疊式封裝結構的剖視圖。

圖2A至2G係本發明實施例1中封裝基板製法的流程示意剖面圖。

圖2B’係本發明實施例1中圖2B所示之封裝基板的上視圖。

圖2C’及2G’係本發明實施例2中封裝基板製法之製作步驟。

圖3A至3F係本發明實施例3中封裝基板製法的流程示意剖面圖。

圖3E’係本發明實施例4中封裝基板的剖面圖。

圖4A至4E係本發明實施例5中封裝基板製法的流程示意剖面圖。

圖5係本發明實施例6中堆疊式封裝結構的剖面圖。

20．．．核心板

21a．．．第一線路層

211．．．打線墊

212．．．第一電性連接墊

22．．．增厚層

23．．．第一防焊層

26．．．焊料凸塊

e．．．落差

251．．．第一處理層

252．．．第二處理層

23’．．．第二防焊層

Claims (10)

1. 一種封裝基板之製法，包括：提供一核心板，該核心板具有相對之一第一表面及一第二表面，該第一表面具有一第一線路層，其中，該第一線路層具有複數打線墊及複數第一電性連接墊，該複數第一電性連接墊係呈陣列排列，使該第一表面具有一陣列區，且該複數打線墊設於該陣列區週緣，以構成一圍繞該陣列區之環框區；形成一增厚層於該第一表面上；形成一第一防焊層於該增厚層上，並於該第一防焊層形成一開口係對應顯露該環框區，且形成複數第一開孔以對應該複數第一電性連接墊；以及移除該開口及該複數第一開孔暴露之該增厚層，以顯露出該複數打線墊及該複數第一電性連接墊，並使該環框區與該陣列區之該第一防焊層表面形成一落差。
2. 如申請專利範圍第1項所述之製法，復包括於已顯露之該複數打線墊及該複數第一電性連接墊上分別形成一第一處理層及一第二處理層。
3. 如申請專利範圍第2項所述之製法，復包括於該第二處理層上形成焊料凸塊。
4. 如申請專利範圍第1項所述之製法，復包括於該複數第一電性連接墊上形成一金屬凸塊。
5. 如申請專利範圍第4項所述之製法，復包括於該金屬凸塊及該複數打線墊上分別形成一第二處理層及一第一處理層。
6. 如申請專利範圍第5項所述之製法，復包括於該第二處理層上形成焊料凸塊。
7. 如申請專利範圍第1項所述之製法，其中，該增厚層係為一介電層。
8. 如申請專利範圍第1項所述之製法，其中，該增厚層係由一介電層及設於其一表面上之金屬層所構成，且以該介電層壓合在該核心板之第一表面上，復於形成該第一防焊層前，進行蝕刻以形成一圖案化之金屬層，並且後續形成之該第一防焊層係包覆該圖案化金屬層。
9. 如申請專利範圍第1項所述之製法，復包括形成一第二防焊層覆蓋該核心板之該第二表面。
10. 如申請專利範圍第9項所述之製法，其中，該核心板之該第二表面具有一第二線路層，該第二線路層具有複數第二電性連接墊，且該第二防焊層係具有複數第二開孔以顯露出該複數第二電性連接墊。