JP2005203776A - マルチチップパッケージ、これに使われる半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】上部チップが下部チップに比べて非常に大きい場合にもハングオーバーを発生させないような、下部チップの実装空間を具備するマルチチップパッケージ、これに使われる半導体装置及びその製造方法を提供する。また、下部チップが上部チップから隔離でき、複数の下部チップが置かれる場合にも、その間の干渉を防止できるようにする。また、上下チップを積層する時に、別途のスペーサーなく積層できるようにする。
【解決手段】マルチチップパッケージ１７０は、上面に形成された複数の基板ボンディングパッド１１２を含む基板と、基板上に実装された少なくとも一つの第１半導体チップ１２０と、下面に少なくとも一つの第１半導体チップが置かれる少なくとも一つの３次元空間１４０を具備し、少なくとも一つの３次元空間により少なくとも一つの第１半導体チップを包む形態で基板上に実装された少なくとも一つの第２半導体チップ１３０を含む。
【選択図】図２

Description

本発明はマルチチップパッケージ、これに使われる半導体装置及びその製造方法に関する。
現在の電子製品市場は携帯用に急激にその需要を広めており、これを満足するためにはこれらシステムに実装される部品の軽薄短小化が必須である。
前記部品の軽薄短小化を実現するためには実装部品の個別サイズを減らす技術と、複数個の個別素子をワンチップ（ｏｎｅ ｃｈｉｐ）化するＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ｃｈｉｐ）技術、及び複数個の個別素子を一つのパッケージ（ｐａｃｋａｇｅ）で集積するＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）技術などが必要である。
このうち、ＳＩＰ技術は複数個のシリコンチップを水平、垂直的に一つのパッケージで実装する技術で、既存ＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｏｄｕｌｅ）概念の延長線上にある。既存ＭＣＭの場合はパッケージ製造時水平実装が主な方向だったがＳＩＰの場合は複数個のチップを垂直方向に積層する技術が主に適用される。
ところが、高周波信号伝達特性を非常に深刻に考慮するシステムの場合に、ロジック／メモリーに比べて小さい大きさを有するＲＦチップを大きいチップ上に積層するようになれば、自然にボンディングワイヤーなどの連結手段構造物の長さが長くなるようになって小さいチップの性能低下及び両チップ間のクロストーク（ｃｒｏｓｓ ｔａｌｋ）が深刻に発生する問題点があった。
これにより、複数個のチップを垂直で積層する技術では、小さいＲＦチップを下部チップで用いることが一般的である。
しかし、前記のように上部チップが下部チップより深刻に大きい場合、または２個の同一な大きさ及び面積を有する長方形半導体チップを十字形状で積層する場合に、上部の半導体チップのハングオーバー（ｈａｎｇ ｏｖｅｒ）された部分（上部チップの一部分が下部チップにより支持されない部分）に位置するチップパッドのワイヤーボンディング時に、ボンディング・キャピラリーによる接触衝撃により半導体チップにクラックが発生したりボンディングが不完全になる問題点があった（特許文献１）。
韓国特許出願公開第２００３／００７０９８号明細書
本発明が解決しようとする一つの技術的課題は、上部チップが下部チップに比べて非常に大きい場合にもハングオーバーを発生させることなく、上部チップ上にキャビティや溝のような３次元空間を具備して、下部チップの実装空間が用意されたマルチチップパッケージ及びその製造方法を提供することにある。
本発明が解決しようとする他の技術的課題は、前記キャビティや溝により下部チップを上部チップから隔離させることができ、複数の下部チップが置かれる場合でも、複数の下部チップ間の干渉を防止することができるマルチチップパッケージ及びその製造方法を提供することにある。
本発明が解決しようとするさらに他の技術的課題は、上下チップを積層する時に、上部チップに選択的エッチング工程を施したキャビティや溝を形成して、別途のスペーサーなく積層できるようにするマルチチップパッケージに使われる半導体装置を提供することにある。
前記した技術的課題を達成するため、本発明によるマルチチップパッケージは、上面に形成された複数の基板ボンディングパッドを含む基板と、前記基板上に実装された少なくとも一つの第１半導体チップと、下面に前記少なくとも一つの第１半導体チップが置かれる少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第１半導体チップを包む形態で前記基板上に実装された少なくとも一つの第２半導体チップと、を含む。
ここで、前記少なくとも一つの３次元空間は、前記少なくとも一つの第２半導体チップの前記底面に形成されたキャビティ、溝またはこれらの組合せであることができる。
また、前記少なくとも一つの第１及び第２半導体チップは前記基板ボンディングパッドにそれぞれワイヤーボンディング、フリップチップボンディングまたはこれらの組合せによりボンディングすることができる。
一方、前記少なくとも一つの第１半導体チップは前記基板に導電性接着剤により付着して、前記少なくとも一つの３次元空間内部の前記少なくとも一つの第１半導体チップとその実装手段及びその付着部分が封止されることができる。
また、前記少なくとも一つの第１半導体チップは前記基板に絶縁性接着剤により付着して、前記少なくとも一つの３次元空間内部の前記少なくとも一つの第１半導体チップとその実装手段及びその付着部分が封止されたり露出されることができる。
また、前記少なくとも一つの第２半導体チップとその実装手段及び付着部分はパッケージ本体により封止することができる。
前記基板はモールディングされたリードフレーム、印刷回路基板、ＤＢＣ、フレキシブルフィルム、またはインターポーザであることがある。
また、前記少なくとも一つの第１半導体チップはＲＦチップであって、前記少なくとも一つの第２半導体チップはメモリーまたはロジック回路用チップであることがある。
また、前記技術的課題を達成するため、本発明によるマルチチップパッケージは、上面に形成された複数の基板ボンディングパッドを含む基板と、前記基板上に実装された少なくとも一つの第１半導体チップと、前記基板上に実装された少なくとも一つの受動形素子と、下面に前記少なくとも一つの第１半導体チップ及び前記少なくとも一つの受動形素子が置かれる少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第１半導体チップ及び前記少なくとも一つの受動形素子を包む形態で前記基板上に実装された少なくとも一つの第２半導体チップと、を含むことができる。
一方、前記技術的課題を達成するため、本発明によるマルチチップパッケージに使われる半導体装置は、活性面とその反対面である非活性面を有する基板と、前記基板の前記活性面上に形成されたチップパッドと、を含んで、少なくとも一つの３次元空間が前記基板の活性面または非活性面に形成される。
また、前記技術的課題を達成するため、本発明によるマルチチップパッケージの製造方法は、基板の活性面上に複数の基板ボンディングパッドを形成する段階と、前記基板上に少なくとも一つの第１半導体チップを実装する段階と、前記基板上に少なくとも一つの第２半導体チップを実装する段階と、を含んで、前記少なくとも一つの第２半導体チップは、一面に少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第１半導体チップを包むようにする。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
上述したように本発明によると、上部チップが下部チップに比べて非常に大きい場合にもハングオーバーを発生させないで積層することができる。
また、上下チップを積層する時に、上部チップに選択的エッチング工程を施してキャビティや溝を形成して別途のスペーサーなく積層することができる。
また、形成された前記キャビティや溝により下部チップを上部チップで発生するノイズから隔離させることができ、複数の下部チップが置かれる場合、複数の下部チップ間の干渉を防止することができる。
以下、本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すると明確になる。しかし、本発明は、以下で開示する実施形態に限られるものでなく、相異なる多様な形態で具現されるものであり、単に本実施形態は本発明の開示が完全になるようにしており、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供するものであり、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を称する。
まず、図１及び図２を参照して本発明の第１実施形態によるマルチチップパッケージを説明する。
図１は本発明の第１実施形態によるマルチチップパッケージを示す平面図であって、図２は図１のＩＩ−ＩＩ’線に沿って切断して示した断面図である。
図１及び図２に示したように、本発明の第１実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド１１１、１１２が形成され、下面には複数のターミナル１１５が形成された基板１１０上に、小型の第１チップ１２０が付着されている。
基板としてはモールディングされた（ｍｏｌｄｅｄ）リードフレーム、印刷回路基板、ＤＢＣ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｃｏｐｐｅｒ）、フレキシブルフィルムなどが多様に使われることができる。ＤＢＣは絶縁性のセラミック基板の両表面上に銅層がそれぞれ付着された基板を称する。
また、基板としては半導体チップとアセンブリー基板間の電気的接続及び／または機械的柔軟性を提供するインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）を使うことができる。インターポーザはテープのような伸縮性材料、ポリイミド、またはプラスチック材料で作ることもできて、単一または複数のパターン化された配線層、受動素子などを含むこともできる。
ここで、前記基板ボンディングパッド１１１、１１２は、第１チップ１２０と連結される第１基板ボンディングパッド１１１と、第２チップ１３０と連結される第２基板ボンディングパッド１１２を含む。
前記小型の第１チップ１２０上部には、キャビティ（ｃａｖｉｔｙ）１４０を具備する大型の第２チップ１３０が、前記キャビティ１４０内部に前記第１チップ１２０を包む形態で前記基板１１０上に付着している。
ここで、前記キャビティ１４０は第１チップ１２０下面に形成された３次元空間であって、前記キャビティ１４０には下部チップである第２チップ１３０を置くことができる。
前記第１チップ１２０及び第２チップ１３０はエッジパッド型であって、四辺縁部分すべてにチップパッド１２１、１３１が形成されている。この時、前記第１及び第２チップ１２０、１３０に形成されたパッドの形態はセンターパッド型や、二辺縁部分すべてにチップパッドが形成されたエッジパッド型などを選択することができる。
また、前記第１チップ１２０及び第２チップ１３０はそれぞれのチップパッド１２１、１３１が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第１チップ１２０及び第２チップ１３０は導電性接着剤または絶縁性接着剤により付着が行われる。
前記第１チップ１２０のチップパッド１２１と第１基板ボンディングパッド１１１は第１ボンディングワイヤー１５１により電気的に連結しており、前記第２チップ１３０のチップパッド１３１と第２基板ボンディングパッド１１２は第２ボンディングワイヤー１５２により電気的に連結される。
具体的に、前記キャビティ１４０は前記第２チップ１３０の非活性面上に選択的エッチング工程により形成されたものであり、前記キャビティ１４０の高さは前記第１チップ１２０と第１ボンディングワイヤー１５１のループ（ｌｏｏｐ）の高さを確保することができるくらい充分な高さで形成されている。
前記キャビティ１４０内部の第１チップ１２０と第１ボンディングワイヤー１５１及びその接合部分は絶縁層１４１により封止している。この時、前記第１及び第２チップ１２０、１３０を基板１１０に付着するために使われる接着剤１６０が絶縁性接着剤の場合は、前記絶縁層１４１を具備しない場合があり、導電性接着剤の場合は絶縁特性を考慮して前記絶縁層１４１を具備することが望ましい。すなわち、絶縁性接着剤を用いる場合、前記キャビティ１４０内部を封止しなくても第２チップ１３０により前記第１チップ１２０がシールド（ｓｈｉｅｌｄ）されるので、絶縁層１４１を具備しないで空いた空間で残すことができる。
前記第２チップ１３０と第２ボンディングワイヤー１５２及びその接合部分はパッケージ本体１７０により封止している。前記基板１１０のターミナル１１５には外部接続端子の役割をするソルダボール１８０が付着され、前記ソルダボール１８０は基板上に形成された回路配線（図示せず）を通じて基板ボンディングパッド１１１、１１２と連結されることによって、前記第１チップ１２０と第２チップ１３０に電気的に連結する。
一方、前記第２チップ１３０の厚さｔ１は２００〜３５０μｍが望ましく、前記第２チップ１３０の非活性面中央部に形成されたキャビティ１４０の高さｔ２は１５０〜３００μｍが望ましい。また、前記キャビティ１４０内部に位置する第１チップ１２０の厚さｂと、前記第１及び第２チップ１２０、１３０のワイヤーボンディング高さｃ、ｇと、前記第１チップ１２０のワイヤーボンディングから前記キャビティ１４０間の厚さｄは、それぞれ５０〜１００μｍの範囲で決めることができる。また、前記接着剤１６０の厚さａは２０〜５０μｍであることが望ましく、前記パッケージ本体１７０の厚さｈは３００〜４５０μｍであることが望ましい。
一方、前記キャビティ１４０内部に置かれる小型の第１チップ１２０はＲＦチップであって、キャビティ１４０を具備する大型の第２チップ１３０はメモリーまたはロジック回路用チップであることが望ましい。一般にＲＦチップはメモリーまたはロジック回路用チップより小さい大きさを有する。
それでは、本発明の第１実施形態によるマルチチップパッケージの製造方法に対して図３Ａないし図５Ｂ及び前の図１、図２を共に参照しながら説明する。
まず、活性面ａに複数のチップパッド１２１、１３１を具備する小型大きさの第１チップ１２０と大型大きさの第２チップ１３０を用意する。
図３Ａないし図３Ｂに示したように、ｔ１厚さの第２チップ１３０の非活性面ｂにマスクを利用した選択的エッチング工程（ｓｅｌｅｃｔｉｖｅ ｅｔｃｈｉｎｇ）を施してキャビティ１４０をｔ２高さで形成する。この時、前記キャビティ１４０は前記第１チップ１２０とそのボンディングワイヤー１２１を十分に包むことができる空間になるようにする。
次に、図４Ａないし図４Ｂに示したように、基板１１０上に導電性接着剤またはエポキシ（ｅｐｏｘｙ）のような絶縁性接着剤１６０を利用して第１チップ１２０の非活性面を付着させる。この時、前記第１チップ１２０は前記基板１１０上のキャビティ１４０領域中央部にくるように付着させる。
次に、前記第１チップ１２０の活性面上に形成されたチップパッド１２１とそれに対応する基板１１０の前記第１基板ボンディングパッド１１１が電気的に連結されるように金線（Ａｕ ｗｉｒｅ）のような導電性物質からなる第１ボンディングワイヤー１５１を利用して一次ワイヤーボンディングを実行する。
次に、前記第１チップ１２０と第１ボンディングワイヤー１５１及びその接合部分が封止されるようにエポキシ樹脂でモールディングして絶縁層１４１が形成されるようにする。
この時、前記絶縁層１４１はキャビティ１４０の面積より大きくならないように形成して、キャビティ１４０空間が埋まるように形成することが望ましい。
ここで、前記絶縁層１４１は、前記第１及び第２チップ１２０、１３０を基板１１０上に付着する時使われる接着剤の種類によって、前記絶縁層１４１を形成したり、形成しない場合がある。すなわち、導電性接着剤を用いる場合、電気的な短絡を防止して、絶縁性を確保するために必ずモールディングして絶縁層１４１を形成し、絶縁性接着剤を用いる場合は、工程を単純化するためにモールディングしないで前記キャビティ１４０空間が埋まらない空いた空間で残すことが望ましい。
次に、図５Ａないし図５Ｂに示したように、前記第１チップ１２０と第１ボンディングワイヤー１２１を包むように、前記キャビティ１４０が形成された第２チップ１３０の非活性面を導電性接着剤またはエポキシのような絶縁性接着剤１６０を利用して前記基板１１０上に付着する。
次に、前の図１及び図２に示したように、第２ボンディングワイヤー１５２を利用して２次ワイヤーボンディングを実行する。
続いて、前記第２チップ１３０と第２ボンディングワイヤー１５２及びその接合部分を封止するエポキシ樹脂で構成されたパッケージ本体１７０を、モールディングする方式で形成する。
次に、前記モールディングが完了すると、前記ターミナル１１５に外部接続端子の役割をするソルダボール１８０を付着させる。
一方、本発明の第１実施形態で、チップパッドと基板ボンディングパッドの電気的な接続方法として、ワイヤーボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）を例に挙げて説明したが、変形実施形態として、半導体チップのチップパッドと基板ボンディングパッドがバンプを介して電気的な接続が行われる、フリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）を行うことができる。
また、フリップチップボンディングとワイヤーボンディングがすべて使われた異種ボンディング方法（ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｂｏｎｄｉｎｇ ｍｅｔｈｏｄ）を適用することもできる。
本発明の第１実施形態によるマルチチップパッケージ及びその製造方法によれば、小さい下部チップ上に大きい上部チップを積層する時に、上部チップがハングオーバーすることを防止することができ、別途のスペーサーを用いなくても下部チップのワイヤーボンディング空間を確保することができる。また、上部チップにより発生するノイズから下部チップを隔離させることができる。
次は、図６及び図７を参照して本発明の第２実施形態によるマルチチップパッケージを説明する。
図６は本発明の第２実施形態によるマルチチップパッケージを示す平面図であって、図７は図６のＶＩＩ−ＶＩＩ’線に沿って切断して示した断面図である。
図６及び図７に示したように、本発明の第１実施形態によるマルチチップパッケージは、上面に複数の基板ボンディングパッド２１１、２１２、２１３が形成されて、下面には複数のターミナル２１５が形成された基板２１０上に、小型の第１及び第２チップ２２０、２３０が付着されている。前記基板２１０は本発明の第１実施形態と同一な基板を使うことができる。
ここで、前記基板ボンディングパッド２１１、２１２、２１３は第１チップ２２０と連結される第１基板ボンディングパッド２１１と、第２チップ２３０と連結される第２基板ボンディングパッド２１２と、第３チップ２４０と連結される第３基板ボンディングパッド２１３を含む。
前記小型の第１及び第２チップ２２０、２３０上部には、第１及び第２キャビティ２５０、２６０を具備する大型の第３チップ２４０が、前記第１及び第２キャビティ２５０、２６０内部にそれぞれ前記第１チップ２２０と第２チップ２３０を包む形態で前記基板２１０上に付着している。
前記第１ないし第３チップ２２０、２３０、２４０はエッジパッド型であって四辺縁部分すべてにチップパッド２２１、２３１、２４１が形成されている。この時、前記第１ないし第３チップ２２０、２３０、２４０に形成されたパッドの形態はセンターパッド型や、二辺縁部分すべてにチップパッドが形成されたエッジパッド型などを選択することができる。
また、前記第１ないし第３チップ２２０、２３０、２４０はそれぞれのチップパッド２２１、２３１、２４１が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第１ないし第３チップ２２０、２３０、２４０は導電性接着剤または絶縁性接着剤２７０により付着が行われる。
前記第１チップ２２０のチップパッド２２１と第１基板ボンディングパッド２１１は第１ボンディングワイヤー２２２により電気的に連結しており、前記第２チップ２３０のチップパッド２３１と第２基板ボンディングパッド２１２は第２ボンディングワイヤー２３２により電気的に連結される。また、前記第３チップ２４０のチップパッド２４１と第３基板ボンディングパッド２１３は第３ボンディングワイヤー２４２により電気的に連結される。
具体的に、前記第１及び第２キャビティ２５０、２６０は前記第３チップ２４０の非活性面上に選択的エッチング工程により形成されたものであり、前記第１及び第２キャビティ２５０、２６０の高さはそれぞれ前記第１及び第２チップ２２０、２３０と第１及び第２ボンディングワイヤー２２２、２３２のループの高さを確保することができるくらい充分な高さで形成されている。
前記第１キャビティ２５０内部の第１チップ２２０と第１ボンディングワイヤー２２２及びその接合部分は第１絶縁層２５１により封止している。また、前記第２キャビティ２６０内部の第２チップ２３０と第２ボンディングワイヤー２３２及びその接合部分は第２絶縁層２６１により封止している。
この時、前記第１ないし第３チップ２２０、２３０、２４０を基板２１０に付着するために使われる接着剤２７０が絶縁性接着剤の場合は、前記絶縁層２５１、２６１を具備しない場合があり、導電性接着剤の場合は絶縁特性を考慮して前記絶縁層２５１、２６１を具備することが望ましい。すなわち、絶縁性接着剤を用いる場合前記キャビティ２５０、２６０内部を封止しなくても第３チップ２４０により前記第１及び第２チップ２２０、２３０がそれぞれシールドされるので、絶縁層２５１、２６１を具備しないで空いた空間で残すことができる。
前記第３チップ２４０と第３ボンディングワイヤー２４２及びその接合部分はパッケージ本体２８０により封止している。前記基板２１０のターミナル２１５には外部接続端子の役割をするソルダボール２９０が付着され、前記ソルダボール２９０は基板上に形成された回路配線（図示せず）を通じて基板ボンディングパッド２１１、２１２、２１３と連結されることによって、前記第１ないし第３チップ２２０、２３０、２４０に電気的に連結される。
一方、前記キャビティ２５０、２６０内部に置かれる小型の第１及び第２チップ２２０、２３０はＲＦチップであって、キャビティ２５０、２６０を具備する大型の第３チップ２４０はメモリーまたはロジック回路用チップであることが望ましい。一般にＲＦチップはメモリーまたはロジック回路用チップより小さい大きさを有する。
本発明の第２実施形態では、大型の上部チップ下部に２個の小型チップが実装されたマルチチップを例に挙げて説明したが、大型の上部チップ非活性面上に複数個のキャビティを具備して、これに対応して複数の小型チップが実装されたマルチチップを構成することができる。
本発明の第２実施形態によるマルチチップパッケージによれば、小さい下部チップ上に大きい上部チップを積層する時に、上部チップがハングオーバーすることを防止することができ、別途のスペーサーを用いなくても下部チップのワイヤーボンディング空間を確保することができる。また、上部チップにより発生するノイズから下部チップを隔離させることができる。また、上部チップの下に複数の下部チップが置かれる場合、複数の下部チップ間のクロストーク（ｃｒｏｓｓ−ｔａｌｋ）のような干渉現象を防止することができる。
本発明の第２実施形態によるマルチチップパッケージの製造方法は、第１及び第２下部チップ２２０、２３０が置かれた第３チップ２４０内に第１及び第２キャビティ２５０、２６０を形成するという点を除いては、第１実施形態の製造方法と実質的に同一であるのでその説明を省略する。
次は、図８、図９Ａ及び図９Ｂを参照して本発明の第３実施形態によるマルチチップパッケージを説明する。
図８は本発明の第３実施形態によるマルチチップパッケージを示す平面図であって、図９Ａは図８のＸ−Ｘ’線に沿って切断して示した断面図であって、図９Ｂは図８のＹ−Ｙ’線に沿って切断して示した断面図である。
図８、図９Ａ及び図９Ｂに示したように、本発明の第３実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド３１１、３１２が形成され、下面には複数のターミナル３１５が形成された基板３１０上に、長方形の第１チップ３２０が付着されている。前記基板３１０は本発明の第１実施形態と同一な基板を使うことができる。
ここで、前記基板ボンディングパッド３１１、３１２は第１チップ３２０と連結される第１基板ボンディングパッド３１１と、第２チップ３３０と連結される第２基板ボンディングパッド３１２を含む。
前記長方形の第１チップ３２０上部には溝３４０を具備する長方形の第２チップ３３０が、前記溝３４０内部に前記第１チップ３２０を包むようにしており、前記第１チップ３２０と垂直方向に積層されて前記基板３１０上に付着している。
一方、本発明の第３実施形態では、第１チップ３２０が置かれる３次元空間として溝３４０を具備する。前記溝３４０は本発明の第１及び第２実施形態とは違って第２チップ３３０の一方向を貫通している。
前記第１チップ３２０及び第２チップ３３０はエッジパッド型であって、前記第１チップ３２０は四辺縁部分すべてにチップパッド３２１が形成されており、前記第２チップ３３０は溝３４０が位置する部分を除外した四辺縁部分にチップパッド３３１が形成されている。この時、前記第１及び第２チップ３２０、３３０に形成されたパッドの形態はセンターパッド型や、二辺縁部分すべてにチップパッドが形成されたエッジパッド型などを選択することができる。
また、前記第１チップ３２０及び第２チップ３３０はそれぞれのチップパッド３２１、３３１が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第１チップ３２０及び第２チップ３３０は導電性接着剤または絶縁性接着剤３５０により付着が行われる。
前記第１チップ３２０のチップパッド３２１と第１基板ボンディングパッド３１１は、第１ボンディングワイヤー３２２により電気的に連結しており、前記第２チップ３３０のチップパッド３３１と第２基板ボンディングパッド３１２は、第２ボンディングワイヤー３３２により電気的に連結される。
具体的に、前記溝３４０は前記第２チップ３３０の非活性面上に選択的エッチング工程により形成されたものであり、前記溝３４０が彫られた高さは前記第１チップ３２０と第１ボンディングワイヤー３２２のループの高さを確保することができるくらい充分な高さで形成されている。
前記第１及び第２チップ３２０、３３０とそのボンディングワイヤー３２２、３３２及びその接合部分はパッケージ本体３６０により封止している。前記基板３１０のターミナル３１５には外部接続端子の役割をするソルダボール３７０が付着され、前記ソルダボール３７０は基板上に形成された回路配線（図示せず）を通じて基板ボンディングパッド３１１、３１２と連結されることによって、前記第１チップ３２０と第２チップ３３０に電気的に連結される。
それでは、本発明の第３実施形態によるマルチチップパッケージの製造方法に対して図１０Ａないし図１２Ｂ及び前の図８、図９Ａ、図９Ｂを共に参照しながら説明する。
まず、活性面ａに複数のチップパッド３２１、３３１を具備する長方形の第１チップ３２０と第２チップ３３０を用意する。
前記第２チップ３３０は、図１０Ａないし図１０Ｂに示したように、ｔ１厚さに形成して、その非活性面ｂにマスクを利用した選択的エッチング工程（ｓｅｌｅｃｔｉｖｅ ｅｔｃｈｉｎｇ）を施して溝３４０をｔ２高さで形成する。この時、前記溝３４０は前記第１チップ３２０と第１ボンディングワイヤー３２１を十分に包むことができる空間になるようにする。
次に、図１１Ａないし図１１Ｂに示したように、前記基板３１０上に導電性接着剤またはエポキシのような絶縁性接着剤３５０を利用して第１チップ３２０の非活性面を付着させる。この時、前記長方形の第１チップ３２０は基板３１０上の溝が形成される領域に沿って長手方向がくるように付着させる。
次に、前記第１チップ３２０の活性面上に形成されたチップパッド３２１とそれに対応する基板３１０の前記第１基板ボンディングパッド３１１が電気的に連結されるように、金線のような導電性物質からなるた第１ボンディングワイヤー３２２を利用して一次ワイヤーボンディングを実行する。
次に、図１２Ａないし図１２Ｂに示したように、前記第１チップ３２０と第１ボンディングワイヤー３２１を包むように、前記溝３４０が形成された第２チップ３３０の非活性面を、導電性接着剤またはエポキシのような絶縁性接着剤３５０を利用して前記基板３１０上に付着する。
続いて、前記第２チップ３３０の活性面上に形成されたチップパッド３３１とそれに対応する基板３１０の前記第２基板ボンディングパッド３１２が電気的に連結されるように、金線のような導電性物質からなった第２ボンディングワイヤー３３２を利用して２次ワイヤーボンディングを実行する。
次に、前の図８、図９Ａ及び図９Ｂに示したように、前記第１及び第２チップ３２０、３３０とそのボンディングワイヤー３２２、３３２及びその接合部分がエポキシ樹脂で封止され、構成されたパッケージ本体３６０をモールディングする方式で形成する。
次に、前記モールディングが完了すると、前記ターミナル３１５に外部接続端子の役割をするソルダボール３７０を付着させる。
一方、本発明の第３実施形態で、チップパッドと基板ボンディングパッドの電気的な接続方法としてワイヤーボンディングを例に挙げて説明したが、変形実施形態として、半導体チップ下面にチップパッドが形成され、前記チップパッドと基板ボンディングパッドがバンプを介して電気的な接続が行われるフリップチップボンディングが行われることができる。
また、フリップチップボンディングとワイヤーボンディングがすべて使われた異種ボンディング方法を適用することができる。
したがって、本発明の第３実施形態は上述した本発明の第１実施形態と同様の効果を有する。
次は、図１３、図１４Ａ及び図１４Ｂを参照して本発明の第４実施形態によるマルチチップパッケージを説明する。
図１３は本発明の第４実施形態によるマルチチップパッケージを示す平面図であって、図１４Ａは図１３のＸ−Ｘ’線に沿って切断して示した断面図であって、図１４Ｂは図１３のＹ−Ｙ’線に沿って切断して示した断面図である。
図１３、図１４Ａ及び図１４Ｂに示したように、本発明の第４実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド４１１、４１２、４１３が形成され、下面には複数のターミナル４１５が形成された基板４１０上に、長方形の第１及び第２チップ４２０、４３０が並んで付着している。前記基板４１０は本発明の第１実施形態と同一な基板を使うことができる。
ここで、前記基板ボンディングパッド４１１、４１２、４１３は、第１チップ４２０と連結される第１基板ボンディングパッド４１１と、第２チップ４３０と連結される第２基板ボンディングパッド４１２と、第３チップ４４０と連結される第３基板ボンディングパッド４１３を含む。
前記長方形の第１及び第２チップ４２０、４３０上部には第１及び第２溝４５０、４６０を具備する長方形の第３チップ４４０が、前記第１及び第２溝４５０、４６０内部にそれぞれ前記第１及び第２チップ４２０、４３０を包むようにしており、前記第１及び第２チップ４２０、４３０と垂直方向に積層されて前記基板４１０上に付着している。
前記第１ないし第３チップ４２０、４３０、４４０はエッジパッド型であって前記第１及び第２チップ４２０、４３０は四辺縁部分すべてにチップパッド４２１、４３１が形成されており、前記第３チップ４４０は第１及び第２溝４５０、４６０が位置する部分を除外した四辺縁部分にチップパッド４４１が形成されている。この時、前記第１ないし第３チップ４２０、４３０、４４０に形成されたパッドの形態はセンターパッド型や、二辺縁部分すべてにチップパッドが形成されたエッジパッド型などを選択することができる。
また、前記第１ないし第３チップ４２０、４３０、４４０はそれぞれのチップパッド４２１、４３１、４４１が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第１ないし第３チップ４２０、４３０、４４０は導電性接着剤または絶縁性接着剤により付着が行われる。
前記第１チップ４２０のチップパッド４２１と第１基板ボンディングパッド４１１は第１ボンディングワイヤー４２２により電気的に連結しており、前記第２チップ４３０のチップパッド４３１と第２基板ボンディングパッド４１２は第２ボンディングワイヤー４３２により電気的に連結される。また、前記第３チップ４４０のチップパッド４４１と第３基板ボンディングパッド４１３は第３ボンディングワイヤー４４２により電気的に連結される。
具体的に、前記第１及び第２溝４５０、４６０は前記第３チップ４４０の非活性面上に選択的エッチング工程により形成されたものであり、前記第１及び第２溝４５０、４６０が彫られた高さはそれぞれ前記第１及び第２チップ４２０、４３０と第１及び第２ボンディングワイヤー４２１、４３１のループの高さを確保することができるくらい充分な高さで形成されている。
前記第１ないし第３チップ４２０、４３０、４４０とそのボンディングワイヤー４２２、４３２、４４２及びその接合部分は、パッケージ本体４８０により封止している。前記基板４１０のターミナル４１５には外部接続端子の役割をするソルダボール４９０が付着され、前記ソルダボール４９０は基板上に形成された回路配線（図示せず）を通じて基板ボンディングパッド４１１、４１２、４１３と連結されることによって、前記第１チップ４２０と第２チップ４３０と第３チップ４４０に電気的に連結される。
本発明の第４実施形態によるマルチチップパッケージの製造方法は上述した本発明の第３実施形態によるマルチチップパッケージの製造方法と同様の方式で進められることができる。
したがって、本発明の第４実施形態によるマルチチップパッケージは上述した本発明の第２実施形態と同様の効果を有する。
一方、本発明の第１ないし第４実施形態によるマルチチップパッケージの製造方法は一つのパッケージのみを図示したが、一般には複数のパッケージを一括処理して製造し、最後の工程で分離する過程を通じて行われることが望ましい。
また、第１ないし第４実施形態の多様な組合せを用いて一つ以上のキャビティと一つ以上の溝を同時に有するマルチチップパッケージが可能なことはもちろんである。
次は、図１５及び図１６を参照して本発明の第５実施形態によるマルチチップパッケージを説明する。
図１５は本発明の第５実施形態によるマルチチップパッケージを示す平面図であって、図１６は図１５のＸ−Ｘ’線に沿って切断して示した断面図である。
図１５及び図１６に示したように、本発明の第５実施形態によるマルチチップパッケージは、上面に複数の基板ボンディングパッド５１１、５１２、５１３が形成されて、下面には複数のターミナル５１５が形成された基板５１０上に小型の第１チップ５２０及び長方形の第２チップ５３０がそれぞれ付着している。前記基板５１０は本発明の第１実施形態と同一な基板を使うことができる。
ここで、前記基板ボンディングパッド５１１、５１２、５１３は、小型の第１チップ５２０と連結される第１基板ボンディングパッド５１１と、長方形の第２チップ５３０と連結される第２基板ボンディングパッド５１２と、第３チップ５４０と連結される第３基板ボンディングパッド５１３を含む。
前記小型の第１チップ５２０と長方形の第２チップ５３０上部にはキャビティ５５０と溝５６０を具備する大型の第３チップ５４０が積層されている。
具体的に、前記大型の第３チップ５４０は前記キャビティ５５０内部に前記小型の第１チップ５２０を包んで、前記溝５６０内部に前記長方形の第２チップ５３０を包む形態で前記基板５１０上に付着している。
前記第１ないし第３チップ５２０、５３０、５４０はエッジパッド型であって四辺縁部分すべてにチップパッド５２１、５３１、５４１が形成されている。この時、前記第１ないし第３チップ５２０、５３０、５４０に形成されたパッドの形態はセンターパッド型や、二辺縁部分すべてにチップパッドが形成されたエッジパッド型などを選択することができる。
また、前記第１ないし第３チップ５２０、５３０、５４０はそれぞれのチップパッド５２１、５３１、５４１が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第１ないし第３チップ５２０、５３０、５４０は導電性接着剤または絶縁性接着剤５７０により付着が行われる。
前記第１チップ５２０のチップパッド５２１と第１基板ボンディングパッド５１１は第１ボンディングワイヤー５２２により電気的に連結しており、前記第２チップ５３０のチップパッド５３１と第２基板ボンディングパッド５１２は第２ボンディングワイヤー５３２により電気的に連結される。また、前記第３チップ５４０のチップパッド５４１と第３基板ボンディングパッド５１３は第３ボンディングワイヤー５４２により電気的に連結される。
具体的に、前記キャビティ５５０と前記溝５６０は、前記第３チップ５４０の非活性面上に選択的エッチング工程により形成されたものであって、前記第３チップ５４０内部に３次元空間を構成する形態であり、前記キャビティ５５０及び溝５６０の高さは、それぞれ前記小型の第１チップ５２０及び長方形の第２チップ５３０と第１及び第２ボンディングワイヤー５２２、５３２のループの高さを確保することができるくらい充分な高さで形成されている。
前記キャビティ５５０内部の第１チップ５２０と第１ボンディングワイヤー５２２及びその接合部分は絶縁層５５１により封止している。
この時、前記第１及び第３チップ５２０、５４０を基板５１０に付着するために使われる接着剤５７０が絶縁性接着剤の場合は前記絶縁層５５１を具備しない場合があり、導電性接着剤の場合は絶縁特性を考慮して前記絶縁層５５１を具備することが望ましい。すなわち、絶縁性接着剤を用いる場合前記キャビティ５５０内部を封止しなくても第３チップ５４０により前記第１チップ５２０がシールドされるので絶縁層５５１を具備しないで空いた空間で残すことができる。
前記第２及び第３チップ５３０、５４０とそのボンディングワイヤー５３２、５４２及びその接合部分はパッケージ本体５８０により封止している。前記基板５１０のターミナル５１５には外部接続端子の役割をするソルダボール５９０が付着され、前記ソルダボール５９０は基板上に形成された回路配線（図示せず）を通じて基板ボンディングパッド５１１、５１２、５１３と連結されることによって、前記第１ないし第３チップ５２０、５３０、５４０に電気的に連結される。
一方、本発明の第５実施形態によれば、大型の上部チップ下部に小型のチップと長方形のチップがそれぞれ一つずつ実装されたマルチチップを例に挙げて説明したが、大型の上部チップ非活性面上に複数個のキャビティ及び複数個の溝を具備して、これに対応して複数の小型チップ及び複数の長方形チップが実装されたマルチチップを構成することができる。
したがって、本発明の第５実施形態によるマルチチップパッケージは上述した本発明の第２実施形態と同様の効果を有する。
次は、図１７を参照して本発明の第６実施形態によるマルチチップパッケージを説明する。
図１７は本発明の第６実施形態によるマルチチップパッケージを示した断面図である。
図１７に示したように、本発明の第６実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド６１１、６１２が形成され、下面には複数のターミナル６１５が形成された基板６１０上に、小型の第１チップ６２０と第１及び第２受動形素子６３１、６３２が付着されている。前記基板６１０は本発明の第１実施形態と同一な基板を使うことができる。
ここで、前記基板ボンディングパッド６１１、６１２は、小型の第１チップ６２０と連結される第１基板ボンディングパッド６１１と、第２チップ６４０と連結される第２基板ボンディングパッド６１２を含む。また、前記第１及び第２受動形素子６３１、６３２は容量性、誘導性及び／または抵抗性素子とすることができる。
前記小型の第１チップ６２０と前記第１及び第２受動形素子６３１、６３２の上部には、キャビティ６５０を具備する大型の第２チップ６４０が、前記キャビティ６５０内部に前記第１チップ６２０と前記第１及び第２受動形素子６３１、６３２を包む形態で前記基板６１０上に付着している。
具体的に、前記キャビティ６５０は前記大型の第２チップ６４０下面にくぼませて形成された３次元空間の形態である。この時、前記３次元空間は上述した溝の形態とすることができる。
前記第１及び第２チップ６２０、６４０はエッジパッド型であって四辺縁部分すべてにチップパッド６２１、６４１が形成されている。この時、前記第１及び第２チップ６２０、６４０に形成されたパッドの形態はセンターパッド型や、二辺縁部分すべてにチップパッドが形成されたエッジパッド型などを選択することができる。
また、前記第１及び第２チップ６２０、６４０はそれぞれのチップパッド６２１、６４１が形成された活性面が同一な方向に向かっており、その反対面である非活性面は付着に利用されている。前記第１及び第２チップ６２０、６４０は導電性接着剤または絶縁性接着剤６７０により付着が行われる。また、前記第１及び第２受動形素子６３１、６３２は導電性接着剤により付着が行われることが望ましい。
前記第１チップ６２０のチップパッド６２１と第１基板ボンディングパッド６１１は第１ボンディングワイヤー６２２により電気的に連結しており、前記第２チップ６４０のチップパッド６４１と第２基板ボンディングパッド６１２は第２ボンディングワイヤー６４２により電気的に連結される。
一方、前記キャビティ６５０の高さは前記小型の第１チップ６２０と、前記第１及び第２受動形素子６３１、６３２と、前記第１ボンディングワイヤー６２２のループの高さを確保することができるくらい充分な高さで形成されている。
前記キャビティ６５０内部の第１チップ６２０と、第１及び第２受動形素子６３１、６３２と、第１ボンディングワイヤー６２２及びその接合部分は絶縁層６５１により封止している。
前記第２チップ６４０とそのボンディングワイヤー６４２及びその接合部分はパッケージ本体６８０により封止している。前記基板６１０のターミナル６１５には外部接続端子の役割をするソルダボール６９０が付着され、前記ソルダボール６９０は基板上に形成された回路配線（図示せず）を通じて基板ボンディングパッド６１１、６１２と連結されることによって、前記第１及び第２チップ６２０、６４０に電気的に連結される。
一方、本発明の第６実施形態によれば、一つのキャビティを有するマルチチップを例に挙げて説明したが、大型の上部チップの非活性面上に複数個のキャビティまたは複数個の溝またはこれらの組合せで構成されたマルチチップを構成することができる。
次は、図１８を参照して本発明の第７実施形態によるマルチチップパッケージを説明する。
図１８は本発明の第７実施形態によるマルチチップパッケージを示した断面図である。
図１８に示したように、本発明の第７実施形態によるマルチチップパッケージは上面に複数の基板ボンディングパッド７１１、７１２が形成され、下面に複数の基板ボンディングパッド７１３、７１４及び複数のターミナル７１５が形成された基板７１０の上部及び下部にマルチチップが積層された構造を有する。
ここで、前記基板７１０は上部及び下部にマルチチップが積層できるインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）の役割をする。また、前記基板７１０は本発明の第１実施形態と同一な基板を使うことができる。
前記基板７１０の上部には小型の第１チップ７２０が付着されていて、前記第１チップ７２０上部には、キャビティまたは溝形態の３次元空間７６１を具備する大型の第２チップ７３０が、前記３次元空間７６１内部に前記第１チップ７２０を包む形態で前記基板７１０上に付着している。
同じ方式で、前記基板７１０の下部には前記基板７１０を中心にして前記第１チップ７２０と対称の方向に、小型の第３チップ７４０が付着されていて、キャビティまたは溝形態の３次元空間７６２を具備する大型の第４チップ７５０が前記３次元空間７６２内部に前記第３チップ７４０を包む形態で前記基板７１０下部に付着されている。
ここで、前記３次元空間７６１、７６２は、前記第２チップ７３０及び第４チップ７５０の非活性面上に形成されている。
一方、前記基板ボンディングパッド７１１、７１２、７１３、７１４は第１チップ７２０と連結される第１基板ボンディングパッド７１１と、第２チップ７３０と連結される第２基板ボンディングパッド７１２と、第３チップ７４０と連結される第３基板ボンディングパッド７１３と、第４チップ７５０と連結される第４基板ボンディングパッド７１４を含む。
前記第１ないし第４チップ７２０、７３０、７４０、７５０はエッジパッド型であって四辺縁部分すべてにチップパッド７２１、７３１、７４１、７５１が形成されている。この時、前記第１ないし第４チップ７２０、７３０、７４０、７５０に形成されたパッドの形態はセンターパッド型や、二辺縁部分すべてにチップパッドが形成されたエッジパッド型などを選択することができる。
前記第１チップ７２０のチップパッド７２１と第１基板ボンディングパッド７１１は、第１ボンディングワイヤー７２２により電気的に連結しており、前記第２チップ７３０のチップパッド７３１と第２基板ボンディングパッド７１２は、第２ボンディングワイヤー７３２により電気的に連結される。また、前記第３チップ７４０のチップパッド７４１と第３基板ボンディングパッド７１３は、第３ボンディングワイヤー７４２により電気的に連結しており、前記第４チップ７５０のチップパッド７５１と第４基板ボンディングパッド７１４は、第４ボンディングワイヤー７５２により電気的に連結される。
前記第２及び第４チップ７３０、７５０とそのボンディングワイヤー７３２、７５２及びその接合部分はパッケージ本体７８１、７８２により封止している。
前記基板７１０のターミナル７１５には外部接続端子の役割をするソルダボール７９０が付着され、前記ソルダボール７９０は基板上に形成された回路配線（図示せず）を通じて基板ボンディングパッド７１１、７１２、７１３、７１４と連結されることによって、前記第１ないし第４チップ７２０、７３０、７４０、７５０に電気的に連結される。
一方、本発明の第７実施形態によれば、基板を中心にして上下一つずつの３次元空間を有するマルチチップを例に挙げて説明したが、基板を中心にして上下に複数個のキャビティまたは複数個の溝またはこれらの組合せで構成されたマルチチップを構成することができる。
以上、本発明を望ましい実施形態を挙げて説明したが、本発明は前記実施形態に限定されないし、本発明の技術的思想の範囲内で当分野で通常の知識を有する者によっていろいろ変形が可能である。
上述したように本発明によると、上部チップが下部チップに比べて非常に大きい場合にもハングオーバーを発生させないで積層することができる。
また、上下チップを積層する時に、上部チップに選択的エッチング工程を施してキャビティや溝を形成して別途のスペーサーなく積層することができる。
また、形成された前記キャビティや溝により下部チップを上部チップで発生するノイズから隔離させることができ、複数の下部チップが置かれる場合、複数の下部チップ間の干渉を防止することができる。
上部チップが下部チップに比べて非常に大きい場合にもハングオーバーを発生させないで積層することができるマルチチップパッケージを提供することができる。
本発明の第１実施形態によるマルチチップパッケージを示す平面図である。 図１のＩＩ−ＩＩ’線に沿って切断して示した断面図である。 本発明の第１実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第１実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第１実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第１実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第１実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第１実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第２実施形態によるマルチチップパッケージを示す平面図である。 図６のＶＩＩ−ＶＩＩ’線に沿って切断して示した断面図である。 本発明の第３実施形態によるマルチチップパッケージを示す平面図である。 図８のＸ−Ｘ’線に沿って切断して示した断面図である。 図８のＹ−Ｙ’線に沿って切断して示した断面図である。 本発明の第３実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第３実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第３実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第３実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第３実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第３実施形態によるマルチチップパッケージを製造する段階別工程図である。 本発明の第４実施形態によるマルチチップパッケージを示す平面図である。 図１３のＸ−Ｘ’線に沿って切断して示した断面図である。 図１３のＹ−Ｙ’線に沿って切断して示した断面図である。 本発明の第５実施形態によるマルチチップパッケージを示す平面図である。 図１５のＸ−Ｘ’線に沿って切断して示した断面図である。 本発明の第６実施形態によるマルチチップパッケージを示した断面図である。 本発明の第７実施形態によるマルチチップパッケージを示した断面図である。
符号の説明
１１０ 基板
１１１、１１２ 基板ボンディングパッド
１１５ ターミナル
１２０ 第１チップ
１２１ チップパッド
１３０ 第２チップ
１３１ チップパッド
１４０ キャビティ
１４１ 絶縁層
１５１ 第１ボンディングワイヤー
１５２ 第２ボンディングワイヤー
１６０ 接着剤
１７０ パッケージ本体
１８０ ソルダボール
２１０ 基板
２１１、２１２、２１３ 基板ボンディングパッド
２１５ ターミナル
２２０ 第１チップ
２２１ チップパッド
２２２ 第１ボンディングワイヤー
２３０ 第２チップ
２３１ チップパッド
２３２ 第２ボンディングワイヤー
２４０ 第３チップ
２４１ チップパッド
２４２ 第３ボンディングワイヤー
２５０ 第１キャビティ
２５１ 第１絶縁層
２６０ 第２キャビティ
２６１ 第２絶縁層
２７０ 絶縁性接着剤
２８０ パッケージ本体
２９０ ソルダボール
３１０ 基板
３１１ 第１基板ボンディングパッド
３１２ 第２基板ボンディングパッド
３１５ ターミナル
３２０ 第１チップ
３２１ チップパッド
３２２ 第１ボンディングワイヤー
３３０ 第２チップ
３３１ チップパッド
３３２ 第２ボンディングワイヤー
３４０ 溝
３５０ 絶縁性接着剤
３６０ パッケージ本体
３７０ ソルダボール
４１０ 基板
４１１、４１２、４１３ 基板ボンディングパッド
４１５ ターミナル
４２０ 第１チップ
４２１ チップパッド
４２２ 第１ボンディングワイヤー
４３０ 第２チップ
４３１ チップパッド
４３２ 第２ボンディングワイヤー
４４０ 第３チップ
４４１ チップパッド
４４２ 第３ボンディングワイヤー
４５０ 第１溝
４６０ 第２溝
４８０ パッケージ本体
４９０ ソルダボール
５１０ 基板
５１１ 第１基板ボンディングパッド
５１２ 第２基板ボンディングパッド
５１３ 第３基板ボンディングパッド
５１５ ターミナル
５２０ 第１チップ
５２１ チップパッド
５２２ 第１ボンディングワイヤー
５３０ 第２チップ
５３１ チップパッド
５３２ 第２ボンディングワイヤー
５４０ 第３チップ
５４１ チップパッド
５４２ 第３ボンディングワイヤー
５５０ キャビティ
５５１ 絶縁層
５６０ 溝
５７０ 接着剤
５８０ パッケージ本体
５９０ ソルダボール
６１０ 基板
６１１、６１２ 基板ボンディングパッド
６１５ ターミナル
６２０ 第１チップ
６２１ チップパッド
６２２ 第１ボンディングワイヤー
６３１ 第１受動形素子
６３２ 第２受動形素子
６４０ 第２チップ
６４１ チップパッド
６４２ 第２ボンディングワイヤー
６５０ キャビティ
６５１ 絶縁層
６７０ 接着剤
６８０ パッケージ本体
６９０ ソルダボール
７１０ 基板
７１１、７１２、７１３、７１４ 基板ボンディングパッド
７１５ ターミナル
７２０ 第１チップ
７２１ チップパッド
７２２ 第１ボンディングワイヤー
７３０ 第２チップ
７３１ チップパッド
７３２ 第２ボンディングワイヤー
７４０ 第３チップ
７４１ チップパッド
７４２ 第３ボンディングワイヤー
７５０ 第４チップ
７５１ チップパッド
７５２ 第４ボンディングワイヤー
７６１、７６２ ３次元空間
７８１、７８２ パッケージ本体
７９０ ソルダボール

Claims (42)

  1. 上面に形成された複数の基板ボンディングパッドを含む基板と、
    前記基板上に実装された少なくとも一つの第１半導体チップと、
    下面に前記少なくとも一つの第１半導体チップが置かれる少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第１半導体チップを包む形態で前記基板上に実装された少なくとも一つの第２半導体チップと、を含むことを特徴とするマルチチップパッケージ。
  2. 前記少なくとも一つの３次元空間は、前記少なくとも一つの第２半導体チップの前記底面に形成されたキャビティ、溝またはこれらの組合せであることを特徴とする請求項１に記載のマルチチップパッケージ。
  3. 前記少なくとも一つの第１及び第２半導体チップは前記基板ボンディングパッドにそれぞれワイヤーボンディング、フリップチップボンディングまたはこれらの組合せによりボンディングすることを特徴とする請求項２に記載のマルチチップパッケージ。
  4. 前記少なくとも一つの第１半導体チップは前記基板に導電性接着剤により付着して、
    前記少なくとも一つの３次元空間内部の前記少なくとも一つの第１半導体チップとその実装手段及びその付着部分が封止されたことを特徴とする請求項１に記載のマルチチップパッケージ。
  5. 前記少なくとも一つの第１半導体チップは前記基板に絶縁性接着剤により付着して、
    前記少なくとも一つの３次元空間内部の前記少なくとも一つの第１半導体チップとその実装手段及びその付着部分が封止されたり露出されることを特徴とする請求項１に記載のマルチチップパッケージ。
  6. 前記少なくとも一つの第２半導体チップとその実装手段及び付着部分はパッケージ本体により封止したことを特徴とする請求項１に記載のマルチチップパッケージ。
  7. 前記基板はモールディングされたリードフレーム、印刷回路基板、ＤＢＣ、フレキシブルフィルム、またはインターポーザであることを特徴とする請求項１に記載のマルチチップパッケージ。
  8. 前記少なくとも一つの第１半導体チップはＲＦチップであって、前記少なくとも一つの第２半導体チップはメモリーまたはロジック回路用チップであることを特徴とする請求項１に記載のマルチチップパッケージ。
  9. 上面に形成された複数の基板ボンディングパッドを含む基板と、
    前記基板上に実装された少なくとも一つの第１半導体チップと、
    前記基板上に実装された少なくとも一つの受動形素子と、
    下面に前記少なくとも一つの第１半導体チップ及び前記少なくとも一つの受動形素子が置かれる少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第１半導体チップ及び前記少なくとも一つの受動形素子を包む形態で前記基板上に実装された少なくとも一つの第２半導体チップと、を含むことを特徴とするマルチチップパッケージ。
  10. 前記少なくとも一つの３次元空間は、前記少なくとも一つの第２半導体チップの前記底面に形成されたキャビティ、溝またはこれらの組合せであることを特徴とする請求項９に記載のマルチチップパッケージ。
  11. 前記少なくとも一つの第１及び第２半導体チップは前記基板ボンディングパッドにそれぞれワイヤーボンディング、フリップチップボンディングまたはこれらの組合せによりボンディングすることを特徴とする請求項１０に記載のマルチチップパッケージ。
  12. 前記少なくとも一つの受動形素子は前記基板に導電性接着剤により付着して、前記少なくとも一つの第１半導体チップは前記基板に絶縁性接着剤により付着することを特徴とする請求項９に記載のマルチチップパッケージ。
  13. 前記少なくとも一つの第２半導体チップとその実装手段及び付着部分が封止されたことを特徴とする請求項９に記載のマルチチップパッケージ。
  14. 前記基板はモールディングされたリードフレーム、印刷回路基板、ＤＢＣ、フレキシブルフィルム、またはインターポーザであることを特徴とする請求項９に記載のマルチチップパッケージ。
  15. 前記少なくとも一つの第１半導体チップはＲＦチップであって、前記少なくとも一つの第２半導体チップはメモリーまたはロジック回路用チップであることを特徴とする請求項９に記載のマルチチップパッケージ。
  16. 上面及び下面に形成された複数の基板ボンディングパッドを含む基板と、
    前記基板上面に実装された少なくとも一つの第１半導体チップと、
    前記基板下面に実装された少なくとも一つの第２半導体チップと、
    非活性面上に形成された少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第１半導体チップを包む形態で前記基板上面に実装された少なくとも一つの第３半導体チップと、
    非活性面上に形成された少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第２半導体チップを包む形態で前記基板下面に実装された少なくとも一つの第４半導体チップと、を含むことを特徴とするマルチチップパッケージ。
  17. 前記少なくとも一つの第３半導体チップと前記少なくとも一つの第４半導体チップにおける前記少なくとも一つの３次元空間は、前記少なくとも一つの第３及び第４半導体チップの非活性面上に形成されたキャビティ、溝またはこれらの組合せであることを特徴とする請求項１６に記載のマルチチップパッケージ。
  18. 前記少なくとも一つの第１ないし第４半導体チップは前記基板ボンディングパッドにそれぞれワイヤーボンディング、フリップチップボンディングまたはこれらの組合せによりボンディングすることを特徴とする請求項１７に記載のマルチチップパッケージ。
  19. 前記少なくとも一つの第２及び第４半導体チップとその実装手段及び付着部分が封止されたことを特徴とする請求項１６に記載のマルチチップパッケージ。
  20. 前記少なくとも一つの第１及び第３半導体チップとその実装手段及び付着部分が封止されたことを特徴とする請求項１６に記載のマルチチップパッケージ。
  21. 前記基板はモールディングされたリードフレーム、印刷回路基板、ＤＢＣ、フレキシブルフィルム、またはインターポーザであることを特徴とする請求項１６に記載のマルチチップパッケージ。
  22. 前記少なくとも一つの第１半導体チップと前記少なくとも一つの第３半導体チップはＲＦチップであって、前記少なくとも一つの第２半導体チップと前記少なくとも一つの第４半導体チップはメモリーまたはロジック回路用チップであることを特徴とする請求項１６に記載のマルチチップパッケージ。
  23. 活性面とその反対面である非活性面を有する基板、及び
    前記基板の前記活性面上に形成されたチップパッドを含んで、
    少なくとも一つの３次元空間が前記基板の活性面または非活性面に形成されたことを特徴とするマルチチップパッケージに使われる半導体装置。
  24. 前記少なくとも一つの３次元空間は前記半導体装置の一面に形成されたキャビティ、溝またはこれらの組合せの形態に形成されたことを特徴とする請求項２３に記載のマルチチップパッケージに使われる半導体装置。
  25. 前記少なくとも一つの３次元空間は前記非活性面上に形成されており、前記チップパッドは外部の基板上にワイヤーボンディングすることを特徴とする請求項２４に記載のマルチチップパッケージに使われる半導体装置。
  26. 前記少なくとも一つの３次元空間は前記活性面上に形成されており、前記チップパッドは外部の基板上にフリップチップボンディングすることを特徴とする請求項２４に記載のマルチチップパッケージに使われる半導体装置。
  27. 活性面上に形成された複数の基板ボンディングパッドとこれによる非活性面を含む基板、及び
    前記基板上に実装された少なくとも２個の半導体チップを含んで、
    前記少なくとも２個の半導体チップのうち一つは少なくとも一つの３次元空間を含んでいて、前記少なくとも一つの３次元空間により前記少なくとも２個の半導体チップのうち他の一つを包むようにすることを特徴とするマルチチップパッケージ。
  28. 前記少なくとも一つの３次元空間は前記活性面に形成されたことを特徴とする請求項２７に記載のマルチチップパッケージ。
  29. 前記少なくとも一つの３次元空間は前記基板の非活性面に形成されたことを特徴とする請求項２７に記載のマルチチップパッケージ。
  30. 前記少なくとも一つの３次元空間は、前記少なくとも２個の半導体チップのうち一つの一面に形成されたキャビティ、溝またはこれらの組合せであることを特徴とする請求項２７に記載のマルチチップパッケージ。
  31. 前記少なくとも２個の半導体チップは、ワイヤーボンディングまたはフリップチップボンディングのうち少なくとも一つにより前記基板ボンディングパッドにボンディングすることを特徴とする請求項２７に記載のマルチチップパッケージ。
  32. 前記少なくとも２個の半導体チップとその実装手段及び付着部分が封止されたことを特徴とする請求項２７に記載のマルチチップパッケージ。
  33. 基板の活性面上に複数の基板ボンディングパッドを形成する段階と、
    前記基板上に少なくとも一つの第１半導体チップを実装する段階と、
    前記基板上に少なくとも一つの第２半導体チップを実装する段階と、を含んで、
    前記少なくとも一つの第２半導体チップは、一面に少なくとも一つの３次元空間を具備して、前記少なくとも一つの３次元空間により前記少なくとも一つの第１半導体チップを包むようにすることを特徴とするマルチチップパッケージの製造方法。
  34. 前記少なくとも一つの３次元空間は前記基板の活性面上に形成されたことを特徴とする請求項３３に記載のマルチチップパッケージの製造方法。
  35. 前記少なくとも一つの３次元空間は、前記少なくとも一つの第２半導体チップの底面に形成されたキャビティ、溝またはこれらの組合せであることを特徴とする請求項３３に記載のマルチチップパッケージの製造方法。
  36. ワイヤーボンディングまたはフリップチップボンディングのうち少なくとも一つにより前記少なくとも一つの第１半導体チップと前記少なくとも一つの第２半導体チップを前記基板ボンディングパッドに連結する段階をさらに含むことを特徴とする請求項３３に記載のマルチチップパッケージの製造方法。
  37. 導電性接着剤を利用して前記基板に前記少なくとも一つの第１半導体チップを付着する段階をさらに含むことを特徴とする請求項３３に記載のマルチチップパッケージの製造方法。
  38. 絶縁性接着剤を利用して前記基板に前記少なくとも一つの第１半導体チップを付着する段階をさらに含むことを特徴とする請求項３３に記載のマルチチップパッケージの製造方法。
  39. 前記少なくとも一つの第１半導体チップとその実装手段及び付着部分を前記少なくとも一つの３次元空間内部で封止したことを特徴とする請求項３３に記載のマルチチップパッケージの製造方法。
  40. 前記少なくとも一つの第２半導体チップとその実装手段及び付着部分をパッケージ本体により封止したことを特徴とする請求項３３に記載のマルチチップパッケージの製造方法。
  41. 第３３項の製造方法により製造されたことを特徴とするマルチチップパッケージ。
  42. 第３３項の製造方法により製造されたことを特徴とするマルチチップパッケージに使われる半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103680A (ja) * 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置
US8330278B2 (en) 2008-10-28 2012-12-11 Samsung Electronics Co., Ltd. Semiconductor package including a plurality of stacked semiconductor devices
KR101222474B1 (ko) 2011-07-01 2013-01-15 (주)에프씨아이 반도체 패키지 및 그 반도체 패키지 제조방법
JP2017168533A (ja) * 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体装置およびその製造方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297548B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
JP4553720B2 (ja) * 2004-12-21 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2006210402A (ja) * 2005-01-25 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置
JP4408832B2 (ja) * 2005-05-20 2010-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
KR100764682B1 (ko) * 2006-02-14 2007-10-08 인티그런트 테크놀로지즈(주) 집적회로 칩 및 패키지.
US7420206B2 (en) 2006-07-12 2008-09-02 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
US20080032451A1 (en) * 2006-08-07 2008-02-07 Sandisk Il Ltd. Method of providing inverted pyramid multi-die package reducing wire sweep and weakening torques
US20080029885A1 (en) * 2006-08-07 2008-02-07 Sandisk Il Ltd. Inverted Pyramid Multi-Die Package Reducing Wire Sweep And Weakening Torques
JP2008103571A (ja) * 2006-10-19 2008-05-01 Toshiba Corp 半導体装置及びその製造方法
CN101279709B (zh) * 2007-04-04 2011-01-19 财团法人工业技术研究院 微型声波传感器的多层式封装结构
JP2009176978A (ja) * 2008-01-25 2009-08-06 Rohm Co Ltd 半導体装置
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
KR101118719B1 (ko) * 2008-06-30 2012-03-13 샌디스크 코포레이션 와이어 접합을 위한 국소 공동을 구비한 적층 반도체 패키지 및 그 제조 방법
US8470640B2 (en) * 2008-06-30 2013-06-25 Sandisk Technologies Inc. Method of fabricating stacked semiconductor package with localized cavities for wire bonding
US8294251B2 (en) * 2008-06-30 2012-10-23 Sandisk Technologies Inc. Stacked semiconductor package with localized cavities for wire bonding
JP2010199286A (ja) * 2009-02-25 2010-09-09 Elpida Memory Inc 半導体装置
JP2013501380A (ja) 2009-08-06 2013-01-10 ラムバス・インコーポレーテッド 高性能メモリ用およびロジック用パッケージ半導体デバイス
JP5646830B2 (ja) * 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
US8018027B2 (en) * 2009-10-30 2011-09-13 Murata Manufacturing Co., Ltd. Flip-bonded dual-substrate inductor, flip-bonded dual-substrate inductor, and integrated passive device including a flip-bonded dual-substrate inductor
TWI501380B (zh) * 2010-01-29 2015-09-21 Nat Chip Implementation Ct Nat Applied Res Lab 多基板晶片模組堆疊之三維系統晶片結構
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
KR20120062366A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 멀티칩 패키지의 제조 방법
KR101465968B1 (ko) * 2010-12-20 2014-11-28 인텔 코포레이션 칩 장치, 그 제조 방법 및 컴퓨터 시스템
US8637981B2 (en) 2011-03-30 2014-01-28 International Rectifier Corporation Dual compartment semiconductor package with temperature sensor
TWI473244B (zh) * 2011-10-05 2015-02-11 Chipsip Technology Co Ltd 堆疊式半導體封裝結構
CN104681510A (zh) * 2013-12-03 2015-06-03 晟碟信息科技（上海）有限公司 用于嵌入半导体裸片的桥结构
BR112015025989A8 (pt) 2014-11-12 2020-01-14 Intel Corp soluções de sistema em embalagem flexível para dispositivos trajáveis
JP6755842B2 (ja) * 2017-08-28 2020-09-16 株式会社東芝 半導体装置、半導体装置の製造方法及び半導体パッケージの製造方法
JP2019161007A (ja) * 2018-03-13 2019-09-19 株式会社東芝 半導体装置及びその製造方法
CN108766974A (zh) * 2018-08-08 2018-11-06 苏州晶方半导体科技股份有限公司 一种芯片封装结构以及芯片封装方法
DE102019126028A1 (de) * 2019-09-26 2021-04-01 Robert Bosch Gmbh Multichipanordnung und entsprechendes Herstellungsverfahren
CN110828442A (zh) * 2019-11-04 2020-02-21 弘凯光电(深圳)有限公司 封装结构及其制作方法
US20220270997A1 (en) * 2021-02-22 2022-08-25 Mediatek Inc. Semiconductor package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086734A (ja) * 2001-09-12 2003-03-20 Nec Corp Ｃｓｐのチップスタック構造
JP2003282817A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004128356A (ja) * 2002-10-04 2004-04-22 Fujitsu Ltd 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393094B1 (ko) 1999-12-09 2003-07-31 앰코 테크놀로지 코리아 주식회사 지지각을 갖는 기판을 이용한 반도체 패키지
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
JP4633971B2 (ja) 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
KR20030018204A (ko) 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
DE10142119B4 (de) * 2001-08-30 2007-07-26 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
JP3507059B2 (ja) * 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
DE10209204B4 (de) * 2002-03-04 2009-05-14 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US6737738B2 (en) * 2002-07-16 2004-05-18 Kingston Technology Corporation Multi-level package for a memory module

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086734A (ja) * 2001-09-12 2003-03-20 Nec Corp Ｃｓｐのチップスタック構造
JP2003282817A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004128356A (ja) * 2002-10-04 2004-04-22 Fujitsu Ltd 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103680A (ja) * 2005-10-05 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置
JP4716836B2 (ja) * 2005-10-05 2011-07-06 パナソニック株式会社 半導体装置
US8330278B2 (en) 2008-10-28 2012-12-11 Samsung Electronics Co., Ltd. Semiconductor package including a plurality of stacked semiconductor devices
KR101222474B1 (ko) 2011-07-01 2013-01-15 (주)에프씨아이 반도체 패키지 및 그 반도체 패키지 제조방법
JP2017168533A (ja) * 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN1641873A (zh) 2005-07-20
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