JP2008103571A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008103571A
JP2008103571A JP2006285416A JP2006285416A JP2008103571A JP 2008103571 A JP2008103571 A JP 2008103571A JP 2006285416 A JP2006285416 A JP 2006285416A JP 2006285416 A JP2006285416 A JP 2006285416A JP 2008103571 A JP2008103571 A JP 2008103571A
Authority
JP
Japan
Prior art keywords
chip
semiconductor chip
substrate
main surface
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2006285416A
Other languages
English (en)
Inventor
Norihiko Shishido
徳彦 宍戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006285416A priority Critical patent/JP2008103571A/ja
Priority to US11/975,539 priority patent/US20080093722A1/en
Publication of JP2008103571A publication Critical patent/JP2008103571A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/0023—Packaging together an electronic processing unit die and a micromechanical structure die
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】部品点数の増加を抑制しながら、複数の半導体チップを気密封止する。
【解決手段】半導体装置４０には、基板１、半導体チップ２、半導体チップ３、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至１２、ボール端子１３−１乃至６、ダム１４、ダム３３、接着層２１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１、ボンディングワイヤ２３−２、バンプ３２、バンプ３２−１、及びバンプ３２−２が設けられる。半導体チップ２は基板１の凹部領域ＥＯＴに載置される。基板１上の端部に設けられるダム１４、半導体チップ３の表面の端部に設けられるダム３３、及びダムとしてのバンプ３２は、基板１と半導体チップ３の間を接着固定し、気密封止領域ＥＫＦを形成して半導体チップ２及び半導体チップ３を中空気密封止する。
【選択図】図１

Description

本発明は、半導体パッケージング技術に関し、特に複数の半導体チップをパッケージングした半導体装置及びその製造方法に関するものである。
多くの半導体デバイスは、汚染、湿気及びその他の環境要因に敏感なものであり、半導体デバイスを損傷から守るために通常、モールド樹脂やセラミックパッケージなどで気密封止される。半導体デバイスの中で、ＭＥＭＳ（micro electromechanical systems）や高周波デバイスなどは、特性変動や特性劣化が発生しないように、一般的にモールド樹脂で封止せずに、樹脂或いは金属などからなるキャップを用いて気密封止される。特に、ＭＥＭＳは半導体ウエーハの表面に極めて微細なメカニズムを形成するのに半導体技術を用いている。このため、極めて微細なメカニズムを取り扱っているので、ダメージ、微粒子、空気の流れ或いは湿気に対して他のデバイスと比較し、非常に傷つき易い（例えば、特許文献１参照。）。また、近年、電子機器の高機能化、軽量薄型化の進展に伴い、それに用いられるＳｏＣ（system on a chip）或いは高集積メモリ等の半導体チップの面積は年々大規模化し、これらを気密封止するパッケージは多ピン化し、並行して種々のデバイスが１つのパッケージに気密封止される（このパッケージをＳｉＰ（system in package）と呼称される）。
ところが、ＳｉＰやＷＬＣＳＰ（wafer level chip scale package）にＭＥＭＳなど封止する場合、ＭＥＭＳチップが損傷されないように、樹脂或いは金属などからなるキャップを用いて気密封止し、ＭＥＭＳチップの周辺を中空にする。このため、部品点数が増加するという問題点がある。また、組み立ての工程数の増加や組み立てコストが上昇するという問題点がある。
特開２００１−１４４１７号公報（頁９、図１）
本発明は、部品点数の増加を抑制し、複数の半導体チップを気密封止する半導体装置及びその製造方法を提供する。
本発明の一態様の半導体装置は、第１主面に凹部領域が設けられる基板と、前記凹部領域の底部に載置され、第１主面上のチップ端子が前記凹部領域の底部の接続端子と電気的に接続される第１の半導体チップと、第２の半導体チップと、前記基板の前記凹部領域と離間する外周部の第１主面と、前記第２の半導体チップの第１主面とを接着するダムとを具備し、前記基板、前記第２の半導体チップ、及び前記ダムにより、前記第１の半導体チップと、前記第２の半導体チップの前記ダムと接着された領域の内側とが中空気密封止されることを特徴とする。
更に、本発明の一態様の半導体装置の製造方法は、第１の半導体チップの第１主面と相対向する第２主面を基板の第１主面の凹部領域の底部に接着する工程と、前記凹部領域の底部の接続端子と前記第１の半導体チップのチップ端子をボンディングワイヤで接続する工程と、第２の半導体チップの第１主面に設けられる第１のダム及びバンプと、前記基板の前記凹部領域と離間する外周部の第１主面に設けられる第２のダムとを接着し、前記第１の半導体チップと、前記第２の半導体チップの前記第１のダム及び前記バンプが設けられる領域の内側とを中空気密封止する工程とを具備することを特徴とする。
本発明によれば、部品点数の増加を抑制し、複数の半導体チップを気密封止する半導体装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は、ＢＧＡとしての半導体装置を示す断面図である。本実施例では、ＭＥＭＳチップを基板の凹部に載置し、基板、ダム、及びＬＳＩチップを用いてＭＥＭＳチップを中空封止している。
図１に示すように、半導体装置４０には、基板１、半導体チップ（ＭＥＭＳチップ）２、半導体チップ（ＬＳＩチップ）３、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至１２、ボール端子１３−１乃至６、ダム１４、ダム３３、接着層２１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１、ボンディングワイヤ２３−２、バンプ３２、バンプ３２−１、及びバンプ３２−２が設けられる。
半導体装置４０は、ＢＧＡ（Ball Grid Array）である。半導体チップ（ＭＥＭＳチップ）２は、基板１の凹部領域ＥＯＴに載置される。基板１上（第１主面上）の端部に設けられるダム１４、半導体チップ（ＬＳＩチップ）３の表面（第１主面）の端部に設けられるダム３３、及びダムとしてのバンプ３２は、基板１と半導体チップ（ＬＳＩチップ）３の間を接着固定し、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３を中空気密封止する。
半導体装置４０は、部品点数が削減され、製造工程が短縮されるＳｉＰ（system in package）やＷＬＣＳＰ（wafer level chip scale package）などに好適である。
基板１は、例えば、ガラスエポキシ基板から構成される多層基板であり、例えば、Ｃｕ（銅）からなる接続リード１１−１及び接続リード１１−２が埋め込まれる。接続リード１１−１は、基板１上（第１主面）の接続端子１２−９と基板下（第２主面）の接続端子１２−４を接続する。接続リード１１−２は、基板１上（第１主面）の接続端子１２−８と基板下（第２主面）の接続端子１２−３を接続する。
基板１下（第２主面）の接続端子１２−１乃至６には、外部端子としてのボール端子１３−１乃至６がそれぞれ設けられる。基板１上（第１主面）の接続端子１２−７は、バンプ３２−１を介して半導体チップ（ＬＳＩチップ）３のチップ端子３１−１に接続される。基板１上（第１主面）の接続端子１２−１０は、バンプ３２−２を介して半導体チップ（ＬＳＩチップ）３のチップ端子３１−２に接続される。
接続端子１２−１乃至１２は、例えばＣｕ（銅）箔から構成される。バンプ３２、バンプ３２−１、及びバンプ３２−２は、例えばＰｂ（鉛）フリーの半田ボールを用いているがＡｕ（金）ボールなどを用いてもよい。半導体チップ（ＬＳＩチップ）上のダム３３は、チップ端子３１−１及び３１−２と同じ材料で形成される。なお、ガラスエポキシ基板の代わりにポリイミド基板やセラミック基板などを用いてもよい。
半導体チップ（ＭＥＭＳチップ）２には、表面に、半導体微細加工技術を用いて加工・形成されたセンサが設けられ、例えば、絶縁タイプポリイミド樹脂からなる接着層２１により基板１の凹部領域ＥＯＴの中央部上（第１主面上）に接着固定される。なお、絶縁タイプポリイミド樹脂の代わりに絶縁性樹脂ペーストなどを用いてもよい。半導体チップ（ＭＥＭＳチップ）２上のチップ端子２２−１は、ボンディングワイヤ２３−１を介して基板１の凹部領域ＥＯＴの接続端子１２−１１と接続される。半導体チップ（ＭＥＭＳチップ）２上のチップ端子２２−２は、ボンディングワイヤ２３−２を介して基板１の凹部領域ＥＯＴの接続端子１２−１２と接続される。ここで、ボンディングワイヤ２３−１及び２３−２には、半導体チップ（ＬＳＩチップ）３の表面（第１主面）との距離を保つために低ループ構造にできるボンディングワイヤを用いるのが好ましい。
半導体チップ（ＬＳＩチップ）３は、例えば半導体チップ（ＭＥＭＳチップ）２で感知したセンサ信号を入力し、センサ信号にもとづいて各種信号処理を行い、またボール端子から信号を入力し、各種信号処理を行うＬＳＩである。半導体チップ（ＬＳＩチップ）３上（第１主面）のチップ端子３１−１は、バンプ３２−１を介して基板１の接続端子１２−７に接続される。半導体チップ（ＬＳＩチップ）３上（第１主面）のチップ端子３１−２は、バンプ３２−２を介して基板１の接続端子１２−１０に接続される。
次に、半導体装置の製造方法について図２乃至６を参照して説明する。図２は半導体装置の製造方法を示すフローチャート、図３は半導体装置に用いられる基板を示す平面図、図４は半導体装置の製造工程を示す断面図、図５は半導体装置に用いられる半導体チップ（ＬＳＩチップ）を示す平面図、図６は半導体装置の製造工程を示す断面図である。
図２に示すように、まず、半導体チップ（ＭＥＭＳチップ）２を基板１の凹部領域ＥＯＴの中央部に絶縁タイプポリイミド樹脂からなる接着層２１を用いて接着固定する。ここで、基板１は、図３に示すように、正四角形を有し、端部に帯状を有するダム１４が設けられ、ダム１４と凹部領域ＥＯＴとの間及び凹部領域ＥＯＴの端部に複数の接続端子が設けられる。凹部領域ＥＯＴの端部に設けられる接続端子間に半導体チップ（ＭＥＭＳチップ）２が載置される（ステップＳ１）。
次に、図４に示すように、例えば低ループ構造が可能なＡｕ（金）ワイヤを用いて、半導体チップ（ＭＥＭＳチップ）２の接続端子と凹部領域ＥＯＴの接続端子を接続する。なお、ボンディングワイヤ接続の代わりにバンプ接続を用いてもよい。その場合、半導体チップ（ＭＥＭＳチップ）２の接続端子と凹部領域ＥＯＴの接続端子とがバンプを介して接続される。
基板１上に載置・接着する半導体チップ（ＬＳＩチップ）３は、図５に示すように、端部のダム３３上にバンプ３２が、ダム３３の内側に、ダム３３と離間形成されるチップ端子上にバンプがそれぞれ設けられる。チップ端子とダム３３は、例えば半導体チップ（ＬＳＩチップ）３を製造するウェーハ製造工程中で形成される。バンプは、例えば半導体チップ（ＬＳＩチップ）３を製造するウェーハ製造工程終了後で形成される。バンプ形成後のウェーハは、ブレード或いはレーザなどを用いてダイシングされチップ化される。なお、半導体チップ（ＬＳＩチップ）３をラッピング技術等を用いて薄くした場合には、抗折強度を向上させるためにチッピング、ダメージ層、破砕層などを除去するのが好ましい（ステップＳ２）。
続いて、図６に示すように、半導体チップ（ＬＳＩチップ）３のチップ端子３１−１及びバンプ３２−１と基板１の接続端子１２−７、半導体チップ（ＬＳＩチップ）３のチップ端子３１−２及びバンプ３２−２と基板１の接続端子１２−１０、半導体チップ（ＬＳＩチップ）３のダム３３及びバンプ３２と基板１のダム１４がそれぞれ相対向するように位置決めし、半導体チップ（ＬＳＩチップ）３を基板１上に載置・接着する（ステップＳ３）。
そして、基板１下（第２主面）の接続端子１２−１乃至６に、例えばスタッドバンプボンダーを用いてＡｕバンプからなるボール端子１３−１乃至６をそれぞれ形成し、加熱処理を行いボール端子と接続リードを電気的に接続する。なお、Ａｕバンプの代わりに、例えばＰｂ（鉛）フリーの半田バンプを用いてもよい（ステップ４）。
上述したように、本実施例の半導体装置及びその製造方法では、半導体装置４０には、基板１、半導体チップ（ＭＥＭＳチップ）２、半導体チップ（ＬＳＩチップ）３、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至１２、ボール端子１３−１乃至６、ダム１４、ダム３３、接着層２１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１、ボンディングワイヤ２３−２、バンプ３２、バンプ３２−１、及びバンプ３２−２が設けられる。半導体チップ（ＭＥＭＳチップ）２は、基板１の凹部領域ＥＯＴに載置される。基板１上（第１主面上）の端部に設けられるダム１４、半導体チップ（ＬＳＩチップ）３の表面（第１主面）の端部に設けられるダム３３、及びダムとしてのバンプ３２は、基板１と半導体チップ（ＬＳＩチップ）３の間を接着固定し、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３を中空気密封止する。バンプ３２−１及び３２−２とダムとしてのバンプ３２は半導体チップ（ＬＳＩチップ）３側に設けられる。
このため、樹脂や金属からなるキャップなどを用いず、従来よりも部品点数の増加を抑制し、半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３を中空気密封止することができるので、半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３の特性変動や損傷を抑制することができる。また、組み立ての工程数の増加を抑制でき、組み立てコストの上昇を抑制することができる。
なお、本実施例ではＢＧＡに適用したが、面積が大きな半導体チップを内蔵したＬＧＡ（Land Grid Array）などにも適用できる。また、基板１のダム１４を基板１に埋め込み、表面部分のみ露呈させ、半導体チップ（ＬＳＩチップ）３のダムを半導体チップ（ＬＳＩチップ）３に埋め込み、表面部分のみ露呈させてもよい。この場合、基板１と半導体チップ（ＬＳＩチップ）３の接着強度及び剥離強度が向上し、半導体装置４０の信頼性が向上する。
次に、本発明の実施例２に係る半導体装置について図面を参照して説明する。図７は、ＢＧＡとしての半導体装置に用いられる基板を示す平面図、図８はＢＧＡとしての半導体装置に用いられる半導体チップ（ＬＳＩチップ）を示す平面図である。本実施例では、ダムとしてのバンプを基板側に設け、それ以外は実施例１と同様である。
以下、本実施例では、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図７に示すように、基板１ａ上（第１主面）には、接続端子、ダム１４、及びバンプが設けられる。接続端子上にはバンプが設けられ、例えば接続端子１２−７上にバンプ３２−１が、接続端子１２−１０上にバンプ３２−２が設けられる。ダム１４上にはダムとしてのバンプ３２が設けられる。
図８に示すように、半導体チップ（ＬＳＩチップ）３ａ上（第１主面）には、チップ端子及びダム３３が設けられ、チップ端子及びダム３３上にはバンプが設けられていない。
上述したように、本実施例の半導体装置では、半導体装置には、基板１ａ、半導体チップ（ＭＥＭＳチップ）２、半導体チップ（ＬＳＩチップ）３ａ、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至１２、ボール端子１３−１乃至６、ダム１４、ダム３３、接着層２１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１、ボンディングワイヤ２３−２、バンプ３２、バンプ３２−１、及びバンプ３２−２が設けられる。半導体チップ（ＭＥＭＳチップ）２は、基板１ａの凹部領域ＥＯＴに載置される。基板１ａ上（第１主面上）の端部に設けられるダム１４、半導体チップ（ＬＳＩチップ）３ａの表面（第１主面）の端部に設けられるダム３３、及びダムとしてのバンプ３２は、基板１ａと半導体チップ（ＬＳＩチップ）３ａの間を接着固定し、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ａを中空気密封止する。バンプ３２−１及び３２−２とダムとしてのバンプ３２は基板１ａ側に設けられる。
このため、樹脂や金属からなるキャップなどを用いず、従来よりも部品点数の増加を抑制し、半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ａを中空気密封止することができるので、半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ａの特性変動や損傷を抑制することができる。また、組み立ての工程数の増加を抑制でき、組み立てコストの上昇を抑制することができる。
次に、本発明の実施例３に係る半導体装置について図面を参照して説明する。図９は、ＢＧＡとしての半導体装置を示す断面図、図１０は半導体装置に用いられる基板を示す平面図、図１１は半導体装置に用いられる半導体チップ（ＬＳＩチップ）を示す平面図である。本実施例では、ダムの配置場所を変更している。
以下、本実施例では、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図９に示すように、半導体装置４０ｂには、基板１ｂ、半導体チップ（ＭＥＭＳチップ）２、半導体チップ（ＬＳＩチップ）３ｂ、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至１２、ボール端子１３−１乃至６、ダム１４、ダム３３、接着層２１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１、ボンディングワイヤ２３−２、バンプ３２、バンプ３２−１、バンプ３２−２、及びモールド樹脂が設けられる。
半導体装置４０ｂは、ＢＧＡである。半導体チップ（ＭＥＭＳチップ）２が基板１ｂの凹部領域ＥＯＴに載置される。基板１上（第１主面上）の端部に設けられるダム１４、半導体チップ（ＬＳＩチップ）３の表面（第１主面）に設けられるダム３３、及びダムとしてのバンプ３２は、基板１ｂと半導体チップ（ＬＳＩチップ）３ｂの間を接着固定する。基板１ｂ上（第１主面上）に設けられるダム１４、半導体チップ（ＬＳＩチップ）３の表面（第１主面）に設けられるダム３３、及びダムとしてのバンプ３２と封止材としてのモールド樹脂４は、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ｂを中空気密封止する。
基板１ｂは、例えば、ガラスエポキシ基板から構成される多層基板である。基板１ｂ上（第１主面）の端部の接続端子１２−７は、バンプ３２−１を介して半導体チップ（ＬＳＩチップ）３ｂのチップ端子３１−１に接続される。基板１ｂ上（第１主面）の端部の接続端子１２−１０は、バンプ３２−２を介して半導体チップ（ＬＳＩチップ）３ｂのチップ端子３１−２に接続される。
半導体チップ（ＬＳＩチップ）３ｂは、例えば半導体チップ（ＭＥＭＳチップ）２で感知したセンサ信号を入力し、センサ信号にもとづいて各種信号処理を行い、またボール端子から信号を入力し、各種信号処理を行うＬＳＩである。半導体チップ（ＬＳＩチップ）３ｂ上（第１主面）の端部のチップ端子３１−１は、バンプ３２−１を介して基板１ｂの接続端子１２−７に接続される。半導体チップ（ＬＳＩチップ）３ｂ上（第１主面）の端部のチップ端子３１−２は、バンプ３２−２を介して基板１ｂの接続端子１２−１０に接続される。
モールド樹脂４は、半導体チップ（ＬＳＩチップ）３ｂの裏面（第２主面）と、半導体チップ（ＬＳＩチップ）３ｂの側面と、基板１ｂと半導体チップ（ＬＳＩチップ）３ｂの間で、且つダムの外側とに設けられる。
図１０に示すように、基板１ｂは正四角形を有する。基板１ｂの端部には、接続端子が設けられ、この接続端子の内側に接続端子と離間して帯状を有するダム１４が設けられる。その他の接続端子は実施例１の図３と同様に配置形成される。
図１１に示すように、半導体チップ（ＬＳＩチップ）３ｂは、端部のチップ端子上にバンプが、チップ端子の内側にチップ端子と離間形成されるダム３３上にバンプ３２がそれぞれ設けられる。チップ端子とダム３３は、例えば半導体チップ（ＬＳＩチップ）３ｂを製造するウェーハ製造工程中で形成される。バンプは、例えば半導体チップ（ＬＳＩチップ）３ｂを製造するウェーハ製造工程終了後で形成される。バンプ形成後のウェーハは、ブレード或いはレーザなどを用いてダイシングされチップ化される。
上述したように、本実施例の半導体装置では、半導体装置４０ｂには、基板１ｂ、半導体チップ（ＭＥＭＳチップ）２、半導体チップ（ＬＳＩチップ）３ｂ、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至１２、ボール端子１３−１乃至６、ダム１４、ダム３３、接着層２１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１、ボンディングワイヤ２３−２、バンプ３２、バンプ３２−１、バンプ３２−２、及びモールド樹脂４が設けられる。半導体チップ（ＭＥＭＳチップ）２は、基板１ｂの凹部領域ＥＯＴに載置される。基板１ｂ上の端部に設けられるダム１４、半導体チップ（ＬＳＩチップ）３の表面の端部に設けられるダム３３、及びダムとしてのバンプ３２は、基板１ｂと半導体チップ（ＬＳＩチップ）３ｂの間を接着固定する。基板１ｂ上の端部に設けられるダム１４、半導体チップ（ＬＳＩチップ）３の表面の端部に設けられるダム３３、及びダムとしてのバンプ３２とモールド樹脂４は、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ｂを中空気密封止する。バンプ３２−１及び３２−２とダムとしてのバンプ３２は半導体チップ（ＬＳＩチップ）３ｂ側に設けられる。
このため、樹脂や金属からなるキャップなどを用いず、従来よりも部品点数の増加を抑制し、半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ｂを中空気密封止することができるので、半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ｂの特性変動や損傷を抑制することができる。また、組み立ての工程数の増加を抑制でき、組み立てコストの上昇を抑制することができる。更に、半導体チップ（ＬＳＩチップ）３ｂ上にモールド樹脂４を設けているので、実施例１よりも半導体チップ（ＬＳＩチップ）の損傷を抑制することができる。
本実施例では、基板１上（第１主面上）の端部に設けられるダム１４、半導体チップ（ＬＳＩチップ）３の表面（第１主面）の端部に設けられるダム３３、及びダムとしてのバンプ３２とモールド樹脂４とを用いて、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２及び半導体チップ（ＬＳＩチップ）３ｂを中空気密封止しているが、モールド樹脂の代わりに樹脂、セラミック、或いは金属からなるキャップを用いてもよい。
次に、本発明の実施例３に係る半導体装置及びその製造方法について図面を参照して説明する。図１２は、ＢＧＡとしての半導体装置を示す断面図である。本実施例では、半導体チップ（ＬＳＩチップ）の載置方法を変更している。
以下、本実施例では、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１２に示すように、半導体装置４０ｃには、基板１ｃ、半導体チップ（ＭＥＭＳチップ）２、半導体チップ（ＬＳＩチップ）３ｃ、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至８、接続端子１２−１１、接続端子１２−１２、ボール端子１３−１乃至４、接着層２１、接着層２１−１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１乃至４、及びモールド樹脂４が設けられる。
半導体装置４０ｃは、ＢＧＡである。基板１ｃ、半導体チップ（ＬＳＩチップ）３ｃ、及び接着層２１−１は、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２を中空気密封止する。
基板１ｃは、例えば、ガラスエポキシ基板から構成される多層基板であり、端部に、例えばＣｕ（銅）からなる接続リード１１−１及び接続リード１１−２が埋め込まれる。接続リード１１−１は、基板１ｃ上（第１主面）の接続端子１２−５と基板下（第２主面）の接続端子１２−１を接続する。接続リード１１−２は、基板１上（第１主面）の接続端子１２−８と基板下（第２主面）の接続端子１２−４を接続する。
基板１ｃ下（第２主面）の接続端子１２−１乃至４には、外部端子としてのボール端子１３−１乃至４がそれぞれ設けられる。基板１ｃ上（第１主面）の接続端子１２−６は、ボンディングワイヤ２３−３を介して半導体チップ（ＬＳＩチップ）３ｃのチップ端子３１−１に接続される。基板１ｃ上（第１主面）の接続端子１２−７は、ボンディングワイヤ２３−４を介して半導体チップ（ＬＳＩチップ）３ｃのチップ端子３１−２に接続される。
半導体チップ（ＬＳＩチップ）３ｃは、接着層２１−１により裏面（第２主面）が基板１ｃ上（第１主面）に接着・固定され、例えば半導体チップ（ＭＥＭＳチップ）２で感知したセンサ信号を入力し、センサ信号にもとづいて各種信号処理を行い、またボール端子から信号を入力し、各種信号処理を行うＬＳＩである。
次に、半導体装置の製造方法について図１３及び図１４を参照して説明する。図１３は半導体装置の製造方法を示すフローチャート、図１４半導体装置に用いられる基板を示す平面図である。ここで、半導体チップ（ＭＥＭＳチップ）をワイヤボンディングする工程までは、実施例１と同様なので説明を省略する。
図１３に示すように、半導体チップ（ＬＳＩチップ）３ｃを基板１ｃ上（第１主面）に載置・接着する。具体的には、図１４に示す基板１ｃの端部の接続端子と凹部領域ＥＴＯの間に設けられる半導体チップ接着領域ＥＣＳに接着層２１−１を設け、半導体チップ（ＬＳＩチップ）３ｃの裏面（第２主面）を基板１ｃに載置・接着する（ステップＳ１１）。
次に、半導体チップ（ＬＳＩチップ）３ｃのチップ端子３１−１と基板１ｃの接続端子１２−６をボンディングワイヤ２３−３で接続し、半導体チップ（ＬＳＩチップ）３ｃのチップ端子３１−２と基板１ｃの接続端子１２−７をボンディングワイヤ２３−３で接続する（ステップＳ１２）。
続いて、半導体チップ（ＬＳＩチップ）３ｃ上（第１主面）と、半導体チップ（ＬＳＩチップ）３ｃが接着・固定される領域以外の、露呈される基板１ｃ上とにモールドを形成する（ステップＳ１３）。
そして、基板１ｃ下（第２主面）の接続端子１２−１乃至４に、例えばスタッドバンプボンダーを用いてＡｕバンプからなるボール端子１３−１乃至４をそれぞれ形成し、加熱処理を行いボール端子と接続リードを電気的に接続する（ステップ１４）。
上述したように、本実施例の半導体装置では、半導体装置４０ｃには、基板１ｃ、半導体チップ（ＭＥＭＳチップ）２、半導体チップ（ＬＳＩチップ）３ｃ、接続リード１１−１、接続リード１１−２、接続端子１２−１乃至８、接続端子１２−１１、接続端子１２−１２、ボール端子１３−１乃至４、接着層２１、接着層２１−１、チップ端子２２−１、チップ端子２２−２、チップ端子３１−１、チップ端子３１−２、ボンディングワイヤ２３−１乃至４、及びモールド樹脂４が設けられる。半導体チップ（ＭＥＭＳチップ）２は、基板１ｃの凹部領域ＥＯＴに載置される。基板１ｃ、半導体チップ（ＬＳＩチップ）３ｃ、及び接着層２１−１は、気密封止領域ＥＫＦを形成して半導体チップ（ＭＥＭＳチップ）２を中空気密封止する。
このため、樹脂や金属からなるキャップなどを用いず、従来よりも部品点数の増加を抑制し、半導体チップ（ＭＥＭＳチップ）２を中空気密封止することができるので、半導体チップ（ＭＥＭＳチップ）２の特性変動や損傷を抑制することができる。また、組み立ての工程数の増加を抑制でき、組み立てコストの上昇を抑制することができる。更に、半導体チップ（ＬＳＩチップ）３ｃ上にモールド樹脂４を設けているので、実施例１よりも半導体チップ（ＬＳＩチップ）の損傷を抑制することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。例えば、本実施例では、半導体チップ（ＬＳＩチップ）を基板上に１つ載置・接着しているが、複数の半導体チップを、例えば貫通ビアなどを用いて接続し、積層形成されるＳｉＰやＭＣＰ（Multi−Chip Package）などにも適用することができる。また、実施例１乃至３では、ダムを１列設けて半導体チップを中空気密封止しているが、ダムを複数列設けて半導体チップを中空気密封止してもよい。更に、基板の凹部領域にＭＥＭＳチップを設け、中空気密封止しているが、ＭＥＭＳチップ以外の、例えば数十ＧＨｚで動作するＭＭＩＣチップなどを中空気密封止してもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 第１の半導体チップの第１主面と相対向する第２主面を基板の第１主面の凹部領域の底部に接着する工程と、前記凹部領域の底部の第１の接続端子と前記第１の半導体チップの第１のチップ端子を第１のボンディングワイヤで接続する工程と、第２の半導体チップの第１主面と相対向する第２主面を前記基板の前記凹部領域と離間する外周部の第１主面に接着し、前記第１の半導体チップを中空気密封止する工程と、前記基板の第１主面の第２の接続端子と第２の半導体チップの第１主面の第２のチップ端子を第２のボンディングワイヤで接続する工程と、前記第２の半導体チップ、第２のチップ端子、第２の接続端子、及び前記第２のボンディングワイヤを封止する工程とを具備する半導体装置の製造方法。
（付記２） 前記第２の半導体チップ、第２のチップ端子、第２の接続端子、及び前記第２のボンディングワイヤは樹脂封止される付記１記載の半導体装置の製造方法。
（付記３） 第１主面に凹部領域が設けられ、前記凹部領域と離間する外周部に第１のダムが設けられる基板と、前記凹部領域の底部に載置され、第１主面上のチップ端子が前記凹部領域の底部の接続端子とボンディングワイヤで接続される第１の半導体チップと、第１主面の端部に第２のダム及びバンプが設けられ、前記第２のダム及び前記バンプが前記第１のダムに接着される第２の半導体チップとを具備し、前記第１の半導体チップと、前記第２の半導体チップの前記第２のダム及び前記バンプが設けられる領域の内側とが中空気密封止される半導体装置。
（付記４） 前記バンプが、半田バンプ或いは金バンプである付記３記載の半導体装置。
本発明の実施例１に係る半導体装置を示す断面図。 本発明の実施例１に係る半導体装置の製造方法を示すフローチャート。 本発明の実施例１に係る半導体装置に用いられる基板を示す平面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例１に係る半導体装置に用いられる半導体チップ（ＬＳＩチップ）を示す平面図。 本発明の実施例１に係る半導体装置の製造工程を示す断面図。 本発明の実施例２に係る半導体装置に用いられる基板を示す平面図。 本発明の実施例２に係る半導体装置に用いられる半導体チップ（ＬＳＩチップ）を示す平面図。 本発明の実施例３に係る半導体装置を示す断面図。 本発明の実施例３に係る半導体装置に用いられる基板を示す平面図。 本発明の実施例３に係る半導体装置に用いられる半導体チップ（ＬＳＩチップ）を示す平面図。 本発明の実施例４に係る半導体装置を示す断面図。 本発明の実施例４に係る半導体装置の製造方法を示すフローチャート。 本発明の実施例４に係る半導体装置に用いられる基板を示す平面図。
符号の説明
１、１ｂ、１ｃ 基板
２ 半導体チップ（ＭＥＭＳチップ）
３、３ｂ、３ｃ 半導体チップ（ＬＳＩチップ）
４ モールド樹脂
１１−１〜２ 接続リード
１２−１〜１２ 接続端子
１３−１〜６ ボール端子
１４、３３ ダム
２１、２１−１〜２ 接着層
２２−１〜２、３１−１〜２ チップ端子
２３−１〜４ ボンディングワイヤ
３２、３２−１〜２ バンプ
４０、４０ｂ、４０ｃ 半導体装置
ＥＯＴ 凹部領域
ＥＫＦ 気密封止領域
ＥＣＳ 半導体チップ接着領域

Claims (5)

  1. 第１主面に凹部領域が設けられる基板と、
    前記凹部領域の底部に載置され、第１主面上のチップ端子が前記凹部領域の底部の接続端子と電気的に接続される第１の半導体チップと、
    第２の半導体チップと、
    前記基板の前記凹部領域と離間する外周部の第１主面と、前記第２の半導体チップの第１主面とを接着するダムと、
    を具備し、前記基板、前記第２の半導体チップ、及び前記ダムにより、前記第１の半導体チップと、前記第２の半導体チップの前記ダムと接着された領域の内側とが中空気密封止されることを特徴とする半導体装置。
  2. 前記第１の半導体チップは、第１主面と相対向する第２主面が前記凹部領域の底部に接着され、前記チップ端子が前記凹部領域の前記接続端子とボンディングワイヤで接続されることを特徴とする請求項１に記載の半導体装置。
  3. 前記ダムは、半田バンプ或いは金バンプを有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 第１主面に凹部領域が設けられる基板と、
    前記凹部領域の底部に載置され、第１主面上の第１のチップ端子が前記凹部領域の底部の第１の接続端子と電気的に接続される第１の半導体チップと、
    第１主面と相対向する第２主面が前記基板の前記凹部領域と離間する外周部の第１主面に接着され、第１主面上の第２のチップ端子が前記基板の第１主面上の第２の接続端子とボンディングワイヤで接続される第２の半導体チップと、
    前記第２の半導体チップ、第２のチップ端子、第２の接続端子、及び前記ボンディングワイヤを封止する封止材と、
    を具備し、前記基板及び前記第２の半導体チップにより、前記第１の半導体チップが中空気密封止されることを特徴とする半導体装置。
  5. 第１の半導体チップの第１主面と相対向する第２主面を基板の第１主面の凹部領域の底部に接着する工程と、
    前記凹部領域の底部の接続端子と前記第１の半導体チップのチップ端子をボンディングワイヤで接続する工程と、
    第２の半導体チップの第１主面に設けられる第１のダム及びバンプと、前記基板の前記凹部領域と離間する外周部の第１主面に設けられる第２のダムとを接着し、前記第１の半導体チップと、前記第２の半導体チップの前記第１のダム及び前記バンプが設けられる領域の内側とを中空気密封止する工程と、
    を具備することを特徴とする半導体装置の製造方法。
JP2006285416A 2006-10-19 2006-10-19 半導体装置及びその製造方法 Abandoned JP2008103571A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006285416A JP2008103571A (ja) 2006-10-19 2006-10-19 半導体装置及びその製造方法
US11/975,539 US20080093722A1 (en) 2006-10-19 2007-10-19 Encapsulation type semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006285416A JP2008103571A (ja) 2006-10-19 2006-10-19 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2008103571A true JP2008103571A (ja) 2008-05-01

Family

ID=39317134

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006285416A Abandoned JP2008103571A (ja) 2006-10-19 2006-10-19 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20080093722A1 (ja)
JP (1) JP2008103571A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012517009A (ja) * 2009-02-06 2012-07-26 エプコス アクチエンゲゼルシャフト センサモジュールとその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011243612A (ja) * 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器
DE102022202299A1 (de) * 2022-03-08 2023-09-14 Robert Bosch Gesellschaft mit beschränkter Haftung Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3644205B2 (ja) * 1997-08-08 2005-04-27 株式会社デンソー 半導体装置及びその製造方法
US6084308A (en) * 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
JP2000311959A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP4342174B2 (ja) * 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
JPWO2005062356A1 (ja) * 2003-12-24 2007-07-19 株式会社日立製作所 装置とその製造方法
TWI278947B (en) * 2004-01-13 2007-04-11 Samsung Electronics Co Ltd A multi-chip package, a semiconductor device used therein and manufacturing method thereof
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
JP2006294866A (ja) * 2005-04-11 2006-10-26 Toshiba Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012517009A (ja) * 2009-02-06 2012-07-26 エプコス アクチエンゲゼルシャフト センサモジュールとその製造方法
US9061888B2 (en) 2009-02-06 2015-06-23 Epcos Ag Sensor module and method for producing sensor modules

Also Published As

Publication number Publication date
US20080093722A1 (en) 2008-04-24

Similar Documents

Publication Publication Date Title
US11708264B2 (en) Stacked-die MEMS resonator
US10093533B2 (en) CMOS-MEMS-CMOS platform
US8673686B2 (en) Chip package structure and manufacturing method thereof
US9093450B2 (en) Chip package and manufacturing method thereof
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US9731961B2 (en) MEMS-CMOS-MEMS platform
US20080164595A1 (en) Stackable semiconductor package and the method for making the same
US9972554B2 (en) Wafer level chip scale package having continuous through hole via configuration and fabrication method thereof
US8093104B1 (en) Multi-chip stacking method to reduce voids between stacked chips
US20090051019A1 (en) Multi-chip module package
JP4635202B2 (ja) 両面電極パッケージの製造方法
US7833815B2 (en) Microelectromechanical system package and the method for manufacturing the same
JP2003273279A (ja) 半導体装置およびその製造方法
US20130320463A1 (en) Package structure having mems element and fabrication method thereof
US6825064B2 (en) Multi-chip semiconductor package and fabrication method thereof
JP2009072848A (ja) センサーパッケージおよびその製造方法
JP2003188263A (ja) 半導体集積回路チップの製造方法とその半導体集積回路チップを用いた半導体パッケージ
JP2008103571A (ja) 半導体装置及びその製造方法
US7327044B2 (en) Integrated circuit package encapsulating a hermetically sealed device
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
KR20090043945A (ko) 스택 패키지
CN107848790B (zh) 用于微电子介质传感器装置的制造方法以及微电子介质传感器装置
JP2005327967A (ja) 半導体装置
JP2001313362A (ja) 半導体装置
JPH1012757A (ja) マイクロパッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100301

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20100715