DE102005002631A1 - Mehrchippackung, Halbleiterbauelement und Herstellungsverfahren - Google Patents
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- H01L2924/16153—Cap enclosing a plurality of side-by-side cavities [e.g. E-shaped cap]
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- H01L2924/19101—Disposition of discrete passive components
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Abstract
Die
Erfindung bezieht sich auf eine Mehrchippackung mit einem Substrat
(110) mit einer Mehrzahl von Substratbondkontaktstellen (111, 112),
die auf einer Oberseite desselben ausgebildet sind, einem ersten
Halbleiterchip (120), der auf dem Substrat angebracht ist, und einem
zweiten Halbleiterchip (130), der auf dem Substrat angebracht ist,
auf ein hierfür
verwendbares Halbleiterbauelement und ein zugehöriges Herstellungsverfahren.
Erfindungsgemäß beinhaltet der zweite Halbleiterchip (130) einen dreidimensionalen Aufnahmeraum (140) an einer Unterseite desselben und nimmt darin den ersten Halbleiterchip auf.
Verwendung in der Halbleiter-Mehrchippackungstechnologie.
Erfindungsgemäß beinhaltet der zweite Halbleiterchip (130) einen dreidimensionalen Aufnahmeraum (140) an einer Unterseite desselben und nimmt darin den ersten Halbleiterchip auf.
Verwendung in der Halbleiter-Mehrchippackungstechnologie.
Description
- Die Erfindung bezieht sich auf eine Mehrchippackung, ein darin verwendbares Halbleiterbauelement und ein zugehöriges Herstellungsverfahren.
- In den letzten Jahren nahm mit der rasch wachsenden Nachfrage nach tragbaren elektronischen Produkten der Bedarf an dünnen, kleinen und/oder leichtgewichtigen Elementen zu, die in den tragbaren elektronischen Produkten angebracht sind.
- Herkömmlicherweise gibt es verschiedene Wege, solche dünnen, kleinen und/oder leichtgewichtigen Elemente zu erzielen, zum Beispiel durch Verringern der physikalischen Abmessung eines diskreten Elements, Integrieren mehrerer einzelner Elemente in einen einzigen Chip, z.B. eine System-auf-Chip(SOC)-Technik, oder Integrieren mehrerer einzelner Elemente in eine einzige Packung, z.B. eine System-in-Packung(SIP)-Technik.
- Die SIP-Technik ist einer anderen herkömmlichen Technik ähnlich, die Mehrchipmodul(MCM)-Technik genannt wird, bei der mehrere Silicium chips horizontal oder vertikal in einer einzigen Packung angebracht sind. Dabei sind gemäß der herkömmlichen MCM-Technik die mehreren Chips im Allgemeinen in einer horizontalen Richtung nebeneinander angebracht, während die Chips bei der SIP-Technik im Allgemeinen in einer vertikalen Richtung übereinander angebracht sind.
- Des Weiteren muss, wenn ein Hochfrequenz(HF)-Chip verwendet wird, der kleiner als ein Logik-/Speicherchip ist, der auf einem Chip mit großer Abmessung gestapelt ist, die Länge von Verbindungselementen, wie Bonddrähten des HF-Chips, möglicherweise größer sein. Dies kann die Leistungsfähigkeit des HF-Chips reduzieren und ein Übersprechen zwischen dem HF-Chip und dem Chip mit großer Abmessung erzeugen. Wenn eine Mehrzahl von Chips in einer senkrechten Richtung gestapelt wird, wird der HF-Chip daher im Allgemeinen unten im Stapel platziert.
- In einem Fall, in dem die Abmessung eines oberen Halbleiterchips größer als jene eines unteren Halbleiterchips ist, oder wenn zwei rechteckige Halbleiterchips mit etwa gleicher Abmessung und Fläche in gekreuzter Weise gestapelt sind, können die Drahtbondchipkontaktstellen, die sich in einem überhängenden Bereich des oberen Halbleiterchips befinden, z.B. einem Bereich des oberen Chips, der nicht von dem unteren Chip getragen wird, Defektrisse entwickeln, zum Beispiel aufgrund des Kontaktdrucks einer Bondkapillare und/oder während eines Drahtbondprozesses.
- Der Erfindung liegt als technisches Problem die Bereitstellung einer Mehrchippackung, eines hierfür verwendbaren Halbleiterbauelements und eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten herkömmlicher Mehrchippackungen wenigstens teilweise vermeiden lassen.
- Die Erfindung löst dieses Problem durch die Bereitstellung einer Mehrchippackung mit den Merkmalen des Anspruchs 1, eines darin verwenbaren Halbleiterbauelements mit den Merkmalen des Anspruchs 13 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 17.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
-
1 eine Draufsicht auf eine erste Mehrchippackung, -
2 eine Querschnittansicht entlang einer Linie II-II' von1 , -
3A bis5B Ansichten der Mehrchippackung gemäß den1 und2 in aufeinanderfolgenden Herstellungsstufen, -
6 eine Draufsicht auf eine zweite Mehrchippackung, -
7 eine Querschnittansicht entlang einer Linie VII-VII' von6 , -
8 eine Draufsicht auf eine dritte Mehrchippackung, -
9A eine Querschnittansicht entlang einer Linie X-X' von8 , -
9B eine Querschnittansicht entlang einer Linie Y-Y' von8 -
10A bis12B Ansichten der Mehrchippackung gemäß den8 und9B in aufeinanderfolgenden Herstellungsstufen, -
13 eine Draufsicht auf eine vierte Mehrchippackung, -
14A eine Querschnittansicht entlang einer Linie X-X' von13 , -
14B eine Querschnittansicht entlang einer Linie Y-Y' von13 , -
15 eine Draufsicht auf eine fünfte Mehrchippackung, -
16 eine Querschnittansicht entlang einer Linie X-X' von15 , -
17 eine Querschnittansicht einer sechsten Mehrchippackung und -
18 eine Querschnittansicht einer siebten Mehrchippackung. - Exemplarische Ausführungsformen der Erfindung werden unter Bezugnahme auf die folgende detaillierte Beschreibung und die begleitenden Zeichnungen besser verständlich, wobei sich gleiche Bezugszeichen auf identische oder funktionell gleiche Elemente in der gesamten Beschreibung beziehen. Die relativen Dicken und die Positionierung von Schichten oder Halbleiterchips können zwecks Deutlichkeit reduziert oder übertrieben dargestellt sein. Des Weiteren wird ein Element, z.B. ein Halbleiterchip, als "auf" einem anderen Element, z.B. einer Schicht, einem Chip oder einem Substrat, liegend bezeichnet, wenn es entweder direkt auf dem betreffenden Element liegt oder sich auf einem oder mehreren anderen Elementen befindet, die über dem betreffenden Element liegen.
- Unter Bezugnahme auf die
1 und2 wird eine erste Mehrchippackung gemäß der Erfindung beschrieben, in der ein erster Chip120 mit reduzierter Abmessung auf einem Substrat110 angebracht ist. Das Substrat110 beinhaltet eine Mehrzahl von Substratbondkontaktstellen111 und112 , die auf seiner Oberseite ausgebildet sind, und eine Mehrzahl von Anschlüssen115 , die auf seiner Unterseite ausgebildet sind. - Das Substrat
110 besteht zum Beispiel aus einem gegossenen Leiterrahmen, einer Leiterplatte, einem Direktbondkupfer(DBC)-Element, einem flexiblen Film oder dergleichen. Das DBC-Element kann als Substrat bezeichnet werden, bei dem Kupferschichten an beiden Oberflächen eines isolierenden Keramiksubstrats angebracht sind. Es kann auch eine Zwischenlage, die eine elektrische Verbindung und/oder mechanische Flexibilität zwischen einem Halbleiterchip und einem Leiterplatten-Aufbausubstrat bereitstellt, als das Substrat110 verwendet werden. Die Zwischenlage kann aus einem elastischen Material bestehen, wie einem Band, einem Polyimid und/oder einem Kunststoffmaterial, ist jedoch nicht darauf beschränkt. Sie kann des Weiteren eine einzelne oder eine Mehrzahl von strukturierten Wiederverbindungs-Zwischenschichten, ein passives Bauelement oder dergleichen beinhalten. - In einer Ausführungsform ist die erste Substratbondkontaktstelle
111 mit dem ersten Chip120 verbunden, und die zweite Substratbondkontaktstelle112 ist mit einem zweiten Chip130 großer Abmessung verbunden. Der zweite Chip130 weist einen Hohlraum140 auf und ist an dem ersten Chip120 mit reduzierter Abmessung angebracht, indem ermöglicht wird, dass der erste Chip120 innerhalb eines inneren Teils des Hohlraums140 eingeschlossen ist. - Der erste Chip
120 und der zweite Chip130 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen121 und131 entlang aller vier Seiten der Chips120 und130 ausgebildet sind. Alternativ sind der erste und der zweite Chip120 und130 vom Typ mit mittigen Kontaktstellen oder von einem Typ mit Kantenkontaktstellen, bei dem die Chipkontaktstellen121 und131 entlang zweier Seiten der Chips120 und130 ausgebildet sind. - Des Weiteren weisen der erste Chip
120 und der zweite Chip130 aktive Oberflächen auf, auf denen die Chipkontaktstellen121 und131 ausge bildet sind. Die aktiven Oberflächen des ersten Chips120 und des zweiten Chips130 sind so ausgebildet, dass sie in die gleiche Richtung weisen, z.B. nach oben. Nicht aktive Oberflächen des ersten und des zweiten Chips120 und130 , welche die jeweils andere Seite der Chips120 ,130 bilden, werden für Anbringungszwecke verwendet. Der erste Chip120 und der zweite Chip130 werden mittels eines leitfähigen oder isolierenden Klebemittels an dem Substrat110 angebracht. Es versteht sich, dass auch andere Anbringungstechniken eingesetzt werden können, um den ersten Chip120 und den zweiten Chip130 an dem Substrat110 anzubringen. - Die Chipkontaktstellen
121 des ersten Chips120 sind mittels erster Bonddrähte151 mit den ersten Substratbondkontaktstellen111 elektrisch verbunden, und die Chipkontaktstellen131 des zweiten Chips130 sind mittels zweiter Bonddrähte152 mit den zweiten Substratbondkontaktstellen112 elektrisch verbunden. - Der Hohlraum
140 ist zum Beispiel mittels eines selektiven Ätzprozesses auf der nicht aktiven Oberfläche des zweiten Chips130 gebildet. Es versteht sich, dass auch andere Prozesse zur Bildung des Hohlraums140 eingesetzt werden können. Der Hohlraum140 sollte tief genug ausgebildet werden, um sicherzustellen, dass die Höhe des ersten Chips120 und die Schleifenhöhe der ersten Bonddrähte151 in den Hohlraum140 hineinpassen. - Der erste Chip
120 , die ersten Bonddrähte151 und Bondbereiche der ersten Bonddrähte151 innerhalb des Hohlraums140 sind durch eine isolierende Schicht141 verkapselt. Es versteht sich jedoch, dass die isolierende Schicht141 nicht gebildet zu werden braucht, wenn ein Klebemittel160 , das zur Anbringung des ersten und des zweiten Chips120 und130 an dem Substrat110 verwendet wird, als ein isolierendes Klebemittel angebracht wird. Wenn das Klebemittel160 jedoch als ein leit fähiges Klebemittel angebracht wird, wird zweckmäßigerweise die isolierende Schicht141 gebildet, die als ein Isolationsmaterial wirkt. Wenn die isolierende Schicht141 nicht gebildet wird, da das Klebemittel160 als ein isolierendes Klebemittel verwendet wird, kann der innere Teil des Hohlraums140 auch unausgefüllt bleiben, wobei der erste Chip120 durch den zweiten Chip130 unabhängig davon abgeschirmt ist, ob der innere Teil des Hohlraums140 verkapselt ist oder nicht. - Der zweite Chip
130 , die zweiten Bonddrähte152 und Bondbereiche der zweiten Bonddrähte152 können durch einen Packungskörper170 verkapselt sein. Lotkugeln180 sind an den Anschlüssen115 des Substrats110 angebracht, die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln180 sind mittels Verbinden mit den Substratbondkontaktstellen111 und112 über eine nicht gezeigte, auf dem Substrat110 ausgebildete Schaltkreiszwischenverbindung mit dem ersten Chip120 und dem zweiten Chip130 elektrisch verbunden. - In einer Ausführungsform beträgt die Dicke t1 des zweiten Chips
130 ungefähr 200μm bis 350μm, und die Tiefe t2 des Hohlraums140 , der in der Mitte der nicht aktiven Oberfläche des zweiten Chips130 ausgebildet ist, beträgt ungefähr 150μm bis 300μm. Des Weiteren liegen die Dicke b des ersten Chips120 , der sich innerhalb des Hohlraums140 befindet, die Höhen c und g der Bonddrähte151 und152 des ersten und des zweiten Chips120 ,130 und der Abstand d zwischen den Bonddrähten151 des ersten Chips120 und dem Rand des Hohlraums140 alle jeweils im Bereich von ungefähr 50μm bis 100μm. In einer Ausführungsform beträgt die Dicke a des Klebemittels160 ungefähr 20μm bis 50μm, und die Dicke h des Packungskörpers170 beträgt ungefähr 300μm bis 450μm. - In einer Ausführungsform ist der erste Chip
120 mit reduzierter Abmessung, der sich im Inneren des Hohlraums140 befindet, ein Hochfre quenz(HF)-Chip, und der zweite Chip130 mit großer Abmessung mit dem Hohlraum140 ist ein Chip für einen Speicher oder einen Logikschaltkreis. Im Allgemeinen ist die Abmessung des HF-Chips im Vergleich zu dem Chip mit großer Abmessung einiges geringer. - Ein Verfahren zur Herstellung der Mehrchippackung gemäß den
1 und2 wird nachfolgend unter Bezugnahme auf die3A bis5B beschrieben. In dieser Ausführungsform werden als Beispiel der erste Chip120 mit reduzierter Abmessung mit der Mehrzahl von Chipkontaktstellen121 auf einer aktiven Oberfläche A und der zweite Chip130 mit großer Abmessung mit der Mehrzahl von Chipkontaktstellen131 auf einer aktiven Oberfläche C hergestellt. - Wie in den
3A und3B gezeigt, wird der Hohlraum140 mit der Tiefe t2 mittels Durchführen zum Beispiel eines selektiven Ätzprozesses oder eines anderen Prozesses gebildet. Der selektive Ätzprozess verwendet eine Maske auf einer nicht aktiven Oberfläche D des zweiten Chips130 . Der Hohlraum140 weist genug Raum auf, um den ersten Chip120 und die Bonddrähte121 zu umschließen. - Wie in den
4A und4B gezeigt, wird eine nicht aktive Oberfläche B des ersten Chips120 unter Verwendung eines leitfähigen oder isolierenden Klebemittels, wie Epoxid, an dem Substrat110 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zum Anbringen des ersten Chips120 und des zweiten Chips130 an dem Substrat110 eingesetzt werden können. Als exemplarische Ausführungsform wird der erste Chip120 in der Mitte des Hohlraums140 auf dem Substrat110 angebracht. - Ein erster Drahtbondprozess wird unter Verwendung der ersten Bonddrähte
151 durchgeführt, die aus einem leitfähigen Material bestehen, zum Beispiel aus Gold (Au), um die auf der aktiven Oberfläche A des ersten Chips120 ausgebildeten Chipkontaktstellen121 mit den entsprechenden ersten Substratbondkontaktstellen111 des Substrats110 elektrisch zu verbinden. Es versteht sich, dass auch andere leitfähige Materialien eingesetzt werden können. - Die isolierende Schicht
141 , die mittels eines Epoxidharzes gegossen wird, wird gebildet, um den ersten Chip120 , die ersten Bonddrähte151 und die Bondbereiche der ersten Bonddrähte151 zu verkapseln. In einer Ausführungsform wird die isolierende Schicht141 in einer solchen Weise gebildet, dass sie sich nicht über das Gebiet des Hohlraums140 hinauserstreckt und den Innenraum des Hohlraums140 füllt. Demgemäß wird die isolierende Schicht141 in Abhängigkeit von der Art des Klebemittels, das zur Anbringung des ersten und des zweiten Chips120 ,130 an dem Substrat110 verwendet wird, gebildet oder nicht gebildet. Mit anderen Worten sollte die isolierende Schicht141 bei Verwendung eines leitfähigen Klebemittels mit einem Gießprozess gebildet werden, der das Auftreten eines elektrischen Kurzschlusses verringert oder verhindert und/oder geeignete Isolationseigenschaften sicherstellt. Alternativ braucht bei Verwendung eines isolierenden Klebemittels die isolierende Schicht141 nicht gebildet zu werden, um so den Herstellungsprozess zu vereinfachen, wobei der Innenraum des Hohlraums140 unausgefüllt belassen wird. - Wie in den
5A und5B gezeigt, wird die nicht aktive Oberfläche D des zweiten Chips130 , an welcher der Hohlraum140 ausgebildet ist, unter Verwendung von zum Beispiel einem leitfähigen oder isolierenden Klebemittel160 , d.h. einem Epoxidharz, an dem Substrat110 angebracht, um den ersten Chip120 und die ersten Bonddrähte151 einzuschließen. - Wieder bezugnehmend auf die
1 und2 wird unter Verwendung der zweiten Bonddrähte152 ein zweiter Drahtbondprozess durchgeführt. - Der Packungskörper
170 , der zum Beispiel aus Epoxidharz besteht, wird mittels eines Gießprozesses gebildet, um den zweiten Chip130 , die zweiten Bonddrähte152 und Bondbereiche der zweiten Bonddrähte152 zu verkapseln. Nach Beendigung des Gießprozesses werden die Lotkugeln180 , die als externe Verbindungsanschlüsse verwendet werden können, an den Anschlüssen115 angebracht. - In einer alternativen Ausführungsform wird ein Flip-Chip-Bondverfahren eingesetzt, das Bondhügel verwendet, um die Chipkontaktstellen der Halbleiterchips mit den Substratbondkontaktstellen elektrisch zu verbinden. Des Weiteren wird in einer anderen Ausführungsform ein heterogenes Bondverfahren angewendet, das sowohl das Flip-Chip-Bondverfahren als auch das Drahtbondverfahren einsetzen kann.
- Wenn z.B. der obere Chip
130 mit großer Abmessung über dem unteren Chip120 mit reduzierter Abmessung gestapelt ist, braucht gemäß der vorstehend beschriebenen Mehrchippackung der obere Chip130 keinen Überhangbereich aufzuweisen und ein Raum zum Drahtbonden des unteren Chips kann ohne Verwendung eines separaten Abstandshalters bereitgestellt werden. Des Weiteren kann der untere Chip120 von Rauschen isoliert werden, das von dem oberen Chip130 erzeugt wird. - Eine weitere Mehrchippackung gemäß der Erfindung wird nun unter Bezugnahme auf die
6 und7 beschrieben. Wie in den6 und7 gezeigt, sind ein erster Chip220 mit reduzierter Abmessung und ein zweiter Chip230 mit reduzierter Abmessung auf einer Oberseite eines Substrats210 , auf der eine Mehrzahl von Substratbondkontaktstellen211 ,212 und213 ausgebildet sind, und/oder auf der Unterseite des Substrats210 angebracht, auf der eine Mehrzahl von Anschlüssen215 ausgebildet sind. Es versteht sich, dass das gleiche Substrat, das in den vorigen Ausführungsformen verwendete wurde, das Substrat210 ersetzen kann. - In einer Ausführungsform ist die erste Substratbondkontaktstelle
211 mit dem ersten Chip220 verbunden, die zweite Substratbondkontaktstelle212 ist mit dem zweiten Chip230 verbunden, und die dritte Substratbondkontaktstelle213 ist mit einem dritten Chip240 großer Abmessung verbunden. Der dritte Chip240 weist einen ersten und einen zweiten Hohlraum250 ,260 auf und ist über den oberen Teilen des ersten und des zweiten Chips220 ,230 mit reduzierter Abmessung gebildet. Als Ergebnis ermöglicht dies, dass der erste und der zweite Chip220 ,230 innerhalb eines inneren Teils des ersten bzw. des zweiten Hohlraums250 ,260 eingeschlossen sind. - Der erste, der zweite und der dritte Chip
220 ,230 ,240 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen221 ,231 beziehungsweise241 entlang aller vier Seiten des ersten, des zweiten und des dritten Chips220 ,230 und240 ausgebildet sind. Alternativ sind der erste, zweite und dritte Chip220 ,230 und240 vom Typ mit mittigen Kontaktstellen oder von einem Typ mit Kantenkontaktstellen, bei dem die Chipkontaktstellen221 ,231 und241 entlang zweier Seiten jedes Chips ausgebildet sind. - Des Weiteren weisen aktive Oberflächen des ersten, des zweiten und des dritten Chips
220 ,230 ,240 , auf denen die Chipkontaktstellen221 ,231 und241 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten, des zweiten und des dritten Chips220 ,230 ,240 bilden die jeweils andere Seite und werden für Anbringungszwecke verwendet. Der erste, der zweite und der dritte Chip220 ,230 ,240 werden zum Beispiel durch ein leitfähiges oder isolierendes Klebemittel270 an dem Substrat210 angebracht. Es versteht sich, dass auch andere Techniken zur Anbringung der Halbleiterchips220 ,230 und240 an dem Substrat210 eingesetzt werden können. - Die Chipkontaktstellen
221 des ersten Chips220 werden mittels erster Bonddrähte222 mit den ersten Substratbondkontaktstellen211 elektrisch verbunden, und die Chipkontaktstellen231 des zweiten Chips werden mittels zweiter Bonddrähte232 mit den zweiten Substratbondkontaktstellen212 elektrisch verbunden. Außerdem werden die Chipkontaktstellen241 des dritten Chips240 mittels dritter Bonddrähte242 mit den dritten Substratbondkontaktstellen241 elektrisch verbunden. - Der erste und der zweite Hohlraum
250 ,260 werden zum Beispiel mittels eines selektiven Ätzprozesses an der nicht aktiven Oberfläche des dritten Chips240 gebildet. Es versteht sich, dass auch andere Prozesse zur Bildung der Hohlräume eingesetzt werden können. Der erste und der zweite Hohlraum250 ,260 werden tief genug ausgebildet, um sicherzustellen, dass die Höhen des ersten und des zweiten Chips220 ,230 sowie die Schleifenhöhen der ersten und zweiten Bonddrähte222 ,232 in die Hohlräume250 ,260 hineinpassen. - Der erste Chip
220 , die ersten Bonddrähte222 und Bondbereiche der ersten Bonddrähte222 innerhalb des ersten Hohlraums250 sind durch eine erste isolierende Schicht251 verkapselt. Des Weiteren sind der zweite Chip230 , die zweiten Bonddrähte232 und Bondbereiche der zweiten Bonddrähte232 innerhalb des zweiten Hohlraums260 durch eine zweite isolierende Schicht261 verkapselt. - In einer Ausführungsform, die ein isolierendes Klebemittel zur Anbringung des ersten, des zweiten und des dritten Chips
220 ,230 ,240 an dem Substrat210 verwendet, brauchen die isolierenden Schichten251 und261 nicht gebildet zu werden. In einer alternativen Ausführungsform, die ein leitfähiges Klebemittel270 verwendet, werden die isolierenden Schichten251 und261 unter Berücksichtigung der geforderten Isolationseigenschaften gebildet. Mit anderen Worten werden bei Verwendung eines isolierenden Klebemittels als dem Klebemittel270 die isolierenden Schichten251 und261 nicht unbedingt gebildet, und die inneren Teile der Hohlräume250 und260 können unausgefüllt bleiben, da der erste und der zweite Chip220 ,230 durch den dritten Chip240 unabhängig davon abgeschirmt werden, ob die inneren Teile der Hohlräume250 und260 verkapselt wurden oder nicht. - Der dritte Chip
240 , die dritten Bonddrähte242 und Bondbereiche der dritten Bonddrähte242 werden durch einen Packungskörper280 verkapselt. Lotkugeln290 werden an den Anschlüssen215 des Substrats210 angebracht, die als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln290 werden durch Verbindung mit den Substratbondkontaktstellen211 und212 über eine nicht gezeigte, auf dem Substrat210 ausgebildete Schaltkreiszwischenverbindung mit dem ersten, dem zweiten und dem dritten Chip220 ,230 ,240 elektrisch verbunden. - Demgemäß kann, wie in exemplarischen Ausführungsformen gezeigt, ein Mehrchip konfiguriert werden, bei dem der obere Chip
240 mit großer Abmessung eine Mehrzahl von auf der nicht aktiven Oberfläche desselben ausgebildeten Hohlräumen250 ,260 aufweist und eine Mehrzahl von Chips220 ,230 mit reduzierter Abmessung in den Hohlräumen250 ,260 eingeschlossen sind. - Wenn der obere Chip mit großer Abmessung über den unteren Chips mit reduzierter Abmessung gestapelt ist, wird in der Mehrchippackung gemäß der Erfindung verhindert, dass der obere Chip einen Überhangbereich aufweist, und ein Raum zum Drahtbonden der unteren Chips wird ohne Verwendung eines separaten Abstandshalters bereitgestellt. Des Weiteren sind die unteren Chips gegenüber Rauschen isoliert, das eventuell von dem oberen Chip erzeugt wird. Des Weiteren wird in einem Fall, in dem sich die Mehrzahl von unteren Chips unter dem oberen Chip befindet, ein Interferenzphänomen, wie Übersprechen, zwischen der Mehrzahl von unteren Chips reduziert oder verhindert.
- Es versteht sich, dass das Verfahren zur Herstellung dieser Mehrchippackung im Wesentlichen gleich dem zuvor erläuterten Verfahren ist, mit der Ausnahme, dass der erste und der zweite Hohlraum
250 ,260 in einem inneren Teil des dritten Chips240 gebildet werden, wo der erste und der zweite untere Chip220 ,230 platziert werden. - Eine weitere Mehrchippackung gemäß der Erfindung wird nachfolgend unter Bezugnahme auf die
8 ,9A und9B beschrieben. In dieser Mehrchippackung ist ein erster Chip320 auf einer Oberseite eines Substrats310 , auf dem eine Mehrzahl von Substratbondkontaktstellen311 und312 ausgebildet ist, und/oder auf einer Unterseite des Substrats310 angebracht, auf der eine Mehrzahl von Anschlüssen315 ausgebildet ist. Es versteht sich, dass das gleiche Substrat, das in den vorigen Ausführungsformen verwendet wird, das Substrat310 ersetzen kann. - In einer Ausführungsform ist die erste Substratbondkontaktstelle
311 mit dem ersten Chip320 verbunden, und die zweite Substratbondkontaktstelle312 ist mit einem zweiten Chip330 verbunden. Der zweite Chip330 weist eine Vertiefung340 auf und ist über einem oberen Teil des rechteckigen ersten Chips320 ausgebildet, wobei der erste Chip320 innerhalb eines inneren Teils der Vertiefung340 eingeschlossen ist. Des Weiteren ist der zweite Chip330 über dem ersten Chip320 in einer Richtung senkrecht zur Ebene des ersten Chips320 gestapelt und an dem Substrat310 angebracht. Es versteht sich, dass der erste Chip320 und der zweite Chip330 von rechteckförmiger Gestalt sein können. - Die Vertiefung
340 ist als dreidimensionaler Raum ausgebildet, in dem sich der erste Chip320 befindet. Es versteht sich, dass sich die Vertie fung340 auch durchgehend in einer Richtung des zweiten Chips330 erstrecken kann. - Der erste Chip
320 und der zweite Chip330 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen321 und331 entlang aller vier Seiten der Chips320 und330 ausgebildet sind. Alternativ sind der erste und der zweite Chip320 ,330 vom Typ mit mittigen Kontaktstellen oder vom Typ mit Kantenkontaktstellen ausgebildet, bei dem die Chipkontaktstellen321 und331 entlang zweier Seiten der Chips320 und330 ausgebildet sind. - Des Weiteren weisen der erste Chip
320 und der zweite Chip330 eine aktive Oberfläche auf. Die aktiven Oberflächen des ersten Chips320 und des zweiten Chips330 sind so ausgebildet, dass sie in die gleiche Richtung weisen. Nicht aktive Oberflächen des ersten und des zweiten Chips320 und330 , welche die jeweils andere Chipseite bilden, werden für Anbringungszwecke verwendet. Der erste Chip320 und der zweite Chip330 werden zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels350 an dem Substrat310 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zum Anbringen des ersten Chips320 und des zweiten Chips330 an dem Substrat310 verwendet werden können. - Die Chipkontaktstellen
321 des ersten Chips320 sind mittels erster Bonddrähte322 mit den ersten Substratbondkontaktstellen311 elektrisch verbunden, und die Chipkontaktstellen331 des zweiten Chips330 sind mittels zweiter Bonddrähte332 mit den zweiten Substratbondkontaktstellen312 elektrisch verbunden. - In einer Ausführungsform wird die auf der nicht aktiven Oberfläche des zweiten Chips
330 ausgebildete Vertiefung340 zum Beispiel durch einen selektiven Ätzprozess gebildet. Es versteht sich, dass auch andere Prozesse zur Bildung der Vertiefung verwendet werden können. Die Vertiefung wird tief genug ausgebildet, um sicherzustellen, dass die Höhe des ersten Chips320 und die Schleifenhöhe der ersten Bonddrähte322 in die Vertiefung340 hineinpassen. - Der erste und der zweite Chip
320 ,330 , die ersten und die zweiten Bonddrähte322 ,332 und Bondbereiche der ersten und zweiten Bonddrähte322 ,332 sind durch einen Packungskörper360 verkapselt. Lotkugeln370 sind an den Anschlüssen315 des Substrats310 angebracht, die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln370 sind durch Verbinden mit den Substratbondkontaktstellen311 und312 über eine nicht gezeigte, auf dem Substrat310 ausgebildete Schaltkreiszwischenverbindung mit dem ersten Chip320 und dem zweiten Chip330 elektrisch verbunden. - Ein Verfahren zur Herstellung dieser Mehrchippackung wird nachfolgend unter Bezugnahme auf die
10A bis12B und die8 ,9A und9B beschrieben. - Der erste Chip
320 mit der Mehrzahl von Chipkontaktstellen321 und der zweite Chip330 mit der Mehrzahl von Chipkontaktstellen331 werden auf einer aktiven Oberfläche A' bereitgestellt. Wie in den10A und10B gezeigt, wird der zweite Chip330 so gebildet, dass er eine Dicke t1 aufweist, und die Vertiefung340 wird so gebildet, dass sie eine Tiefe t2 aufweist, indem der selektive Ätzprozess an einer nicht aktiven Oberfläche B' des zweiten Chips330 unter Verwendung einer Maske durchgeführt wird. Die Vertiefung340 weist ausreichend Raum auf, um den ersten Chip320 und die ersten Bonddrähte321 einzuschließen. - Wie in den
11A und11B gezeigt, ist eine nicht aktive Oberfläche D' des ersten Chips320 zum Beispiel unter Verwendung eines leitfähigen oder isolierenden Klebemittels350 , wie eines Epoxids, an dem Substrat310 angebracht. Es versteht sich, dass auch andere Anbringungstechniken eingesetzt werden können, um den ersten Chip320 an dem Substrat310 anzubringen. In einer Ausführungsform wird der rechteckige erste Chip320 entlang eines Bereichs, in dem sich die Vertiefung340 befindet, auf dem Substrat310 angebracht. - Ein erster Drahtbondprozess wird unter Verwendung der ersten Bonddrähte
322 durchgeführt, die aus einem leitfähigen Material bestehen, zum Beispiel einem Gold(Au)-Draht, um die auf einer aktiven Oberfläche C' des ersten Chips320 ausgebildeten Chipkontaktstellen321 mit den entsprechenden ersten Substratbondkontaktstellen311 auf dem Substrat310 elektrisch zu verbinden. Es versteht sich, dass auch andere Typen von leitfähigem Material verwendet werden können. - Wie in den
12A und12B gezeigt, wird eine nicht aktive Oberfläche B' des zweiten Chips, an der die Vertiefung340 ausgebildet ist, auf dem Substrat310 unter Verwendung des leitfähigen oder isolierenden Klebemittels350 , wie eines Epoxidharzes, angebracht, um den ersten Chip320 und die ersten Bonddrähte321 einzuschließen. Es versteht sich, dass auch andere Anbringungstechniken eingesetzt werden können, um den zweiten Chip330 an dem Substrat310 anzubringen. - Ein zweiter Drahtbondprozess wird unter Verwendung der zweiten Bonddrähte
332 durchgeführt, die aus einem leitfähigen Material bestehen, wie zum Beispiel einem Gold(Au)-Draht, um die auf der aktiven Oberfläche des zweiten Chips330 ausgebildeten Chipkontaktstellen331 mit den entsprechenden zweiten Substratbondkontaktstellen312 des Substrats310 elektrisch zu verbinden. Wiederum versteht es sich, dass auch andere Typen von leitfähigem Material eingesetzt werden können. - Wiederum bezugnehmend auf die
8 ,9A und9B wird der aus einem Epoxidharz bestehende Packungskörper360 durch einen Gießprozess gebildet, um den ersten und den zweiten Chip320 und330 , die ersten und zweiten Bonddrähte322 und332 sowie Bondbereiche der ersten und zweiten Bonddrähte322 und332 zu verkapseln. Nach Beendigung des Gießprozesses werden die Lotkugeln370 , die als externe Verbindungsanschlüsse verwendet werden können, an den Anschlüssen315 angebracht. Dabei kann ein Flip-Chip-Bondverfahren eingesetzt werden, das Bondhügel verwendet, um die Chipkontaktstellen der Halbleiterchips mit den Substratbondkontaktstellen elektrisch zu verbinden. Des Weiteren kann ein heterogenes Bondverfahren angewendet werden, das sowohl das Flip-Chip-Bondverfahren als auch das Drahtbondverfahren verwendet. - Unter Bezugnahme auf die
13 ,14A und14B wird nachfolgend eine weitere Mehrchippackung gemäß der Erfindung beschrieben. In dieser Mehrchippackung sind ein rechteckiger erster und zweiter Chip420 ,430 Seite an Seite auf einer Oberseite eines Substrats410 , auf der eine Mehrzahl von Substratbondkontaktstellen411 ,412 und413 ausgebildet ist, und/oder auf einer Unterseite des Substrats410 angebracht, auf der eine Mehrzahl von Anschlüssen415 ausgebildet ist. Es versteht sich, dass das Substrat410 durch das gleiche Substrat, das in den vorherigen Ausführungsformen verwendet wurde, ersetzt werden kann. - In einer Ausführungsform ist die erste Substratbondkontaktstelle
411 mit dem ersten Chip420 verbunden, die zweite Substratbondkontaktstelle412 ist mit dem zweiten Chip430 verbunden, und die dritte Substratbondkontaktstelle413 ist mit einem rechteckigen dritten Chip440 verbunden. Der dritte Chip440 weist eine erste und zweite Vertiefung450 ,460 auf und ist über oberen Teilen des rechteckigen ersten und zweiten Chips420 ,430 ausgebildet, was ermöglicht, dass der erste und der zweite Chip420 ,430 innerhalb der inneren Teile der ersten und der zweiten Vertiefung450 ,460 eingeschlossen sind. Des Weiteren ist der dritte Chip440 über dem ersten und dem zweiten Chip420 ,430 in einer Richtung senkrecht zur Ebene des ersten und des zweiten Chips420 ,430 gestapelt und an dem Substrat410 angebracht. - Der erste, der zweite und der dritte Chip
420 ,430 ,440 sind zum Beispiel von einem Kantenkontaktstellentyp, bei dem Chipkontaktstellen421 und431 entlang aller vier Seiten von jedem der Chips420 und430 ausgebildet sind und Chipkontaktstellen441 des dritten Chips440 entlang vier Seiten mit Ausnahme der Bereiche ausgebildet sind, an denen die erste und die zweite Vertiefung450 und460 positioniert sind. Alternativ sind der erste, der zweite und der dritte Chip420 ,430 ,440 von einem Typ mit mittigen Kontaktstellen oder von einem Kantenkontaktstellentyp, bei dem die Chipkontaktstellen421 ,431 und441 entlang von zwei Seiten jedes Chips ausgebildet sind. - Des Weiteren weisen aktive Oberflächen des ersten, des zweiten und des dritten Chips
420 ,430 ,440 , auf denen die Chipkontaktstellen421 ,431 und441 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten, des zweiten und des dritten Chips420 ,430 ,440 , welche die jeweils andere Chipseite bilden, werden für Anbringungszwecke verwendet. Der erste, der zweite und der dritte Chip420 ,430 ,440 sind zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels an dem Substrat410 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zur Anbringung der Chips420 ,430 und440 an dem Substrat410 verwendet werden können. - Die Chipkontaktstellen
421 des ersten Chips420 sind mittels erster Bonddrähte422 mit den ersten Substratbondkontaktstellen411 elektrisch verbunden, und die Chipkontaktstellen431 des zweiten Chips430 sind mittels zweiter Bonddrähte432 mit den zweiten Substratbondkontaktstellen412 elektrisch verbunden. Außerdem sind die Chipkontaktstellen441 des dritten Chips440 mittels dritter Bonddrähte442 mit den dritten Substratbondkontaktstellen413 elektrisch verbunden. - In einer Ausführungsform sind die erste und die zweite Vertiefung
450 und460 zum Beispiel mittels eines selektiven Ätzprozesses auf einer nicht aktiven Oberfläche des dritten Chips440 ausgebildet. Es versteht sich, dass auch andere Prozesse zur Bildung der Vertiefungen verwendet werden können. Die Tiefen der ersten und der zweiten Vertiefung450 ,460 sind groß genug, um sicherzustellen, dass die Höhen des ersten und des zweiten Chips420 ,430 sowie die Schleifenhöhen der ersten und zweiten Bonddrähte421 ,431 in die Vertiefungen450 ,460 hineinpassen. - Der erste, der zweite und der dritte Chip
420 ,430 ,440 , die ersten, zweiten und dritten Bonddrähte422 ,432 ,442 sowie Bondbereiche der ersten, zweiten und dritten Bonddrähte422 ,432 ,442 sind mittels eines Packungskörpers480 verkapselt. Lotkugeln490 , die als externe Verbindungsanschlüsse verwendet werden können, sind an den Anschlüssen415 des Substrats410 angebracht. Die Lotkugeln490 sind mit dem ersten Chip420 , dem zweiten Chip430 und dem dritten Chip440 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat410 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen411 ,412 und413 verbunden sind. - Ein Verfahren zur Herstellung dieser Mehrchippackung ist ähnlich dem Verfahren zur Herstellung der Mehrchippackung gemäß den vorherigen exemplarischen Ausführungsformen der Erfindung.
- In einer alternativen Ausführungsform versteht es sich, dass eine Mehrzahl von Packungen im Allgemeinen gleichzeitig hergestellt und dann im letzten Stadium des Prozesses in einzelne Packungen separiert werden kann. Des Weiteren versteht es sich, dass eine Mehrchippackung, die gleichzeitig eine oder mehrere Hohlräume und/oder eine oder mehrere Vertiefungen aufweist, mittels Kombinieren verschiedener Aspekte der vorstehend beschriebenen Ausführungsformen der Erfindung hergestellt werden kann.
- Als weitere Ausführungsform wird nachfolgend eine erfindungsgemäße Mehrchippackung unter Bezugnahme auf die
15 und16 beschrieben. In dieser Mehrchippackung sind ein erster Chip520 mit reduzierter Abmessung und ein zweiter Chip530 jeweils auf einer Oberseite eines Substrats510 , auf der eine Mehrzahl von Substratbondkontaktstellen511 ,512 und513 ausgebildet ist, und/oder auf einer Unterseite des Substrats510 angebracht, auf der eine Mehrzahl von Anschlüssen515 ausgebildet ist. Als beispielhafte Ausführungsform kann der zweite Chip530 von rechteckförmiger Gestalt sein. Es versteht sich, dass das Substrat510 durch das gleiche Substrat, das in den vorherigen Ausführungsformen verwendet wurde, ersetzt werden kann. - In einer Ausführungsform ist die erste Substratbondkontaktstelle
511 mit dem ersten Chip520 mit reduzierter Abmessung verbunden, die zweite Substratbondkontaktstelle512 ist mit dem rechteckigen zweiten Chip530 verbunden, und die dritte Substratbondkontaktstelle513 ist mit einem dritten Chip540 mit großer Abmessung verbunden. Der dritte Chip540 weist einen Hohlraum550 und eine Vertiefung560 auf und ist über dem ersten Chip520 mit reduzierter Abmessung und dem rechteckigen zweiten Chip530 gestapelt bzw. ausgebildet. - Speziell ist der dritte Chip
540 mit großer Abmessung an dem Substrat510 angebracht, was ermöglicht, dass der erste Chip520 mit reduzierter Abmessung innerhalb eines inneren Teils des Hohlraums550 eingeschlossen ist und der rechteckige zweite Chip530 innerhalb eines inneren Teils der Vertiefung560 eingeschlossen ist. - Der erste, der zweite und der dritte Chip
520 ,530 ,540 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen521 ,531 beziehungsweise541 entlang aller vier Seiten des ersten, des zweiten und des dritten Chips520 ,530 und540 ausgebildet sind. Alternativ sind der erste, der zweite und der dritte Chip520 ,530 ,540 von einem Typ mit mittigen Kontaktstellen oder von einem Kantenkontaktstellentyp, bei dem die Chipkontaktstellen521 ,531 ,541 entlang von zwei Seiten jedes Chips ausgebildet sind. - Des Weiteren weisen aktive Oberflächen des ersten, des zweiten und des dritten Chips
520 ,530 ,540 , auf denen die Chipkontaktstellen521 ,531 ,541 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten, des zweiten und des dritten Chips520 ,530 ,540 , welche die jeweils andere Chipseite bilden, werden zu Anbringungszwecken verwendet. Der erste, der zweite und der dritte Chip520 ,530 ,540 sind zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels570 an dem Substrat510 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zur Anbringung der Chips520 ,530 ,540 an dem Substrat510 eingesetzt werden können. - Die Chipkontaktstellen
521 des ersten Chips520 sind mittels erster Bonddrähte522 mit den ersten Substratbondkontaktstellen511 elektrisch verbunden, und die Chipkontaktstellen531 des zweiten Chips530 sind mittels zweiter Bonddrähte532 mit den zweiten Substratbondkontaktstellen512 elektrisch verbunden. Außerdem sind die Chipkontaktstellen541 des dritten Chips540 mittels dritter Bonddrähte542 mit den dritten Substratbondkontaktstellen513 elektrisch verbunden. - In einer Ausführungsform werden der Hohlraum
550 und die Vertiefung560 auf einer nicht aktiven Oberfläche des dritten Chips zum Beispiel mittels eines selektiven Ätzprozesses gebildet. Mit anderen Worten bilden der Hohlraum550 und die Vertiefung560 einen dreidimensionalen Raum im dritten Chip540 . Es versteht sich, dass auch andere Prozesse zur Bildung der Vertiefungen eingesetzt werden können. Der Hohlraum550 und die Vertiefung560 sind tief genug, um sicherzustellen, dass die Höhen des ersten Chips520 mit reduzierter Abmessung und des rechteckigen zweiten Chips530 sowie die Schleifenhöhen der ersten und zweiten Bonddrähte522 und532 in den Hohlraum550 bzw. die Vertiefung560 hineinpassen. - Der erste Chip
520 , die ersten Bonddrähte522 und Bondbereiche der ersten Bonddrähte522 innerhalb des Hohlraums550 können durch eine isolierende Schicht551 verkapselt sein. In einer Ausführungsform, bei der das isolierende Klebemittel570 verwendet wird, kann die isolierende Schicht551 optional unter Berücksichtigung der erforderlichen Isolationseigenschaft gebildet werden. Mit anderen Worten braucht die isolierende Schicht541 nicht unbedingt gebildet zu werden und der innere Teil des Hohlraums540 kann unausgefüllt bleiben, wenn ein isolierendes Klebemittel570 verwendet wird, da der erste Chip520 durch den zweiten Chip530 abgeschirmt ist, unabhängig davon, ob der innere Teil des Hohlraums540 verkapselt wurde oder nicht. - Der zweite und der dritte Chip
530 ,540 , die zweiten und dritten Bonddrähte532 ,542 sowie Bondbereiche der zweiten und dritten Bonddrähte532 beziehungsweise542 sind durch einen Packungskörper580 verkapselt. Lotkugeln590 sind an den Anschlüssen515 des Substrats510 angebracht, die als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln590 sind mit dem ersten Chip520 , dem zweiten Chip530 und dem dritten Chip540 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat510 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen511 ,512 und513 verbunden werden. - Demgemäß kann, wie in einer exemplarischen Ausführungsform gezeigt, eine Mehrchippackung konfiguriert werden, bei welcher der obere Chip
540 mit großer Abmessung einen oder mehrere Hohlräume550 und/oder eine oder mehrere Vertiefungen560 aufweist, die auf einer nicht aktiven Oberfläche desselben ausgebildet sind, und einer oder mehrere Chips520 mit reduzierter Abmessung und/oder einer oder mehrere rechteckige Chips530 innerhalb der Hohlräume550 und/oder Vertiefungen560 eingeschlossen sind. - In einer weiteren Ausführungsform wird nachfolgend eine Mehrchippackung unter Bezugnahme auf
17 beschrieben. Bei dieser Mehrchippackung sind ein erster Chip620 mit reduzierter Abmessung und ein erstes und ein zweites passives Bauelement631 ,632 auf einer Oberseite eines Substrats610 , auf der eine Mehrzahl von Substratbondkontaktstellen611 und612 ausgebildet ist, und/oder auf der Unterseite des Substrats610 angebracht, auf der eine Mehrzahl von Anschlüssen615 ausgebildet ist. Es versteht sich, dass das Substrat610 durch das gleiche Substrat, das in den vorherigen beispielhaften Ausführungsformen verwendet wurde, ersetzt werden kann. - In einer Ausführungsform ist die erste Substratbondkontaktstelle
611 mit dem ersten Chip620 mit reduzierter Abmessung verbunden, und die zweite Substratbondkontaktstelle612 ist mit einem zweiten Chip640 großer Abmessung verbunden. Des Weiteren können das erste und das zweite passive Bauelement631 und632 zum Beispiel aus einem Kapazitätsbauelement, einem Induktionsbauelement und/oder einem Widerstandsbauelement bestehen, sind jedoch nicht darauf beschränkt. - Der zweite Chip
640 weist einen Hohlraum650 auf und ist auf oberen Teilen des ersten Chips620 mit reduzierter Abmessung gestapelt, und das erste und das zweite passive Bauelement631 ,632 sind auf dem Substrat610 angebracht, was ermöglicht, dass der erste Chip620 mit reduzierter Abmessung und das erste und das zweite passive Bauelement631 ,632 innerhalb eines inneren Teils des Hohlraums650 eingeschlossen sind. - Speziell ist der Hohlraum
650 in der Form eines dreidimensionalen Raums ausgebildet, indem eine Unterseite des zweiten Chips640 mit großer Abmessung mit einer Ausnehmung versehen ist. In einer Ausführungsform kann der dreidimensionale Raum die Form der vorstehend beschriebenen Vertiefung aufweisen. - Der erste und der zweite Chip
620 ,640 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen621 und641 entlang aller vier Seiten der Chips620 und640 ausgebildet sind. Alternativ sind der erste und der zweite Chip620 und640 von einem Typ mit mittigen Kontaktstellen oder von einem Kantenkontaktstellentyp, bei dem die Chipkontaktstellen621 und641 entlang von zwei Seiten der Chips620 und640 ausgebildet sind. - Des Weiteren weisen aktive Oberflächen des ersten Chips
620 und des zweiten Chips640 , auf denen die Chipkontaktstellen621 und641 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten und des zweiten Chips620 ,640 , welche die jeweils andere Chipseite bilden, werden zu Anbringungszwecken verwendet. Der erste Chip620 und der zweite Chip640 sind zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels670 an dem Substrat610 angebracht. Des Weiteren sind in einer Ausführungsform das erste und das zweite passive Bauelement631 und632 zum Beispiel mittels eines leitfähigen Klebemittels an dem Substrat610 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zur Anbringung der Chips und passiven Bauelemente an dem Substrat eingesetzt werden können. - Die Chipkontaktstellen
621 des ersten Chips620 sind mittels erster Bonddrähte622 mit den ersten Substratbondkontaktstellen611 elektrisch verbunden, und die Chipkontaktstellen641 des zweiten Chips640 sind mittels zweiter Bonddrähte642 mit den zweiten Substratbondkontaktstellen612 verbunden. - Der Hohlraum
650 ist tief genug ausgebildet, um sicherzustellen, dass eine Höhe des ersten Chips620 mit reduzierter Abmessung, Höhen des ersten und des zweiten passiven Bauelements631 ,632 sowie eine Schleifenhöhe der ersten Bonddrähte622 in den Hohlraum650 hineinpassen. Der erste Chip620 , das erste und das zweite passive Bauelement631 ,632 , die ersten Bonddrähte622 und Bondbereiche der ersten Bonddrähte622 innerhalb des Hohlraums650 sind durch eine isolierende Schicht651 verkapselt. - Der zweite Chip
640 , die zweiten Bonddrähte642 und Bondbereiche der zweiten Bonddrähte642 sind durch einen Packungskörper680 verkapselt. Lotkugeln690 sind an den Anschlüssen615 des Substrats610 angebracht, die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln690 sind mit dem ersten Chip620 und dem zweiten Chip640 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat610 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen611 und612 verbunden sind. - Demgemäß kann eine Mehrchippackung realisiert werden, bei der eine Mehrzahl von Hohlräumen bzw. Vertiefungen oder eine Kombination derselben auf der nicht aktiven Oberfläche des oberen Chips mit großer Abmessung ausgebildet ist.
- Eine Mehrchippackung gemäß einer weiteren Ausführungsform der Erfindung wird nachfolgend unter Bezugnahme auf
18 beschrieben. In dieser Mehrchippackung sind mehrere Chips auf einem oberen Teil und einem unteren Teil eines Substrats710 gestapelt. Bei der gezeigten Ausführungsform ist eine Mehrzahl von Substratbondkontaktstellen711 und712 auf einer Oberseite ausgebildet, und eine Mehrzahl von Substratbondkontaktstellen713 und714 sowie eine Mehrzahl von Anschlüssen715 sind auf einer Unterseite ausgebildet. - In einer Ausführungsform stellt das Substrat
710 einen Teil einer Zwischenlage dar, wie vorstehend erörtert, welche die mehreren Chips auf dem oberen Teil und dem unteren Teil des Substrats710 stapeln kann. Es kann auch das gleiche Substrat wie in den vorhergehenden Ausführungsformen der Erfindung als Substrat710 verwendet werden. - Ein erster Chip
720 mit reduzierter Abmessung ist an dem oberen Teil des Substrats710 angebracht. Ein zweiter Chip730 mit großer Abmessung weist einen dreidimensionalen Raum761 in der Form eines Hohlraums oder einer Vertiefung über dem ersten Chip720 auf und ist an dem oberen Teil des Substrats710 angebracht, was ermöglicht, dass der erste Chip720 mit reduzierter Abmessung durch einen inneren Teil des dreidimensionalen Zwischenraums761 eingeschlossen ist. - In der gleichen Weise wie der erste und der zweite Chip
720 ,730 sind ein dritter Chip740 mit reduzierter Abmessung an dem unteren Teil des Substrats710 direkt gegenüber von dem ersten Chip720 und ein vierter Chip750 mit großer Abmessung angebracht. Letzterer weist einen dreidimensionalen Raum762 in der Form eines Hohlraums oder einer Vertiefung über dem dritten Chip740 mit reduzierter Abmessung auf, um diesen innerhalb eines Teils des dreidimensionalen Raums762 aufzunehmen, d.h. einzuschließen. - In einer Ausführungsform sind die dreidimensionalen Räume
761 und762 auf nicht aktiven Oberflächen des zweiten Chips730 beziehungsweise des vierten Chips750 ausgebildet. - In der gezeigten Ausführungsform sind die ersten Substratbondkontaktstellen
711 mit dem ersten Chip720 verbunden, die zweiten Substratbondkontaktstellen712 sind mit dem zweiten Chip730 verbunden, die dritten Substratbondkontaktstellen713 sind mit dem dritten Chip740 verbunden, und die vierten Substratbondkontaktstellen714 sind mit dem vierten Chip750 verbunden. - Der erste, zweite, dritte und vierte Chip
720 ,730 ,740 ,750 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen721 ,731 ,741 beziehungsweise751 entlang aller vier Seiten von jedem der Chips720 ,720 ,740 ,750 ausgebildet sind. Alternativ sind der erste, der zweite, der dritte und der vierte Chip720 ,730 ,740 ,750 von einem Typ mit mittigen Kontaktstellen oder einem Typ mit Kantenkontaktstellen, bei dem die Chipkontaktstellen721 ,731 ,741 ,751 entlang von zwei Seiten jedes Chips ausgebildet sind. - Die Chipkontaktstellen
721 des ersten Chips720 sind mittels erster Bonddrähte722 mit den ersten Substratbondkontaktstellen711 elektrisch verbunden, und die Chipkontaktstellen731 des zweiten Chips730 sind mittels zweiter Bonddrähte732 mit den zweiten Substratbondkontaktstellen712 elektrisch verbunden. Außerdem sind die Chipkontaktstellen741 des dritten Chips mittels dritter Bonddrähte742 mit den dritten Substratbondkontaktstellen713 elektrisch verbunden, und die Chipkontaktstellen751 des vierten Chips750 sind mittels vierter Bonddrähte752 mit den vierten Substratbondkontaktstellen714 elektrisch verbunden. - Der zweite und der vierte Chip
730 ,750 , die zweiten und vierten Bonddrähte732 ,752 sowie Bondbereiche der zweiten und vierten Bonddrähte732 ,752 sind jeweils von einem Packungskörper781 ,782 verkapselt. - Lotkugeln
790 , die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können, sind an den Anschlüssen715 des Substrats710 angebracht. Die Lotkugeln790 sind mit dem ersten, dem zweiten, dem dritten und dem vierten Chip720 ,730 ,740 ,750 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat710 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen711 ,713 ,714 ,715 verbunden sind. - Demgemäß umfasst die Erfindung auch Mehrchippackungen, bei denen eine Mehrzahl von Hohlräumen oder Vertiefungen oder eine Kombination derselben an der oberen und/oder unteren Oberfläche des Substrats ausgebildet sind.
- Wenigstens ein oberer Chip und wenigstens ein unterer Chip sind erfindungsgemäß auf der oberen und/oder unteren Oberfläche des Substrats ausgebildet. Der obere Chip ist über einem unteren Chip oder mehreren unteren Chips gestapelt. Es kann auch mehr als ein oberer Chip vorhanden sein, der über einem oder mehreren unteren Chips gestapelt ist, oder irgendeine Kombination von gestapelten oberen Chips und unteren Chips auf der oberen und/oder unteren Oberfläche des Substrats.
- Gemäß Ausführungsformen der Erfindung braucht der obere Chip keinen Überhangbereich aufzuweisen, z.B. wenn der obere Chip mit großer Abmessung über dem unteren Chip mit reduzierter Abmessung gestapelt ist.
- Gemäß den vorstehenden Ausführungsformen kann ein Hohlraum oder eine Vertiefung in dem oberen Chip mittels eines selektiven Ätzprozesses ausgebildet sein, so dass der obere Chip ohne einen separaten Abstandshalter auf dem unteren Chip gestapelt ist.
- Gemäß der Erfindung kann der untere Chip vom Rauschen, das in dem oberen Chip erzeugt wird, aufgrund des ausgebildeten Hohlraums oder der Vertiefung isoliert werden.
- Gemäß der Erfindung kann in einem Fall, in dem eine Mehrzahl von unteren Chips ausgebildet ist, eine Interferenz zwischen der Mehrzahl von unteren Chips reduziert oder verhindert werden.
- Wie zu den gezeigten Ausführungsformen beschrieben, bezieht sich der Ausdruck "Hohlraum" oder "Vertiefung" in der Erfindung auf einen beliebigen dreidimensionalen Raum, der in dem Chip ausgebildet ist. Es versteht sich, dass der Hohlraum bzw. die Vertiefung z.B. auch ein Loch, eine Öffnung, ein Spalt, eine Ausnehmung, ein hohler Bereich oder ein Krater sein kann, der auf dem Chip ausgebildet ist.
Claims (23)
- Mehrchippackung mit – einem Substrat (
110 ), das eine Mehrzahl von auf einer Oberseite desselben ausgebildeten Substratbondkontaktstellen (111 ,112 ) aufweist, – einem ersten Halbleiterchip (120 ), der auf dem Substrat angebracht ist, und – einem zweiten Halbleiterchip (130 ) der auf dem Substrat angebracht ist, dadurch gekennzeichnet, dass – der zweite Halbleiterchip (130 ) einen dreidimensionalen Aufnahmeraum (140 ) an einer Unterseite desselben aufweist und den ersten Halbleiterchip innerhalb des dreidimensionalen Raums aufnimmt. - Mehrchippackung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Halbleiterchip mittels eines isolierenden oder eines leitfähigen Klebemittels an dem Substrat angebracht ist und der erste Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche entweder verkapselt sind oder innerhalb des dreidimensionalen Raums freiliegen.
- Mehrchippackung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der dreidimensionale Raum über einer aktiven Oberfläche oder einer nicht aktiven Oberfläche des Substrats ausgebildet ist.
- Mehrchippackung nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch wenigstens ein passives Bauelement, das auf dem Substrat angebracht ist und innerhalb des dreidimensionalen Raums des zweiten Halbleiterchips eingeschlossen ist.
- Mehrchippackung nach Anspruch 4, dadurch gekennzeichnet, dass das wenigstens eine passive Bauelement mittels eines leitfähigen Klebemittels an dem Substrat angebracht ist.
- Mehrchippackung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass – das Substrat (
710 ) eine Mehrzahl von Substratbondkontaktstellen (713 ,714 ) aufweist, die auf einer Unterseite desselben ausgebildet sind, – ein dritter Halbleiterchip (740 ) auf der Unterseite des Substrats angebracht ist und – ein vierter Halbleiterchip (750 ) auf der Unterseite des Substrats angebracht ist, wobei der vierte Halbleiterchip einen dreidimensionalen Aufnahmeraum (762 ) an einer nicht aktiven Oberfläche desselben aufweist und den zweiten Halbleiterchip innerhalb des dreidimensionalen Raums aufnimmt. - Mehrchippackung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der dreidimensionale Raum in dem zweiten und/oder vierten Halbleiterchip ein Hohlraum, eine Vertiefung oder eine Kombination derselben ist und in einer nicht aktiven Oberfläche des zweiten und/oder vierten Halbleiterchips ausgebildet ist.
- Mehrchippackung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der erste, zweite, dritte und/oder vierte Halbleiterchip mittels eines Drahtbondprozesses und/oder eines Flip-Chip-Bondprozesses mit den Substratbondkontaktstellen verbunden sind.
- Mehrchippackung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der dritte und vierte Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche verkapselt sind.
- Mehrchippackung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der erste und zweite Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche verkapselt sind.
- Mehrchippackung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Substrat ein gegossener Leiterrahmen, eine Leiterplatte, ein Direktbondkupfer(DBC)-Element, ein flexibler Film und/oder eine Zwischenlage ist.
- Mehrchippackung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der erste Halbleiterchip und/oder der dritte Halbleiterchip Hochfrequenz(HF)-Chips sind und/oder der zweite Halbleiterchip und/oder der vierte Halbleiterchip Chips für einen Speicher oder einen Logikschaltkreis sind.
- Halbleiterbauelement zur Verwendung in einer Mehrchippackung mit – einem Substrat (
110 ) mit einer aktiven Oberfläche und einer nicht aktiven Oberfläche, die der aktiven Oberfläche entgegengesetzt ist, und – Chipkontaktstellen (121 ,131 ), die auf der aktiven Oberfläche des Substrats angebracht sind, dadurch gekennzeichnet, dass – wenigstens ein dreidimensionaler Aufnahmeraum (140 ) an der aktiven Oberfläche und/oder nicht aktiven Oberfläche des Substrats (110 ) ausgebildet ist. - Halbleiterbauelement nach Anspruch 13, dadurch gekennzeichnet, dass der dreidimensionale Raum ein Hohlraum, eine Vertiefung oder eine Kombination derselben ist, die in einer Oberfläche des Halbleiterbauelements ausgebildet sind.
- Halbleiterbauelement nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der dreidimensionale Raum auf der nicht aktiven Oberfläche ausgebildet ist, so dass die Chipkontaktstellen mittels Drahtbonden an einem oder mehreren externen Substraten anbringbar sind.
- Halbleiterbauelement nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der dreidimensionale Raum auf der aktiven Oberfläche ausgebildet ist, so dass die Chipkontaktstellen mittels Flip-Chip-Bonden an einem oder mehreren externen Substraten anbringbar sind.
- Verfahren zur Herstellung einer Mehrchippackung, gekennzeichnet durch folgende Schritte: – Bilden einer Mehrzahl von Substratbondkontaktstellen (
111 ,112 ) auf einer aktiven Oberfläche eines Substrats (110 ), – Anbringen eines ersten Halbleiterchips (120 ) auf dem Substrat und – Anbringen eines zweiten Halbleiterchips (130 ) auf dem Substrat, wobei der zweite Halbleiterchip einen dreidimensionalen Aufnahmeraum (140 ) an einer Oberfläche desselben beinhaltet und den ersten Halbleiterchip innerhalb des dreidimensionalen Raums aufnimmt. - Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass der dreidimensionale Aufnahmeraum über der aktiven Oberfläche des Substrats ausgebildet ist.
- Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass der dreidimensionale Raum ein Hohlraum, eine Vertiefung oder eine Kombination derselben ist und durch eine untere Oberfläche des zweiten Halbleiterchips gebildet wird.
- Verfahren nach einem der Ansprüche 17 bis 19, weiter dadurch gekennzeichnet, dass der erste Halbleiterchip und der zweite Halbleiterchip mittels eines Drahtbondprozesses und/oder eines Flip-Chip-Bondprozesses mit den Substratbondkontaktstellen verbunden werden.
- Verfahren nach einem der Ansprüche 17 bis 20, weiter dadurch gekennzeichnet, dass der erste Halbleiterchip an dem Substrat mittels eines leitfähigen Klebemittels oder mittels eines isolierenden Klebemittels angebracht wird.
- Verfahren nach einem der Ansprüche 17 bis 21, dadurch gekennzeichnet, dass der erste Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche innerhalb des dreidimensionalen Aufnahmeraums verkapselt werden.
- Verfahren nach einem der Ansprüche 17 bis 22, dadurch gekennzeichnet, dass der zweite Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche mittels eines Packungskörpers verkapselt werden.
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