NL1027962C2 - Multi-chipverpakking, halfgeleiderinrichting daarin gebruikt en vervaardigingswijze daarvoor. - Google Patents

Multi-chipverpakking, halfgeleiderinrichting daarin gebruikt en vervaardigingswijze daarvoor. Download PDF

Info

Publication number
NL1027962C2
NL1027962C2 NL1027962A NL1027962A NL1027962C2 NL 1027962 C2 NL1027962 C2 NL 1027962C2 NL 1027962 A NL1027962 A NL 1027962A NL 1027962 A NL1027962 A NL 1027962A NL 1027962 C2 NL1027962 C2 NL 1027962C2
Authority
NL
Netherlands
Prior art keywords
chip
substrate
package according
chips
semiconductor
Prior art date
Application number
NL1027962A
Other languages
English (en)
Other versions
NL1027962A1 (nl
Inventor
Heung-Kyu Kwon
Hee-Seok Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040040420A external-priority patent/KR100632476B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of NL1027962A1 publication Critical patent/NL1027962A1/nl
Application granted granted Critical
Publication of NL1027962C2 publication Critical patent/NL1027962C2/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/16153—Cap enclosing a plurality of side-by-side cavities [e.g. E-shaped cap]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

' *
Korte aanduiding: Multi-chipverpakking, halfgeleiderinrichting daar in gebruikt en vervaardigingswijze daarvoor 1. Gebied van de uitvinding
Voorbeelduitvoeringsvormen van de onderhavige uitvinding heb-5 ben in het algemeen betrekking op een multi-chipverpakking, een daarin gebruikte halfgeleiderinrichting en een vervaardigingswerk-wijze daarvoor.
2. Beschrijving van de verwante stand van de techniek 10 In de afgelopen jaren, met de snel stijgende behoefte aan draagbare elektronische producten, is de vraag naar platte, kleine en/of lichtgewicht elementen die in de draagbare elektronische producten zijn gemonteerd toegenomen.
Gewoonlijk kunnen er wijzen zijn om de platte, kleine en/of 15 lichtgewicht elementen te verkrijgen, met inbegrip van bijvoorbeeld verkleinen van de fysische afmetingen van een afzonderlijk element, integreren van meerdere afzonderlijke elementen op een enkele chip (bijvoorbeeld een systeem-op-een-chip (SOC) techniek), en/of integreren van meerdere afzonderlijke elementen in een enkele verpakking 20 (bijv. een systeem-in-verpakking (SIP) techniek).
Voorts kan de SIP-techniek soortgelijk zijn aan een andere gebruikelijke techniek met de naam multi-chipmodule (MCM), waarbij meerdere siliciumchips horizontaal of verticaal in een enkele verpakking kunnen zijn gemonteerd.
25 Voorts kan het zijn, indien een radiofrequente (RF) chip wordt gebruikt, die kleiner kan zijn dan een logische/geheugenchip die op een chip met grotere afmeting is gestapeld, dat de lengte van verbindingen, zoals contacteerdraden van de RF-chip langer dienen te zijn. Dit kan de prestaties van de RF-chip verminderen en kan 30 overspraak opwekken tussen de RF-chip en de chip met grotere afmeting.
Derhalve, bij stapelen van meerdere chips in een loodrechte richting kan de RF-chip in het algemeen op de bodem van de stapel worden geplaatst.
In een geval waarbij de afmeting van een bovenste halfgeleider-35 chip groter kan zijn dan die van een onderste halfgeleiderchip, of wanneer twee rechthoekige halfgeleiderchips met relatief dezelfde afmetingen en oppervlakte kruislings kunnen zijn gestapeld, dan kunnen 1027962 - 2 - de chipdraadcontacteervlakjes die in een overhangend gedeelte (bijv. een gedeelte van de bovenste chip die niet wordt ondersteund door de onderste chip) van de bovenste halfgeleiderchip zijn geplaatst defectscheuren ontwikkelen, bijvoorbeeld ten gevolge van de 5 contactbotsing van een contacterende capillair en/of tijdens een draadcontacteerproces.
In een voorbeelduitvoeringsvorm van de onderhavige uitvinding kan een multi-chipverpakking een substraat omvatten met meerdere sub-straatconctacteervlakken die zijn gevormd op een bovenste oppervlak 10 daarvan, ten minste een eerste halfgeleiderchip die op het substraat is gemonteerd, en ten minste een tweede halfgeleiderchip die op het substraat is gemonteerd waar de ten minste ene eerste halfgeleiderchip kan zijn gemonteerd. De ten minste ene tweede halfgeleiderchip kan ten minste een driedimensionale ruimte op een onderste oppervlak ervan 15 hebben teneinde het mogelijk te maken dat de ten minste ene eerste halfgeleiderchip binnen de ten minste ene driedimensionale ruimte wordt omsloten.
In een andere uitvoeringsvorm kan de ten minste ene driedimensionale ruimte een holte, een groef, of een combinatie 20 daarvan zijn die is gevormd door het onderste oppervlak van de ten minste ene en tweede halfgeleiderchip.
Er is een andere voorbeelduitvoeringsvorm waarbij de ten minste ene eerste en tweede halfgeleiderchips zijn verbonden met de substraatcontacteervlakken door middel van ten minste een van een 25 draadcontacteerprocédé en een flip-chipcontacteerprocédé.
Er is een andere voorbeelduitvoeringsvorm waarbij de ten minste ene eerste halfgeleiderchip is gehecht op het substraat door middel van een geleidend kleefmiddel, en de ten minste ene eerste halfgeleiderchip, aanbrenggedeelten en contacteergedeelten van de 30 aanbrenggedeelten zijn omhuld binnen de ten minste ene drie dimensionale ruimte.
Er is een andere voorbeelduitvoeringsvorm waarbij de ten minste ene eerste halfgeleiderchip is gehecht op het substraat door middel van een isolerend kleefmiddel, en de ten minste ene eerste 35 halfgeleiderchip, aanbrenggedeelten en contacteergedeelten van de aanbrenggedeelten hetzij omhuld zijn of blootliggen binnen de ten minste ene driedimensionale ruimte.
Er is een andere voorbeelduitvoeringsvorm waarbij de ten minste ene tweede halfgeleiderchip, aanbrenggedeelten en 1 02 79 62 4 - 3 - contacteergedeelten van de aanbrenggedeelten zijn omhuld door middel van een verpakkingslichaam.
Er is een andere voorbeelduitvoeringsvorm waarbij het substraat er ten minste een is van een vormgegeven lead frame, een 5 gedrukte bedradingskaart, een direct contacteerkoper (DBC), een buigzame film en een tussenlaag.
Er is een andere voorbeelduitvoeringsvorm waarbij de ten minste ene eerste halfgeleiderchip een radiofrequente (RF) chip is en de ten minste tweede halfgeleiderchip een chip is voor een geheugen-10 of een logische schakeling.
In een voorbeelduitvoeringsvorm van de onderhavige uitvinding kan een multi-chipverpakking omvatten een substraat, omvattende meerdere substraatcontacteervlakken die zijn gevormd op een bovenoppervlak daarvan, ten minste een eerste halfgeleiderchip die is aange-15 bracht op het substraat, ten minste een passieve inrichting die is aangebracht op het substraat; en ten minste een tweede halfgeleiderchip die is aangebracht op het substraat waar de ten minste ene eerste halfgeleiderchip en de ten minste ene passieve inrichting zijn aangebracht, waarbij de ten minste ene tweede halfgeleiderchip ten 20 minste een driedimensionale ruimte op een onderoppervlak daarvan heeft teneinde het mogelijk te maken dat de ten minste ene eerste halfgeleiderchip en de ten minste ene passieve inrichting worden omsloten binnen de ten minste ene driedimensionale ruimte.
In een voorbeelduitvoeringsvorm van de onderhavige uitvinding 25 kan een multi-chipverpakking ten minste een substraat omvatten waarin meerdere substraatcontacteervlakken kunnen zijn gevormd op een bovenoppervlak en een onderoppervlak daarvan, ten minste een eerste halfgeleiderchip aangebracht is op het onderoppervlak van het substraat, ten minste een tweede halfgeleiderchip is aangebracht op het onderop-30 pervlak van het substraat, ten minste een derde halfgeleiderchip is aangebracht op het bovenoppervlak van het substraat en ten minste een vierde halfgeleiderchip is aangebracht op het onderoppervlak van het substraat. De ten minste ene derde halfgeleiderchip kan ten minste een driedimensionale ruimte op een niet-actief oppervlak daarvan hebben 35 teneinde het mogelijk te maken dat de ten minste.ene eerste halfgeleiderchip wordt omsloten binnen de ten minste ene driedimensionale ruimte. De ten minste ene vierde halfgeleiderchip kan ten minste een driedimensionale ruimte op een niet-actief oppervlak daarvan hebben teneinde het mogelijk te maken dat de ten minste ene tweede halfgelei- 1 02 79 62 > - 4 - derchip binnen de ten minste ene driedimensionale ruimte wordt omsloten.
In een andere voorbeelduitvoeringsvorm kan de ten minste ene driedimensionale ruimte in de ten minste ene derde halfgeleiderchip en 5 de ten minste ene vierde halfgeleiderchip een holte, een groef, of een combinatie daarvan zijn die is gevormd door het niet actieve oppervlak van de ten minste ene derde en vierde halfgeleiderchips.
In een andere voorbeelduitvoeringsvorm kunnen de ten minste ene eerste, tweede, derde en vierde halfgeleiderchips zijn verbonden met 10 de substraatcontacteervlakken door middel van ten minste een van een draadcontacteerprocédé en een flip-chipcontacteerprocédé.
In een andere voorbeelduitvoeringsvorm kunnen de ten minste ene en tweede halfgeleiderchip en de ten minste ene vierde halfgeleiderchip, montagegedeelten en contacteergedeelten van de montagegedeelten 15 zijn omhuld.
In een andere voorbeelduitvoeringsvorm kunnen de ten minste ene eerste halfgeleiderchip en de ten minste ene derde halfgeleiderchip, montagegedeelten en contacteergedeelten van de montagegedeelten zijn omhuld.
20 In een voorbeelduitvoeringsvorm van de onderhavige uitvinding kan een halfgeleiderinrichting die wordt gebruikt in een multi-chipverpakking een substraat omvatten met een actief oppervlak en een niet-actief oppervlak, dat de andere zijde dan het actieve oppervlak kan zijn, alsmede chipcontacteervlakken die zijn aangebracht op het 25 actieve oppervlak van het substraat, waarbij ten minste een driedimensionale ruimte kan zijn gevormd op het actieve oppervlak of het niet-actieve oppervlak van het substraat.
In een voorbeelduitvoeringsvorm van de onderhavige uitvinding kan een multi-chipverpakking omvatten ten minste een substraat waarin 30 meerdere substraatcontacteervlakken kunnen zijn gevormd op een actief oppervlak en een niet-actief oppervlak daarvan, alsmede ten minste twee halfgeleiderchips die zijn aangebracht op het substraat, waarbij een van de ten minste twee halfgeleiderchips ten minste een driedimensionale ruimte kan omvatten teneinde de andere 35 halfgeleiderchip binnen de ten minste ene driedimensionale ruimte te omsluiten.
In een voorbeelduitvoeringsvorm van de onderhavige uitvinding wordt een werkwijze voor vervaardigen van een multi-chipverpakking openbaar gemaakt. De werkwijze kan ten minste omvatten aanbrengen van 1027962 - 5 - meerdere substraatcontacteervlakken op een actief oppervlak van een substraat, aanbrengen van ten minste een eerste halfgeleiderchip op het substraat; en aanbrengen van ten minste een tweede halfgeleiderchip op het substraat, waarbij de ten minste ene tweede 5 halfgeleiderchip ten minste een driedimensionale ruimte op een oppervlak daarvan omvat teneinde het mogelijk te maken dat de ten minste ene eerste halfgeleiderchip omsloten wordt binnen de ten minste ene driedimensionale ruimte.
Voorbeelduitvoeringsvormen van de onderhavige uitvinding zullen 10 vlot begrepen worden onder verwijzing naar de volgende gedetailleerde beschrijving daarvan die wordt verschaft in samenhang met de bijgaande tekening waarin:
Fig. 1 een bovenaanzicht is dat een voorbeelduitvoeringsvorm van een multi-chipverpakking volgens de onderhavige uitvinding 15 weergeeft;
Fig. 2 is een aanzicht in dwarsdoorsnede genomen langs een lijn II-II' van Fig. 1;
Figuren 3A t/m 5B zijn aanzichten die voorbeelduitvoeringsvormen van het vervaardigingsprocédé van de multi-20 chipverpakking volgens de onderhavige uitvinding weergeven;
Fig. 6 is een bovenaanzicht dat een andere uitvoeringsvorm van een multi-chipverpakking volgens de onderhavige uitvinding weergeeft;
Fig. 7 is een aanzicht in dwarsdoorsnede genomen langs een lijn VII-VII' van Fig. 6; 25 Fig. 8 is een bovenaanzicht dat een andere voorbeelduitvoeringsvorm van een multi-chipverpakking volgens de onderhavige uitvinding weergeéft;
Fig. 9A is een aanzicht in dwarsdoorsnede genomen langs een lijn X-X' van Fig. 8 en Fig. 9B is een aanzicht in dwarsdoorsnede 30 genomen langs een lijn Y-Y' volgens Fig. 8;
Figuren 10A t/m 12B zijn aanzichten die andere voorbeelduitvoeringsvormen weergeven van het vervaardigingsprocédé van de multi-chipverpakking volgens de onderhavige uitvinding;
Fig. 13 is een bovenaanzicht dat een andere voorbeelduitvoe-35 ringsvorm van een multi-chipverpakking volgens de onderhavige uitvinding weergeeft;
Fig. 14A is een aanzicht in dwarsdoorsnede genomen langs een lijn X-X' van Fig. 13 en Fig. 14B is een aanzicht in dwarsdoorsnede genomen een lijn Y-Y' van Fig. 13; 1027962 - 6 -
Fig. 15 is een bovenaanzicht dat een andere voorbeelduitvoe-ringsvorm van een multi-chipverpakking volgens de onderhavige uitvinding weergeeft;
Fig. 16 is een aanzicht in dwarsdoorsnede genomen langs een 5 lijn X-X' van Fig. 15;
Fig. 17 is een aanzicht in dwarsdoorsnede die een voorbeelduit-voeringsvorm weergeeft van een multi-chipverpakking volgens de onderhavige uitvinding; en
Fig. 18 is een aanzicht in dwarsdoorsnede die een andere voor-10 beelduitvoeringsvorm van een multi-chipverpakking volgens de onderhavige uitvinding weergeeft.
Voorbeelduitvoeringsvormen kunnen vlotter worden begrepen onder verwijzing naar de volgende gedetailleerde beschrijving van voorbeelduitvoeringsvormen en de bijgaande tekening. De onderhavige 15 uitvinding kan echter worden belichaamd in vele verschillende vormen en dient niet te worden uitgelegd als zijnde beperkt tot de hierin beschreven uitvoeringsvormen. Daarentegen zijn deze voorbeelduitvoeringsvormen verschaft opdat deze openbaarmaking gedegen en volledig zal zijn en volledig de beginselen van de uitvinding 20 duidelijk zal maken aan de vakman op het gebied. Gelijke verwijzingscijfers verwijzen door heel dè specificatie naar soortgelijke elementen.
Het dient ook te worden opgemerkt dat de figuren bestemd zijn om de algemene kenmerken van de werkwijzen en inrichtingen van voor-25 beelduitvoeringsvormen van de uitvinding weer te geven, voor het doel van de beschrijving van dergelijke voorbeelduitvoeringsvormen hierin. Deze tekeningen zijn echter niet op schaal en hoeven niet nauwkeurig de kenmerken van enige gegeven uitvoeringsvorm te weerspiegelen, en dienen niet te worden geïnterpreteerd als bepalen of beperken zij het 30 bereik van waarden of eigenschappen van voorbeelduitvoeringsvormen binnen de beschermingsomvang van de uitvinding.
In het bijzonder kunnen de relatieve dikten en plaatsing van lagen of halfgeleiderchips ten behoeve van de duidelijkheid zijn verminderd of overdreven. Voorts wordt de halfgeleiderchip beschouwd 35 als zijnde gevormd "op" een andere laag of een substraat wanneer deze hetzij direct op de voornoemde laag of het substraat is gevormd of gevormd is op andere lagen of patronen die over de voornoemde laag liggen. Het zal voorts worden begrepen dat wanneer naar een halfgeleiderchip wordt verwezen als zijnde "gevormd op" of "boven" een 1 027962 - 7 - andere laag of substraat, de halfgeleiderchip direct op de andere laag of het substraat kan zijn, of dat (een) tussenliggende laag (lagen) ook aanwezig kunnen zijn.
Een multi-chipverpakking volgens een voorbeelduitvoeringsvormen 5 van de onderhavige uitvinding is beschreven onder verwijzing naar figuren 1 en 2.
Fig. 1 is een bovenaanzicht dat een voorbeelduitvoeringsvorm van een multi-chipverpakking volgens de onderhavige uitvinding weergeeft, en fig. 2 is een aanzicht in dwarsdoorsnede genomen langs 10 een lijn II-II' van Fig. 1.
In de multi-chipverpakking volgens een voorbeelduitvoeringsvorm van de onderhavige uitvinding, zoals getoond in figuren 1 en 2, kan een eerste chip 120 met kleinere afmeting zijn bevestigd op een substraat 110. Het substraat 110 kan meerdere substraatcontacteervlakken 15 111 en 112 omvatten die zijn gevormd op het bovenoppervlak ervan alsmede meerdere aansluitpunten 115 die zijn gevormd op het onderoppervlak ervan.
Het substraat 110 kan bijvoorbeeld een gevormd lead frame zijn, een gedrukte bedradingskaart, een direct contact koper (direct bond 20 copper, DBC), een buigzame film of dergelijke. De DBC kan een substraat worden genoemd waarbij koperlagen kunnen zijn gehecht op de respectieve beide oppervlakken van een isolerend keramisch substraat.
Voorts kan ook een tussenlaag, dat elektrische verbinding en/of mechanische buigzaamheid verschaft tussen een halfgeleiderchip en een 25 samenstel (PC) substraat, worden gebruikt als het substraat 110.
De tussenlaag kan zijn vervaardigd van het elektrisch materiaal zoals, maar niet beperkt tot, een band, een polyimide, en/of een kunststof materiaal. De tussenlaag kan voorts een enkele of meerdere in patroon gebrachte herverbindingslagen omvatten, een passieve 30 inrichting of dergelijke.
In een voorbeelduitvoeringsvorm kan het eerste substraatcontac-teervlak 111 zijn verbonden met de eerste chip 120, en het tweede sub-straatcontacteervlak 112 kan zijn verbonden met een tweede chip 130.
De tweede chip 130 met grotere afmetingen, met een holte 140, 35 kan zijn bevestigd aan de eerste chip 120 met. kleinere afmetingen, door de eerste chip 120 binnen een binnenste gedeelte van de holte 140 te laten omsluiten.
In een voorbeelduitvoeringsvorm kan de holte 140 een driedimensionale ruimte zijn die is gevormd op een onderoppervlak van de tweede 1 027962 - 8 - chip 130, zodanig dat de eerste chip 120 binnen de holte 140 kan worden geplaatst.
De eerste chip 120 en de tweede chip 130 kunnen bijvoorbeeld een chip van randcontacteervlaktype zijn, waarbij 5 chipcontacteervlakken 121 en 131 langs alle vier de zijden van de chip 120 en 130 kunnen zijn gevormd. In een voorbeelduitvoeringsvorm kunnen de chipcontacteervlakken 121 en 131 zijn gevormd op de eerste en tweede chip 120 en 130 in een centraal contacteervlaktype of in een randcontacteervlaktype waarbij de chipcontacteervlakken 121 en 131 10 langs twee zijden van de chips 120 en 130 kunnen zijn gevormd.
Voorts kunnen de eerste chip 120 en de tweede chip 130 actieve oppervlakken hebben waarop chipcontacteervlakken 121 en 131 kunnen zijn gevormd. De actieve oppervlakken van de eerste chip 120 en de tweede chip 130 kunnen zijn gevormd teneinde te· wijzen in dezelfde 15 richting (bijv. de actieve oppervlakken van beide chips wijzen naar boven). Niet-actieve oppervlakken van de eerste en tweede chips 120 en 130, die de andere zijde dan de actieve oppervlakken kunnen zijn, kunnen worden gebruikt voor bevestigingsdoeleinden. De eerste chip 120 en de tweede chip 130 kunnen zijn bevestigd aan het substraat 110 door 20 middel van een geleidend kleefmiddel en/of een isolerend kleefmiddel. Het dient te worden gewaardeerd dat andere typen kleefmiddelen kunnen worden toegepast. Het dient ook te worden gewaardeerd dat andere bevestigingstechnieken kunnen worden toegepast teneinde de eerste chip 120 en de tweede chip 130 aan het substraat 110 te bevestigen.
25 De chipcontacteervlakken 121 van de eerste chip 120 kunnen elektrisch zijn verbonden met het eerste substraatcontacteervlak 111 door middel van eerste contacteerdraden 151, en de chipcontacteervlakken 131 van de tweede chip 130 kunnen elektrisch zijn verbonden met het tweede substraatcontacteervlak 112 door middel 30 van tweede contacteerdraden 152.
In het bijzonder kan de holte 140 zijn gevormd op het niet-ac- tieve oppervlak van de tweede chip 130 door middel van bijvoorbeeld een selectief etsprocédé. Het dient te worden gewaardeerd dat andere procédés kunnen worden toegepast om de holte te vormen. De holte 140 35 dient lang genoeg te zijn gevormd teneinde te waarborgen dat de hoogte van de eerste chip 120 en de lushoogte van de eerste contacteerdraden 151 kunnen passen binnen holte 140.
De eerste chip 120, de eerste contacteerdraden 151 en contac-teergedeelten van de eerste contacteerdraden 151 binnen de holte 140 1027962 - 9 - kunnen zijn omgeven door een isolerende laag 141. Het dient echter te worden begrepen dat de isolerende laag 141 niet hoeft te worden gevormd indien een kleefmiddel 160, dat wordt gebruikt om de eerste en tweede chips 120 en 130 op het substraat 110 te bevestigen, wordt 5 aangebracht als een isolerend kleefmiddel. Echter, indien het kleefmiddel 160 wordt aangebracht als een geleidend kleefmiddel kan vervolgens de isolerende laag 141 worden gevormd die kan optreden als een isolerend materiaal. Met andere woorden, wanneer het kleefmiddel 160 wordt gebruikt als een isolerend kleefmiddel dient de isolerende 10 laag 141 niet te worden gevormd, zodat het binnenste gedeelte van de holte 140 leeg kan blijven, omdat de eerste chip 120 kan worden afgeschermd door de tweede chip 130, ongeacht of het binnenste gedeelte van de holte 140 kan zijn omhuld.
De tweede chip 130, de tweede contacteerdraden 152 en contac-15 teergedeelten van de tweede contacteerdraden 152 kunnen zijn omhuld door een verpakkingslichaam 170. Soldeerknobbels .180 kunnen zijn bevestigd aan de aansluitpunten 115 van het substraat 110, die bijvoorbeeld kunnen worden gebruikt als uitwendige verbindingsaansluitpunten. De soldeerknobbels 180 kunnen elektrisch 20 zijn verbonden met de eerste chip 120 en de tweede chip 130 door middel van verbinden van de soldeerknobbels 180 met de substraatcontacteervlakken 111 en 112 door middel van een schakelingsverbinding (niet getoond) die is gevormd op het substraat 110.
25 In een voorbeelduitvoeringsvorm kan een dikte tl van de tweede chip 130 bij benadering 200-350 ym zijn en een diepte t2 van de holte 140 die is gevormd in het midden van het niet-actieve oppervlak van de tweede chip 130 kan bij benadering 150-300 ym zijn. Voorts kunnen een dikte b van de eerste chip 120 die is geplaatst binnen de holte 140, 30 hoogten c en g van de contacteerdraden 151, 152 van de eerste en tweede chips 120 en 130, en een dikte d tussen de contacteerdraden 151 van de eerste chip 120 en de holte 140 alle worden bepaald in een gebied van bij benadering 50-100 ym. In een volgende uitvoeringsvorm kan de dikte a van het kleefmiddel 160 bij benadering 20-50 ym en een 35 dikte h van het verpakkingslichaam 170 bij benadering 300-450 ym zijn.
In een volgende uitvoeringsvorm kan de eerste chip 120 met verminderde afmeting die binnen de holte 140 is geplaatst, een radiofrequente (RF) chip zijn en de tweede chip met grotere afmeting 130 met de holte 140 kan een chip voor een geheugen- of een logische 1027962 - 10 - schakeling zijn. In het algemeen dient de afmeting van de RF-chip kleiner te zijn in vergelijking met de chip met grotere afmeting.
Een werkwijze voor vervaardiging van een multi-chipverpakking volgens een voorbeelduitvoeringsvorm van de onderhavige uitvinding zal 5 worden beschreven onder verwijzing naar figuren 3A t/m 5B en figuren 1 en 2.
In een voorbeelduitvoeringsvorm kunnen de eerste 120 met kleinere afmetingen met de meerdere chipcontacteervlakken 121 op een actief oppervlak A en de tweede chip 130 met grotere afmetingen met de 10 meerdere chipcontacteervlakken 131 op het actieve oppervlak C worden bereid.
Zoals getoond in figuren 3A en 3B kan de holte 140 worden gevormd tot een dikte t2 door bijvoorbeeld uitvoeren van een selectief etsprocédé. Het dient te worden gewaardeerd dat andere procédés kunnen 15 worden toegepast om de holte te vormen. Het selectieve etsprocédé kan een masker gebruiken op een niet-actief oppervlak D van de tweede chip 130 met een dikte tl. Dienovereenkomstig dient in een voorbeelduitvoeringsvorm de holte 140 voldoende ruimte te hebben om de eerste chip 120 en de contacteerdraden 121 te omsluiten.
20 Zoals getoond in figuren 4A en 4B kan het niet-actieve oppervlak B van de eerste chip 120 worden gehecht op het substraat 110 onder gebruikmaking van een geleidend kleefmiddel of een isolerend kleefmiddel zoals epoxy. Het dient te worden gewaardeerd dat andere soorten kleefmiddelen kunnen worden toegepast. Het dient te worden 25 gewaardeerd dat andere bevestigingstechnieken kunnen worden toegepast om de eerste chip 120 en de tweede chip 130 op het substraat 110 te hechten. Als een voorbeelduitvoeringsvorm kan de eerste chip 120 worden gehecht op het middelpunt van de holte 140 op het substraat 110.
30 Een eerste draadcontacteerprocédé kan worden uitgevoerd onder gebruikmaking van de eerste contacteerdraden 151 die zijn vervaardigd van een geleidend materiaal bijvoorbeeld goud (Au) teneinde de chipcontacteervlakken 121 die zijn gevormd op het actieve oppervlak A van de eerste chip 120 elektrisch te verbinden met de bijbehorende 35 eerste substraatcontacteervlakken 111 van het substraat 110. Het dient te worden gewaardeerd dat andere geleidende materialen kunnen worden toegepast.
De isolerende laag 141 die is gevormd door middel van een epoxyhars kan in vorm worden gebracht teneinde de eerste chip 120, de 1027962 - η - eerste contacteerdraden 151 en de contacteergedeelten van de eerste contacteerdraden 151 te omhullen. In een voorbeelduitvoeringsvorm kan de isolerende laag 141 op een zodanige wijze zijn gevormd dat de oppervlakte van de holte 140 niet wordt overschreden, en de isolerende 5 laag 141 kan worden gevormd teneinde de binnenruimte van de holte 140 te vullen. Dienovereenkomstig kan de isolerende laag 141 al dan niet worden gevormd in afhankelijkheid van de soort kleefmiddel die is gebruikt om de eerste en tweede chips 120 en 130 op het substraat 110 te hechten. Met andere woorden, indien een geleidend kleefmiddel wordt 10 toegepast, dient de isolerende laag 141 te worden gevormd ten gevolge van een vormgevingsprocédé dat een elektrische kortsluiting vermindert of voorkomt dat deze optreedt en/of teneinde juiste isolatiekenmerken te waarborgen. Alternatief, indien een isolerend kleefmiddel wordt toegepast, dient de isolerende laag 141 niet -te worden gevormd 15 teneinde het vervaardigingsprocédé te vereenvoudigen en de binnenruimte van de holte 140 leeg te laten.
Zoals getoond in figuren 5A en 5B kan het niet-actieve oppervlak D van de tweede chip 130 waarop de holte 140 is gevormd, zijn bevestigd op het substraat 110 onder gebruikmaking van 20 bijvoorbeeld een geleidend kleefmiddel of een isoleren kleefmiddel 160 (bijvoorbeeld epoxyhars) teneinde de eerste chip 120 en de eerste contacteerdraden 151 te omsluiten.
Terugverwijzend naar figuren 1 en 2 kan een tweede draadcontac-teerprocédé worden uitgevoerd onder gebruikmaking van de tweede 25 contacteerdraden 152.
Het verpakkingslichaam 170 wat bijvoorbeeld is vervaardigd van epoxyhars kan worden gevormd door een vormgeefprocédé teneinde de tweede chip 130, de tweede contacteerdraden 152 en contacteergedeelten van de tweede contacteerdraden 152 te omhullen.
30 Na voltooiing van het vormgeefprocédé kunnen de soldeerknob- bels 180 worden bevestigd aan de aansluitpunten 115, die kunnen worden gebruikt als uitwendige verbindingsaansluitpunten.
In een alternatieve voorbeelduitvoeringsvorm kan een flip-chipcontacteerwerkwijze die gebruik maakt van knobbels, worden 35 gebruikt om elektrisch de chipcontacteervlakken van de halfgeleiderchips te verbinden met de substraatcontacteervlakken.
Voorts kan in een andere voorbeelduitvoeringsvorm een heterogene contacteerwerkwijze worden toegepast die gebruik kan maken 1027962 - 12 - van zowel de flip-chipcontacteerwerkwijze als de draadcontacteerwerkwijze.
In overeenstemming met de multi-chipverpakking zoals hierboven beschreven (bijvoorbeeld wanneer de bovenste chip 130 met grotere 5 afmetingen is gestapeld over de onderste chip 120 met kleinere afmetingen) hoeft de bovenste chip 130 geen overhangend gedeelte te hebben en kan een ruimte voor draadcontacteren van de onderste chip worden verschaft zonder een aparte afstandhouder te gebruiken. Voorts kan de onderste chip 120 geïsoleerd zijn tegen ruis die wordt opgewekt 10 door de bovenste chip 130.
Een multi-chipverpakking volgens een andere voorbeelduitvoe-ringsvorm van de onderhavige uitvinding wordt beschreven onder verwijzing naar figuren 6 en 7.
Figuur 6 is een bovenaanzicht dat een multi-chipverpakking vol-15 gens een andere voorbeelduitvoeringsvorm van der onderhavige uitvinding toont, en figuur 7 is een aanzicht in dwarsdoorsnede genomen langs een lijn VII-VII' van figuur 6.
Zoals getoond in figuren 6 en 7 kunnen een eerste chip 220 met kleinere afmetingen en een tweede chip 230 met kleinere afmetingen 20 zijn bevestigd op een bovenste oppervlak van substraat 210 waarop meerdere substraatcontacteervlakken 211, 212 en 213 kunnen zijn gevormd en/of op het onderoppervlak van het substraat 210 waarop meerdere aansluitpunten 215 kunnen zijn gevormd. Het dient te worden gewaardeerd dat het substraat dat in de voorgaande 25 voorkeursuitvoeringsvormen is gebruikt, kan worden vervangen door substraat 210.
In een voorbeelduitvoeringsvorm kan het eerste substraatcontac-teervlak 211 zijn verbonden met de eerste chip 220, kan het tweede substraatcontacteervlak 212 zijn verbonden met de tweede chip 230 en 30 kan het derde substraatcontacteervlak 213 zijn verbonden met een derde chip 240.
De derde chip 240 met grote afmetingen, met eerste en tweede holten 250 en 260, kan zijn gevormd over de bovenste delen van de eerste en tweede chips 220 en 230 met kleinere afmetingen. Als een gevolg 35 daarvan maakt dit mogelijk dat de eerste en tweede chips 220 en 230 binnen een binnenste gedeelte van de eerste en tweede holtes 250 respectievelijk 260 kan worden omsloten.
De eerste, tweede en derde chips 220 respectievelijk 230 en 240 kunnen bijvoorbeeld een chip van randcontacteervlaktype zijn waarbij 1027962 - 13 - chipcontacteervlakken 221, 231 respectievelijk 241 langs alle vier de zijden van de eerste, tweede en derde chips 220, 230 en 240 kunnen zijn gevormd. In een voorbeelduitvoeringsvorm kunnen de chipcontacteervlakken 221, 231 en 241 die zijn gevormd op de eerste, 5 tweede en derde chips 220, 230 en 240 zijn gevormd in een centraal contacteervlaktype, of in een randcontacteervlaktype waarbij de chipcontacteervlakken 221, 231 en 241 zijn gevormd langs twee zijden van elke chip.
Voorts kunnen actieve oppervlakken van de eerste, tweede en 10 derde chips 220, 230 en 240, waarop de chipcontacteervlakken 221, 231 en 241 kunnen zijn gevormd, naar dezelfde richting zijn toegekeerd. Niet-actieve oppervlakken van de eerste, tweede en derde chips 221, 231 en 241, die aan de andere zijde dan de actieve oppervlakken kunnen zijn, kunnen worden gebruikt voor bevestigingsdoeleinden. De eerste, 15 tweede en derde chips 220, 230 en 240 kunnen zijn gehecht op het substraat 210 door middel van bijvoorbeeld een geleidend kleefmiddel en/of een isolerend kleefmiddel 270. Het dient te worden gewaardeerd dat andere typen kleefmiddelen kunnen worden toegepast. Het dient tevens te worden gewaardeerd dat andere bevestigingstechnieken kunnen 20 worden toegepast teneinde de halfgeleiderchips 221, 231 en 241 (220, 230 en 240, bew.) te bevestigen op het substraat'210.
De chipcontacteervlakken 221 van de eerste chip 220 kunnen elektrisch zijn verbonden met het eerste substraatcontacteervlak 211 ; door middel van eerste contacteerdraden 222 en de 25 chipcontacteervlakken 231 van de tweede chip kunnen elektrisch zijn verbonden met het tweede substraatcontacteervlak 212 door middel van tweede contacteerdraden 232. Daarenboven kunnen de chipcontacteervlakken 241 van de derde chip 240 elektrisch zijn verbonden met het derde substraatcontacteervlak 241 door middel van 30 derde contacteerdraden 242.
De eerste en tweede holten 250 respectievelijk 260 kunnen zijn gevormd op een niet-actief oppervlak van de derde chip 240 door middel van bijvoorbeeld een selectief etsprocédé. Het dient te worden gewaardeerd dat andere procédés kunnen worden toegepast om de holten te vor-35 men. De eerste en tweede holten 250 en 260 dienen voldoende lang te zijn gevormd teneinde te waarborgen dat hoogten van de eerste en tweede chips 220 en 230 en lushoogten van eerste en tweede contacteerdraden 222 en 232 binnen de holten 250, 260 kunnen passen.
1 027962 - 14 -
De eerste chip 220, de eerste contacteerdraden 222 en contac-teergedeelten van de eerste contacteerdraden 222 binnen de eerste holte 250 kunnen worden omhuld door middel van een eerste isolerende laag 251. Voorts kunnen de tweede chip 230, de tweede contacteerdraden 5 232 en contacteergedeelten van de tweede contacteerdraden 232 binnen de tweede holte 260 worden omhuld door middel van een tweede isolerende laag 261.
In een voorbeelduitvoeringsvorm die gebruik maakt van een kleefmiddel (bijv. een isolerend kleefmiddel) teneinde de eerste, 10 tweede en derde chips 220, 230 en 240 te hechten op het substraat 210 hoeven de isolerende lagen 251 en 261 niet te worden gevormd. In een alternatieve voorbeelduitvoeringsvorm die gebruik maakt van een geleidend kleefmiddel 270 kunnen de isolerende lagen 251 en 261 vervolgens worden gevormd waarbij de vereiste isolerende kenmerken in 15 ogenschouw worden genomen. Met andere woorden, wanneer gebruik gemaakt wordt van een isolerend kleefmiddel als het kleefmiddel 270 hoeven de isolerende lagen 251 en 261 niet te worden gevormd en kunnen de binnenste gedeelten van de holten 250 en 260 leeg blijven omdat de eerste en tweede chips 220 en 230 kunnen worden afgeschermd door 20 middel van de derde chip 240, ongeacht of de binnenste gedeelten van de holten 250 en 260 zijn omhuld.
De derde chip 240, de derde contacteerdraden 242 en contacteergedeelten van de derde contacteerdraden 242 kunnen worden omhuld door middel van een verpakkingslichaam 280. Soldeerknobbels 290 kunnen wor-25 den bevestigd aan de aansluitpunten 250 van het substraat 210, die kunnen worden gebruikt als uitwendige aansluitpunten. De soldeerknobbels 290 kunnen elektrisch zijn verbonden met de eerste, tweede en derde chips 220, 230 en 240 door verbinden van de soldeerknobbels 290 met de substraatcontacteervlakken 211 en 212 door 30 middel van een schakelingsverbinding (niet getoond) die is gevormd op het substraat 210.
Dienovereenkomstig, zoals getoond in voorbeelduitvoeringsvormen, kan een multi-chip waarbij de bovenste chip 240 met grote afmetingen meerdere holten 250, 260 kan hebben 35 gevormd op het niet-actieve oppervlak daarvan alsmede meerdere chips 220, 230 met kleinere afmetingen, die binnen de meerdere holten 250, 260 zijn omsloten, worden gevormd.
In de multi-chipverpakking volgens voorbeelduitvoeringsvorm van de onderhavige uitvinding, wanneer de bovenste chip met grotere 1027962 - 15 - afmetingen is gestapeld over de lagere chips met kleinere afmetingen, kan worden voorkomen dat de bovenste chip een overhangend gedeelte heeft en kan een ruimte worden verschaft voor draadcontacteren van de onderste chips zonder gebruik te maken van een afzonderlijke 5 afstandhouder. Voorts kunnen de onderste chips van ruis worden geïsoleerd die wordt opgewekt door de bovenste chip. Voorts kan, in geval waarbij de meerdere onderste chips onder de bovenste chip kunnen zijn geplaatst, een interferentieverschijnsel, zoals overspraak, tussen de meerdere onderste chips worden verminderd of voorkomen.
10 Het dient te worden gewaardeerd.dat de werkwijze voor vervaardigen van de multi-chipverpakking volgens de onderhavige voorbeelduitvoeringsvormen in hoofdzaak hetzelfde kan zijn, behalve dat de eerste en tweede holten 250 en 260 kunnen zijn gevormd in een binnenste gedeelte van de derde chip 240, waar de eerste en tweede 15 onderste chips 220 en 230 kunnen zijn geplaatst.
Een multi-chipverpakking volgens een andere voorbeelduitvoe-ringsvorm van de onderhavige uitvinding is beschreven onder verwijzing naar figuren 8, 9A en 9B.
Fig. 8 is een bovenaanzicht dat de multi-chipverpakking volgens 20 een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding toont. Fig. 9A is een aanzicht in dwarsdoorsnède genomen langs een lijn X-X' van fig. 8, en fig. 9B is een aanzicht in dwarsdoorsnede genomen langs een lijn Y-Y' van fig. 8.
In de multi-chipverpakking volgens een andere voorbeelduitvoe-25 ringsvorm van de onderhavige uitvinding, zoals getoond in figuren 8, 9A en 9B, kan een eerste chip 320 zijn bevestigd op een bovenste oppervlak van een substraat 310 waarop meerdere substraatcontacteervlakken 311 en 312 kunnen zijn gevormd, en/of op een onderoppervlak van een substraat 310 waarop meerdere 30 aansluitpunten 315 kunnen zijn gevormd. Het dient te worden gewaardeerd dat hetzelfde substraat dat in de voorgaande voorbeelduitvoeringsvormen is gebruikt, het substraat 310 kan vervangen.
In een voorbeelduitvoeringsvorm kan het eerste substraatcontac-35 teervlak 311 zijn verbonden met de eerste chip 320 en het tweede sub-straatcontacteervlak 312 kan zijn verbonden met een tweede chip 330.
De tweede chip 330, met een groef 340, kan zijn gevormd over een bovendeel van de rechthoekige eerste chip 320, waarbij het wordt mogelijk gemaakt dat de eerste chip 320 wordt omsloten binnen het 1 027962 - 16 - binnenste gedeelte van de groef 340. Voorts kan de tweede chip 330 worden gestapeld over de eerste chip 320 in een richting loodrecht op de eerste chip 320 en kan deze worden bevestigd aan het substraat 310. Het dient te worden gewaardeerd dat de eerste chip 320 en de tweede 5 chip 330 een rechthoekige vorm kunnen hebben.
Voorts kan de groef 340 zijn gevormd als een driedimensionale ruimte waar de eerste chip 320 kan zijn geplaatst. Het dient te worden begrepen dat de groef 340 door een richting van de tweede chip 330 kan gaan.
10 De eerste chip 320 en de tweede chip 330 kunnen bijvoorbeeld een chip van randcontacteervlaktype zijn waarbij chipcontacteervlakken 321 en 331 kunnen zijn gevormd langs alle vier de zijden van de chips 320 en 330. In een voorbeelduitvoeringsvorm kunnen de chipcontacteervlakken 321 en 331 die zijn gevormd op de eerste en 15 tweede chips 320 en 330 zijn gevormd in een centraal contacteervlaktype, of in een randcontacteervlaktype waarbij de chipcontacteervlakken 321 en 331 kunnen zijn gevormd langs twee zijden van de chip 320 en 330.
Voorts kunnen de eerste chip 320 en tweede chip 330 een actief 20 oppervlak hebben. De actieve oppervlakken van de eerste chip 320 en de tweede chip 330 kunnen zijn gevormd teneinde in ‘eenzelfde richting te wijzen. Niet-actieve oppervlakken van de eerste en tweede chips 320 en 330, die de andere zijden dan de actieve oppervlakken kunnen zijn, kunnen worden gebruikt voor bevestigingsdoeleinden. De eerste chip 320 25 en de tweede chip 330 kunnen zijn bevestigd op het substraat 310 door middel van bijvoorbeeld een geleidend kleefmiddel en/of een isolerend kleefmiddel 350. Het dient te worden gewaardeerd dat andere typen kleefmiddel kunnen worden gebruikt. Het dient tevens te worden gewaardeerd dat andere bevestigingstechnieken kunnen worden toegepast om de 30 eerste chip 320 en de tweede chip 330 op het substraat 310 te hechten.
De chipcontacteervlakken 321 van de eerste chip 320 kunnen elektrisch zijn verbonden met het eerste substraatcontacteervlak 311 door middel van eerste contacteerdraden 322, en de chipcontacteervlakken 331 van de tweede chip 330 kunnen elektrisch 35 zijn verbonden met het tweede substraatcontacteervlak 312 door middel van tweede contacteerdraden 332.
In een voorbeelduitvoeringsvorm kan de groef 340 zijn gevormd op het niet-actieve oppervlak van de tweede chip 330 door middel van bijvoorbeeld een selectief etsprocédé. Het dient te worden gewaardeerd 1 02 79 62 - 17 - dat andere procédés kunnen worden toegepast om de groef te vormen. De uitgeholde diepte van de groef 340 dient voldoende lang te zijn gevormd teneinde te waarborgen dat een hoogte van de eerste chip 320 en een lushoogte van eerste contacteerdraden 322 binnen de groef 340 5 kunnen passen.
De eerste en tweede chip 320 en 330, de eerste en tweede contacteerdraden 322 en 332 en contacteergedeelten van de eerste en tweede contacteerdraden 322 en 332 kunnen worden omhuld door middel van een verpakkingslichaam 360. Soldeerknobbels 370 kunnen zijn 10 bevestigd aan de aansluitpunten 315 van het substraat 310, die bijvoorbeeld kunnen worden gebruikt als uitwendige aansluitpunten. De soldeerknobbels 370 kunnen elektrisch zijn verbonden met de eerste chip 320 en de tweede chip 330 door middel van verbinden van de soldeerknobbels 370 met de substraatcontacteervlakken 311 en 312 door 15 middel van een schakelingsverbinding (niet getoond) gevormd op het substraat 310.
Een werkwijze voor vervaardigen van de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding is beschreven onder verwijzing naar figuren 10A t/m 12B en 20 figuren 8, 9A en 9B.
De eerste chip 320 met de meerdere chipcontacteervlakken 321 en de tweede chip 330 met de meerdere chipcontacteervlakken 331 kan zijn vervaardigd op een actief oppervlak A' . Zoals getoond in figuren 10A en 10B kan de tweede chip 330 zijn gevormd teneinde een dikte tl te 25 hebben en de groef 340 kan zijn gevormd teneinde een diepte t2 te hebben door uitvoeren van het selectieve etsprocédé op een niet-actief oppervlak B' van de tweede chip 330, onder gebruikmaking van een masker. In een voorbeelduitvoeringsvorm dient de groef 340 voldoende ruimte te hebben om de eerste chip 320 en de eerste contacteerdraden 30 321 te omsluiten.
Zoals getoond in figuren 11A en 11B kan het niet-actieve oppervlak D' van de eerste chip 320 zijn bevestigd op het substraat 310 onder gebruikmaking van bijvoorbeeld een geleidend kleefmiddel en/of een isolerend kleefmiddel 350, zoals epoxy. Het dient te worden 35 gewaardeerd dat andere kleefmiddelen kunnen worden toegepast. Het dient tevens te worden gewaardeerd dat andere bevestigingstechnieken kunnen worden toegepast om de eerste chip 320 te bevestigen op het substraat 310. In een volgende uitvoeringsvorm kan de rechthoekige 1 02 7962 - 18 - eerste chip 320 zijn gehecht langs een gebied waar de groef 340 dient te worden gevormd op het substraat 310.
Een eerste draadcontacteerprocédé kan worden uitgevoerd onder gebruikmaking van de eerste contacteerdraden 322 die zijn vervaardigd 5 van een geleidend materiaal, bijvoorbeeld een gouddraad (Au), teneinde de chipcontacteervlakken 321 die zijn gevormd op het actieve oppervlak C' van de eerste chip 320 elektrisch te verbinden met de bijbehorende eerste substraatcontacteervlakken 311 van het substraat 310. Het dient te worden gewaardeerd dat andere typen geleidend materiaal kunnen wor-10 den toegepast.
Zoals getoond in figuur 12A en 12B kan het niet-actieve oppervlak B' van de tweede chip 330 waarop de groef 340 is gevormd, worden gehecht op het substraat 310 onder gebruikmaking van het geleidende kleefmiddel en/of het isolerende kleefmiddel 350, zoals epoxyhars ten-15 einde de eerste chip 320 en de eerste contacteerdraden 321 te omsluiten. Het dient te worden gewaardeerd dat andere kleefmiddelen kunnen worden toegepast. Het dient te worden gewaardeerd dat andere bevesti-gingstechnieken kunnen worden toegepast teneinde de tweede chip 330 te hechten op het substraat 310.
20 Een tweede draadcontacteerprocédé kan worden uitgevoerd onder gebruikmaking van de tweede contacteerdraden '332 gemaakt van een geleidend materiaal, bijvoorbeeld een gouddraad (Au) om de chipcontacteervlakken 331 die zijn gevormd op het actieve oppervlak van de tweede chip 330 elektrisch te verbinden met de bijbehorende 25 tweede substraatcontacteervlakken 312 op het substraat 310. Wederom dient te worden gewaardeerd dat andere soorten geleidend materiaal kunnen worden toegepast.
Terugverwijzend naar figuren 8, 9A en 9B kan het verpakkingsli-chaam 360, dat is vervaardigd van epoxyhars, zijn gevormd door middel 30 van een vormgeefprocédé teneinde de eerste en tweede chips 320 en 330, de eerste en tweede contacteerdraden 322 en 332 en contacteergedeelten van de eerste en tweede contacteerdraden 322 en 332 te omhullen.
Na voltooien van het vormgeefprocédé kunnen de soldeerknobbels 370, die kunnen worden gebruikt als uitwendige aansluitpunten, worden 35 bevestigd aan de aansluitpunten 315.
Dienovereenkomstig, als een voorbeelduitvoeringsvorm, kan een flip-chipcontacteerwerkwijze, die gebruikt van knobbels, worden gebruikt om de chipcontacteervlakken van de halfgeleiderchips elektrisch te verbinden met de substraatcontacteervlakken.
1027962 - 19 -
Voorts kan in een andere voorbeelduitvoeringsvorm een heterogene contacteerwerkwijze worden toegepast die gebruik maakt van zowel de flip-chipcontacteerwerkwijze als de draadcontacteerwerkwijze.
Een multi-chipverpakking volgens een andere voorbeelduitvoe-5 ringsvorm van de onderhavige uitvinding is beschreven onder verwijzing naar figuren 13, 14A en 14B.
Fig. 13 is een bovenaanzicht dat de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding toont. Fig. 14A is een aanzicht in dwarsdoorsnede genomen 10 langs een lijn X-X' van Fig. 13, en fig. 14B is een aanzicht in dwarsdoorsnede genomen langs een lijn Y-Y' van fig. 13.
In de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding, zoals getoond in figuren 13, 14A en 14B, kunnen rechthoekige eerste en tweede chips 420 en 430 zij 15 aan zij zijn bevestigd op een bovenoppervlak van een substraat 410 waarop meerdere substraatcontacteervlakken 411, 412 en 413 kunnen zijn gevormd, en/of op een onderoppervlak van het substraat 410 waarop meerdere aansluitpunten 415 kunnen zijn gevormd. Het dient te worden gewaardeerd dat hetzelfde substraat dat in de voorgaande 20 voorbeelduitvoeringsvormen werd gebruikt, als vervanging van het substraat 410 kan dienen.
In een voorbeelduitvoeringsvorm kan het eerste substraatcontac-teervlak 411 zijn verbonden met de eerste chip 420, kan het tweede substraatcontacteervlak 412 zijn verbonden met de tweede chip 430 en 25 kan het derde substraatcontacteervlak 413 zijn verbonden met een derde chip 440.
De rechthoekige derde "chip 440, met eerste en tweede groeven 450 respectievelijk 460, kan zijn gevormd over bovenste delen van de rechthoekige eerste en tweede chips 420 en 430, waarbij het mogelijk 30 wordt gemaakt dat de eerste en tweede chips 420 en 430 binnen de binnenste delen van de eerste en tweede groeven 450 en 460 worden omsloten. Voorts kan de derde chip 440 zijn gestapeld over de eerste en tweede chips 420 en 430 in een richting loodrecht op de eerste en tweede chips 420 en 430, en kan zijn bevestigd op het substraat 410.
35 De eerste, tweede en derde chips 420, respectievelijk 430 en 440, kunnen bijvoorbeeld een chip van randaansluitvlaktype zijn waarbij chipaansluitvlakken 421 en 431 kunnen zijn gevormd langs alle vier de zijden van elk van de respectieve chips 420 en 430, en chipaansluitvlakken 441 kunnen zijn gevormd langs vier zijden anders 1 02 79 62 - 20 - dan waar de eerste en tweede groeven 450 en 460 kunnen zijn geplaatst. In een voorbeelduitvoeringsvorm kunnen de chipaansluitvlakken 421, 431 en 441, die zijn gevormd op de eerste, tweede en derde chips 420, 430 en 440, zijn gevormd in een centraal aansluitvlaktype, of in een 5 randaansluitvlaktype waarbij de chipaansluitvlakken 421, 431 en 441 kunnen zijn gevormd langs twee zijden van elke chip.
Voorts kunnen actieve oppervlakken op de eerste, tweede en derde chips 420, 430 respectievelijk 440, waarop de chipaansluitvlakken 421, 431 en 441 kunnen zijn gevormd, na dezelfde 10 richting zijn toegekeerd. Niet-actieve oppervlakken van de eerste, tweede en derde chips 421, 431 respectievelijk 441, die de andere zijde dan de actieve oppervlakken kunnen zijn, kunnen worden gebruikt voor bevestigingsdoeleinden. De eerste, tweede en derde chips 420, 430 en 440 kunnen zijn gehecht op het substraat 410 door middel van 15 bijvoorbeeld een geleidend kleefmiddel en/of een isolerend kleefmiddel. Het dient te worden gewaardeerd dat andere soorten kleefmiddelen kunnen worden gebruikt. Het dient tevens te worden gewaardeerd dat andere bevestigingstechnieken kunnen worden toegepast om de chips 420, 430 en 440 te bevestigen op het substraat 410.
20 De chipaansluitvlakken 421 van de eerste chip 420 kunnen elek trisch zijn verbonden met het eerste substraatcóntacteervlak 411 door middel van eerste contacteerdraden 422, en de chipaansluitvlakken 431 van de tweede chip 430 kunnen elektrisch zijn verbonden met het tweede substraatcóntacteervlak 412 door middel van tweede contacteerdraden 25 432. In aanvulling daarop kunnen de chipaansluitvlakken 441 van de derde chip 440 elektrisch zijn verbonden met het derde substraatcóntacteervlak 441 door middel van derde contacteerdraden 442.
In een voorbeelduitvoeringsvorm kunnen de eerste en tweede 30 groeven 450 en 460 zijn gevormd op een niet-actief oppervlak van de derde chip 440 door middel van bijvoorbeeld een selectief etsprocédé. Het dient te worden gewaardeerd dat andere procédés kunnen worden toegepast om de groeven te vormen. De uitgeholde diepten van de eerste en tweede groeven 450 en 460 dienen voldoende lang te zijn gevormd 35 teneinde te waarborgen dat hoogten van de eerste en tweede chips 420 en 4 30 en lushoogten van de eerste en tweede contacteerdraden 421 en 431 binnen de groeven kunnen passen.
De eerste, tweede en derde chips 420, 430 en 440, de eerste, tweede en derde contacteerdraden 422, 432 en 442 en 1 02 7962 - 21 - contacteergedeelten van de eerste, tweede en derde contacteerdraden 422, 432 en 442 kunnen zijn omhuld door middel van een verpakkingslichaam 480. Soldeerknobbels 490, die kunnen worden gebruikt als uitwendige aansluitpunten, kunnen zijn bevestigd aan de 5 aansluitpunten 415 van het substraat 410. De soldeerknobbels 490 kunnen elektrisch zijn verbonden met de eerste chip 420, de tweede chip 430 en de derde chip 440 door middel van verbinden van de soldeerknobbels 490 met de substraatcontacteervlakken 411, 412 en 413 door middel van een schakelingsverbinding (niet getoond) die is 10 gevormd op het substraat 410.
Een werkwijze voor vervaardigen van de multi-chipverpakking volgens een voorbeelduitvoeringsvorm van de onderhavige uitvinding kan worden uitgevoerd op een soortgelijke wijze als de werkwijze voor vervaardiging van de multi-chipverpakking volgens de voorgaande voor-15 beelduitvoeringsvormen van de onderhavige uitvinding.
In een alternatieve voorbeelduitvoeringsvorm dient te worden gewaardeerd dat meerdere verpakkingen in hoofdzaak op hetzelfde moment kunnen worden vervaardigd en vervolgens in afzonderlijke verpakkingen kunnen worden gescheiden in het laatste stadium van het procédé.
20 Voorts dient het te worden gewaardeerd dat een multi- chipverpakking die tegelijkertijd een of meer holten en/of een of meer groeven heeft, kan worden vervaardigd door combineren van uiteenlopende aspecten van de bovenbeschreven voorbeelduitvoeringsvormen van de onderhavige uitvinding.
25 In een andere voorbeelduitvoeringsvorm wordt een multi-chipver pakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding beschreven onder verwijzing naar figuren 15 en 16.
Fig. 15 is een bovenaanzicht dat de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige 30 uitvinding toont, en fig. 16 is een aanzicht in dwarsdoorsnede genomen langs een lijn X-X' van fig. 15.
In de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding, zoals getoond in figuren 15 en 16, kunnen een eerste chip 520 met kleinere afmetingen en een 35 tweede chip 530 respectievelijk zijn gehecht op een bovenoppervlak van een substraat 510 waarop meerdere substraatcontacteervlakken 511, 512 en 513 kunnen zijn gevormd, en/of op een onderoppervlak van het substraat 510 waarop meerdere aansluitpunten 515 kunnen zijn gevormd. Als een voorbeelduitvoeringsvorm kan de tweede chip 530 een »027962 - 22 - rechthoekige vorm hebben. Het dient te worden gewaardeerd dat hetzelfde substraat als in de voorgaande voorbeelduitvoeringsvormen het substraat 510 kan vervangen.
In een voorbeelduitvoeringsvorm kan het eerste substraatcontac-5 teervlak 511 zijn verbonden met de eerste chip 520 met kleinere afmetingen, het tweede substraatcontacteervlak 512 kan zijn verbonden met de rechthoekige tweede chip 530 en het derde substraatcontacteervlak 513 kan zijn verbonden met een derde chip 540 met grotere afmetingen.
De derde chip 540 met grotere afmetingen, met een holte 550 en 10 een groef 560, kan zijn gestapeld of gevormd over de eerste chip 520 met kleinere afmetingen en de rechthoekige tweede chip 530.
In het bijzonder kan de derde chip 540 met grotere afmetingen zijn gehecht op het substraat 510, waarbij het mogelijk wordt gemaakt dat de eerste chip 520 met kleinere afmetingen binnen een binnenste 15 gedeelte van de holte 550 wordt omsloten, en de rechthoekige tweede chip 530 wordt omsloten binnen een binnenste gedeelte van de groef 560.
De eerste, tweede en derde chips 520, 530 respectievelijk 540 kunnen bijvoorbeeld een chip van randaansluitvlaktype zijn waarbij 20 chipaansluitvlakken 521, 531 respectievelijk 541 kunnen zijn gevormd langs alle vier de zijden van de eerste, tweedë en derde chips 520, 530 en 540. In een voorbeelduitvoeringsvorm kunnen de chipaansluitvlakken 521, 531 en 541, die zijn gevormd op de eerste en tweede chips 520, 530 en 540, zijn gevormd in een centraal 25 aansluitvlaktype, of in een randaansluitvlaktype waarbij de chipaansluitvlakken 521, 531 en 541 kunnen zijn gevormd langs twee zijden van elke chip.
Voorts kunnen actieve oppervlakken van de eerste, tweede en derde chips 520, 530 en 540, waarop de chipaansluitvlakken 521, 531 en 30 541 kunnen zijn gevormd, naar dezelfde richting zijn toegekeerd. Niet- actieve oppervlakken van de eerste, tweede en derde chips 521, 531 en 541, die de andere zijde dan de actieve oppervlakken kunnen zijn, kunnen worden gebruikt voor bevestigingsdoeleinden. De eerste, tweede en derde chips 520, 530 en 540 kunnen zijn gehecht op het substraat 510 35 door middel van bijvoorbeeld een geleidend kleefmiddel en/of een isolerend kleefmiddel 570. Het dient te worden gewaardeerd dat andere typen kleefmiddel kunnen worden toegepast. Het dient tevens te worden gewaardeerd dat andere bevestigingstechnieken kunnen worden toegepast om de chips 520, 530 en 540 te hechten op het substraat 510.
1027962 - 23 -
De chipaansluitvlakken 521 van de eerste chip 520 kunnen elektrisch zijn verbonden met het eerste substraatcontacteervlak 511 door middel van eerste contacteerdraden 522, en de chipaansluitvlakken 531 van de tweede chip 530 kunnen elektrisch zijn verbonden met het tweede 5 substraatcontacteervlak 512 door middel van tweede contacteerdraden 532. In aanvulling daarop kunnen de chipaansluitvlakken 541 van de derde chip 540 elektrisch zijn verbonden met het derde substraatcontacteervlak 541 door middel van derde contacteerdraden 542.
10 In een voorbeelduitvoeringsvorm kunnen de holte 550 en de groef 560 zijn gevormd op een niet-actief oppervlak van de derde chip 540 door middel van bijvoorbeeld een selectief etsprocédé. Met andere woorden, de holte 550 en de groef 560 kunnen een driedimensionale ruimte vormen binnen de derde chip 540. Het dient te worden 15 gewaardeerd dat andere procédés kunnen worden toegepast om de groeven te vormen. De holte 550 en de groef 560 dienen elk voldoende lang te zijn gevormd teneinde te waarborgen dat hoogten van de eerste chip 520 met kleinere afmetingen en de rechthoekige tweede chip 530 alsmede lushoogten van de eerste en tweede contacteerdraden 522 en 532 binnen 20 de holte 550 of groef 560 kunnen passen.
De eerste chip 520, de eerste contacteerdraden 522 en contac-teergedeelten van de eerste contacteerdraden 522 binnen de holte 550 kunnen zijn omhuld door middel van een isolerende laag 551.
In een voorbeelduitvoeringsvorm, waarbij het isolerende kleef-25 middel 570 kan worden gebruikt, kan de isolerende laag 551 zijn gevormd rekening houdend met de vereiste isolatiekarakteristiek. Met andere woorden, indien een isolerend kleefmiddel 570 wordt toegepast als een kleefmiddel hoeft de isolerende laag 541 niet te worden gevormd en kan het binnenste gedeelte van de holte 540 leeg blijven 30 omdat de eerste chip 520 kan worden afgeschermd door middel van de tweede chip 530, ongeacht of het binnenste gedeelte van de holte 540 is omhuld.
De eerste en tweede chips 530 en 540, de tweede en derde contacteerdraden 532 en 542 en contacteergedeelten van de tweede en 35 derde contacteerdraden 532 respectievelijk 542 kunnen zijn omhuld door middel van een verpakkingslichaam 580. Soldeerknobbels 590 kunnen zijn bevestigd aan de aansluitpunten 515 van het substraat 510, die kunnen worden gebruikt als uitwendige aansluitpunten. De soldeerknobbels 590 kunnen elektrisch zijn verbonden met de eerste chip 520, de tweede 1027962 - 24 - chip 530 en de derde chip 540 door middel van verbinden van de soldeerknobbels 590 met de substraatcontacteervlakken 511, 512 en 513 door middel van een schakelingsverbinding (niet getoond) die is gevormd op het substraat 510.
5 Dienovereenkomstig, zoals getoond in een voorbeelduitvoerings- vorm, kan een multi-chip waarbij de bovenste chip 540 met grotere afmetingen meerdere holten 550 kan hebben alsmede meerdere groeven 560 die zijn gevormd op een niet-actief oppervlak daarvan, en meerdere chips 520 met kleinere afmetingen en meerdere rechthoekige chips 530 10 die zijn omsloten binnen de meerdere holten 550 en groeven 560, worden samengesteld.
In een andere voorbeelduitvoeringsvorm wordt een multi-chipver-pakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding beschreven onder verwijzing naar fig. 17.
15 Fig. 17 is een aanzicht in dwarsdoorsnede dat de multi-chipver- pakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding toont.
Zoals getoond in fig. 17 kunnen een eerste chip 620 met kleinere afmetingen en eerste en tweede passieve inrichtingen 631 en 20 632 zijn gehecht op een bovenoppervlak van het substraat 610 waarop meerdere substraatcontacteervlakken 611 en 612 ' kunnen zijn gevormd, en/of op het onderoppervlak van het substraat 610 waarop meerdere aansluitpunten 615 kunnen zijn gevormd. Het dient te worden gewaardeerd dat hetzelfde substraat als in de voorgaande 25 voorbeelduitvoeringsvormen het substraat 610 kan vervangen.
In een voorbeelduitvoeringsvorm kan het eerste substraatcontac-teervlak 611 zijn verbonden met de eerste chip 620 met kleinere afmetingen, en kan het tweede substraatcontacteervlak 612 zijn verbonden met de tweede chip 640. Voorts kunnen de eerste en tweede passieve in-30 richtingen 631 en 632 bijvoorbeeld een capaciteitsinrichting, een in-ductie-inrichting en/of een weerstandsinrichting zijn, maar niet daartoe beperkt.
De tweede chip 640 met grotere afmetingen, met een holte 650, kan zijn gestapeld op bovenste delen van de eerste chip 620 met klei-35 nere afmetingen, en de eerste en tweede passieve inrichtingen 631 en 632 kunnen zijn bevestigd op het substraat 610, waarbij het mogelijk wordt gemaakt dat de eerste chip 620 met kleinere afmetingen en de eerste en tweede passieve inrichtingen 631 en 632 worden omsloten binnen een binnenste deel van de holte 650.
1 027962 - 25 -
In het bijzonder kan de holte 650 zijn gevormd in de vorm van een driedimensionale ruimte door een onderoppervlak van de tweede chip 640 met grotere afmetingen met een uitsparing te maken. In een voor-beelduitvoeringsvorm kan de driedimensionale ruimte de vorm van de bo-5 venbeschreven groef hebben.
De eerste en tweede chips 620 respectievelijk 640 kunnen bijvoorbeeld een chip van randaansluitvlaktype zijn waarbij chipaansluit-vlakken 621 en 641 kunnen zijn gevormd langs alle vier de zijden van de chips 620 en 640. In een voorbeelduitvoeringsvorm kunnen de 10 chipaansluitvlakken 621 en 641 die zijn gevormd op de eerste en tweede chip 620 en 640 zijn gevormd in een centraal aansluitvlaktype of in een randaansluitvlaktype waarbij de chipaansluitvlakken 621 en 641 kunnen zijn gevormd langs twee zijden van de chips 620 en 640.
Voorts kunnen actieve oppervlakken van de eerste chip 620 en de 15 tweede chip 640, waarop de chipaansluitvlakken 621 en 641 kunnen zijn gevormd, naar dezelfde richting zijn toegekeerd. Niet-actieve oppervlakken van de eerste en tweede chips 620 en 640, die de andere zijde dan de actieve oppervlakken kunnen zijn, kunnen worden gebruikt voor bevestigingsdoeleinden. De eerste chip 620 en de tweede chip 640 20 kunnen zijn gehecht op het substraat 610 door middel van bijvoorbeeld een geleidend kleefmiddel en/of een isolerend kleefmiddel. Voorts kunnen in een voorbeelduitvoeringsvorm de eerste en tweede passieve inrichtingen 631 en 632 op het substraat 610 zijn gehecht door middel van bijvoorbeeld een geleidend kleefmiddel. Het dient te worden 25 gewaardeerd dat andere kleefmiddelen kunnen worden toegepast teneinde de chips en/of passieve inrichtingen op het substraat te hechten. Het dient tevens te worden gewaardeerd dat andere bevestigingstechnieken kunnen worden toegepast om de chips en passieve inrichtingen op het substraat te hechten.
30 De chipaansluitvlakken 621 van de eerste chip 620 kunnen elek trisch zijn verbonden met het eerste substraatcontacteervlak 611 door middel van eerste contacteerdraden 622, en de chipaansluitvlakken 641 van de tweede chip 640 kunnen elektrisch zijn verbonden met het tweede substraatcontacteervlak 612 door middel van tweede contacteerdraden 35 642.
In een andere voorbeelduitvoeringsvorm dient de holte 650 voldoende lang te zijn gevormd teneinde te waarborgen dat een hoogte van de eerste chip 620 met kleinere afmetingen, hoogten van de eerste en tweede passieve inrichtingen 631 en 632 en een lushoogte van de eer- 1 027962 - 26 - ste contacteerdraden 622 binnen de holte 650 kunnen passen. De eerste chip 620, de eerste en tweede passieve inrichtingen 631 en 632, de eerste contacteerdraden 622 en contacteergedeelten van de eerste contacteerdraden 622 binnen de holte 650 kunnen zijn omhuld door 5 middel van een isolerende laag 651.
De tweede chip 640, de tweede contacteerdraden 642 en contacteergedeelten van de tweede contacteerdraden 642 kunnen zijn omhuld door middel van een verpakkingslichaam 680. Soldeerknobbels 690 kunnen zijn gehecht op de aansluitpunten 615 van het substraat 610, die 10 kunnen worden gebruikt als bijvoorbeeld uitwendige aansluitpunten. De soldeerknobbels 690 kunnen elektrisch zijn verbonden met de eerste chip 620 en de tweede chip 640 door middel van verbinden van de soldeerknobbels 690 met de substraatcontacteervlakken 611 en 612 door middel van een schakelingsverbinding (niet getoond) die is gevormd op 15 het substraat 610.
Dienovereenkomstig, zoals getoond in voorbeelduitvoeringsvormen, kan een multi-chip met meerdere holten of meerdere groeven of een combinatie daarvan worden gevormd op het niet-actieve oppervlak van de bovenste chip met grotere afmetingen.
20 Een multi-chipverpakking volgens een andere voorbeelduitvoe- ringsvorm van de onderhavige uitvinding is beschreven onder verwijzing naar figuur 18.
Figuur 18 is een aanzicht in dwarsdoorsnede die de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onder-25 havige uitvinding toont.
In de multi-chipverpakking volgens een andere voorbeelduitvoeringsvorm van de onderhavige uitvinding, zoals getoond in fig. 18, kunnen multi-chips worden gestapeld op een bovenste deel en een onderste deel van een substraat 710. Als een voorbeelduitvoeringsvorm 30 kunnen meerder substraatcontacteervlakken 711 en 712 zijn gevormd op een bovenoppervlak, en meerdere substraatcontacteervlakken 713 en 714 en meerdere aansluitpunten 715 kunnen zijn gevormd op een onderopper-vlak.
In een voorbeelduitvoeringsvorm kan het substraat 710 dienst 35 doen als een tussenlaag, zoals boven beschreven, die in staat kan zijn om de multi-chips te stapelen op het bovenste gedeelte en het onderste gedeelte van het substraat 710. Voorts kan hetzelfde substraat als in de voorgaande voorbeelduitvoeringsvormen van de onderhavige uitvinding het substraat 710 vervangen.
1 02 7962 - 27 -
Een eerste chip 720 met kleinere afmetingen kan zijn gehecht op het bovenste deel van het substraat 710. Een tweede chip 730 van grotere afmetingen, met een driedimensionale ruimte 761 in de vorm van een holte of een groef op de eerste chip 720 kan zijn gehecht op 5 het bovenste deel van het substraat 710, waarbij het mogelijk wordt gemaakt dat de eerste chip 720 met kleinere afmetingen wordt omsloten door een binnenste gedeelte van de driedimensionale ruimte 761.
Op dezelfde wijze als de eerste en tweede chip 720 en 730 kan een derde chip 740 met kleinere afmetingen zijn gehecht op het onder-10 ste deel van het substraat 710 direct tegenover de eerste chip 720 met betrekking tot de plaats op het substraat 710. Een vierde chip 750 met grotere afmetingen, met een driedimensionale ruimte 762 in de vorm van een holte of een groef op de derde chip 740 kan zijn gehecht op het bovenste deel van het substraat 710, waarbij het mogelijk 15 wordt gemaakt dat de derde chip 740 met kleinere afmetingen wordt omsloten binnen een binnenste gedeelte van de driedimensionale ruimte 762.
In een voorbeelduitvoeringsvorm kunnen de driedimensionale ruimten 761 en 762 zijn gevormd op niet-actieve oppervlakken van de 20 tweede chip 730 respectievelijk de vierde chip 750.
In andere voorbeelduitvoeringsvormen kan 'het eerste substraat-contacteervlak 711 zijn verbonden met de eerste chip 720, het tweede substraatcontacteervlak 712 kan zijn verbonden met de tweede chip 730, het derde substraatcontacteervlak 713 kan zijn verbonden met de 25 derde chip 740 en het vierde substraatcontacteervlak 714 kan zijn verbonden met de vierde chip 750.
De eerste, tweede, derde en vierde chips 720, 730, 740 respectievelijk 750 kunnen bijvoorbeeld een chip van randcontacteervlaktype zijn waarbij chipcontacteervlakken 721, 731, 741 respectievelijk 751, 30 kunnen zijn gevormd langs alle vier de zijden van elk van de bijbehorende chips 720, 730, 740 en 750. In een voorbeelduitvoeringsvorm kunnen de chipcontacteervlakken 721, 731, 741 en 751, die zijn gevormd op de eerste, tweede, derde en vierde chips 720, 730, 740 en 750 , zijn gevormd in een centraal contacteervlaktype, of in een 35 randcontacteervlaktype, waarbij de chipcontacteervlakken 721, 731, 741 en 751 kunnen zijn gevormd langs twee zijden van elke chip.
De chipcontacteervlakken 721 van de eerste chip 720 kunnen elektrisch zijn verbonden met het eerste substraatcontacteervlak 711 door middel van eerste contacteerdraden 722, en de chipcontacteervlak- 1027962 - 28 - ken 731 van de tweede chip 730 kunnen elektrisch zijn verbonden met het tweede substraatcontacteervlak 712 door middel van tweede contacteerdraden 732. in aanvulling daarop kunnen de chipcontacteervlakken 741 van de derde chip 740 elektrisch zijn 5 verbonden met het derde substraatcontacteervlak 713 door middel van derde contacteerdraden 742, en de chipcontacteervlakken 751 van de derde (vierde: bew.) chip 750 kunnen elektrisch zijn verbonden met het vierde substraatcontacteervlak 714 door middel van vierde contacteerdraden 752.
10 De tweede en vierde chip 730 en 750, de tweede en vierde contacteerdraden 732 en 752 en contacteergedeelten van de tweede en vierde contacteerdraden 732 en 752 kunnen zijn omhuld door middel van verpakkingslichamen 781 respectievelijk 782.
Soldeerknobbels 790 die bijvoorbeeld kunnen worden gebruikt als 15 externe aansluitpunten kunnen zijn bevestigd aan de aansluitpunten 715 van het substraat 710. De soldeerknobbel 790 kunnen elektrisch zijn verbonden met de eerste, tweede, derde en vierde chips 720, 730, 740 en 750 door middel van verbinden van de soldeerknobbels 790 met de substraatcontacteervlakken 721, 731, 741 en 751 door middel van een 20 schakelingsverbinding (niet getoond) die is gevormd op het substraat 710.
Dienovereenkomstig geven voorbeelduitvoeringsvormen multi-chips weer waarbij meerdere holtes of meerdere groeven of een combinatie daarvan kunnen zijn gevormd op de boven- en/of onderoppervlakken van 25 het substraat.
Dienovereenkomstig tonen voorbeelduitvoeringsvormen ten minste een bovenste chip en ten minste een onderste chip die zijn gevormd op het boven- en/of onderoppervlak van het substraat. De bovenste chip kan zijn gestapeld over een onderste chip of meerdere onderste chips. 30 Er kan ook meer dan een bovenste chip zijn gestapeld over een of meer onderste chips, of enige combinatie van gestapelde bovenste chips en onderste chips op de boven- en/of onderoppervlakken van het substraat.
In overeenstemming met voorbeelduitvoeringsvormen kan, de multi-chipverpakking (bijv. wanneer de bovenste chip met grotere 35 afmetingen kan zijn gestapeld over de onderste chip met kleinere afmetingen), hoeft de bovenste chip geen overhangend gedeelte te hebben.
In overeenstemming met de bovengenoemde voorbeelduitvoeringsvormen kan een holte of een groef zijn gevormd op 1 02 79 62 - 29 - de bovenste chip door middel van een selectief etsprocédé, zodanig dat de bovenste chip kan zijn gestapeld op de onderste chip zonder een aparte afstandhouder.
In overeenstemming met voorbeelduitvoeringsvormen kan de onder-5 ste chip zijn geïsoleerd van ruis die wordt opgewekt in de bovenste chip door de gevormde holte of groef.
In overeenstemming met voorbeelduitvoeringsvormen, in een geval waarbij er meerdere onderste chips kunnen zijn gevormd, kan interferentie tussen de meerdere onderste chips worden verminderd of 10 voorkomen.
Zoals beschreven in voorbeelduitvoeringsvormen kan de term "holte" of "groef" in de onderhavige uitvinding verwijzen naar een driedimensionale ruimte die is gevormd op de chip. Het dient echter te worden gewaardeerd dat holte of groef kan verwijzen naar een gat, een 15 opening, een inham, een uitsparing, een holle ruimte, een leegte of een krater die is gevormd op de chip.
Hoewel de voorbeelduitvoeringsvormen van de onderhavige uitvinding hierboven in detail zijn beschreven is de uitvinding niet beperkt tot deze bepaalde uitvoeringsvormen en het zal duidelijk zijn aan de 20 vakman op het gebied dat vele variaties kunnen worden uitgevoerd zonder buiten het kader van de onderhavige uitvinding te treden.
1027962

Claims (19)

  1. 2. Multi-chipverpakking volgens conclusie 1, waarbij de ten minste ene driedimensionale ruimte een holte, een groef of een combinatie daarvan is, die is gevormd door het onderoppervlak van de ten 20 minste ene tweede halfgeleiderchip heen.
  2. 3. Multi-chipverpakking volgens conclusie 1 of 2, waarbij de ten minste ene eerste en tweede halfgeleiderchips zijn gecontacteerd met de substraatcontacteervlakken door middel van ten minste een van 25 een draadcontacteerprocédé en een flip-chipcontacteerprocédé.
  3. 4. Multi-chipverpakking volgens een van de conclusies 1-2, waarbij de ten minste ene passieve inrichting is gehecht op het substraat door middel van een geleidend kleefmiddel, en de ten minste 30 ene eerste halfgeleiderchip is gehecht op het substraat door middel van een isolerend kleefmiddel. 1 027962 - 31 -
  4. 5. Multi-chipverpakking volgens een van de voorgaande conclusies, waarbij de ten minste ene tweede halfgeleiderchip, aanbrenggedeelten en contacteergedeelten van de aanbrenggedeelten zijn omhuld. 5
  5. 6. Multi-chipverpakking volgens een van de voorgaande conclusies, waarbij het substraat er ten minste een is van een gevormd lead frame, een gedrukte bedradingskaart, een direct contacteerkoper (DBC), een buigzame film en een tussenlaag. 10
  6. 7. Multi-chipverpakking volgens een van de voorgaande conclusies, waarbij de ten minste ene eerste halfgeleiderchip een radiofrequente (RF) chip is en de ten minste ene tweede halfgeleiderchip een chip is voor een geheugen- of een logische 15 schakeling.
  7. 8. Multi-chipverpakking, omvattende: een substraat, omvattende meerdere substraatcontacteervlakken die zijn gevormd op een bovenoppervlak en een onderoppervlak daarvan; 20 ten minste een eerste halfgeleiderchip die is aangebracht op het bovenoppervlak van het substraat; ten minste een tweede halfgeleiderchip die is aangebracht op het onderoppervlak van het substraat; ten minste een derde halfgeleiderchip die is aangebracht op het 25 bovenoppervlak van het substraat, waarbij de ten minste ene derde halfgeleiderchip ten minste een driedimensionale ruimte op een niet-actief oppervlak daarvan heeft teneinde het mogelijk te maken dat de ten minste ene eerste halfgeleiderchip omsloten wordt binnen de ten minste ene driedimensionale ruimte; en 30 ten minste een vierde halfgeleiderchip die is aangebracht op het onderoppervlak van het substraat, waarbij de ten minste ene vierde halfgeleiderchip ten minste een driedimensionale ruimte op een niet-actief oppervlak daarvan heeft teneinde het mogelijk te maken dat de ten minste ene tweede halfgeleiderchip omsloten wordt binnen 35 de ten minste ene driedimensionale ruimte.
  8. 9. Multi-chipverpakking volgens conclusie 8, waarbij de ten minste ene driedimensionale ruimte in de ten minste ene derde halfgeleiderchip en de ten minste ene vierde halfgeleiderchip een holte, 1 027962 - 32 - een groef of een combinatie daarvan is, die is gevormd door het niet-actieve oppervlak van de ten minste ene derde en vierde halfgeleider-chips.
  9. 10. Multi-chipverpakking volgens conclusie 8 of 9, waarbij de ten minste ene eerste, tweede, derde en vierde halfgeleiderchips verbonden zijn met de substraatcontacteervlakken door middel van ten minste een van een draadcontacteerprocédé en een flip-chipcontacteer-procédé. 10
  10. 11. Multi-chipverpakking volgens een van de conclusie 8-10, waarbij de ten minst ene tweede en ten minste ene vierde halfgeleiderchips, aanbrenggedeelten en contacteergedeelten van de aanbreng-gedeelten omhuld zijn. 15
  11. 12. Multi-chipverpakking volgens een van de conclusie 8-11, waarbij de ten minste ene eerste en de ten minste ene derde halfgeleiderchips, aanbrenggedeelten en contacteergedeelten van de aanbrenggedeelten omhuld zijn. 20
  12. 13. Multi-chipverpakking volgens een van de conclusie 8-12, waarbij het substraat er ten minste een is van een gevormd lead frame, een gedrukte bedradingskaart, een direct contacteerkoper (DBC), een buigzame film en een tussenlaag. j 25
  13. 14. Multi-chipverpakking volgens een van de conclusies 8-13, waarbij de ten minste ene eerste halfgeleiderchip en de ten minste ene tweede halfgeleiderchip radiofrequente (RF) chips zijn, en de ten minste ene derde halfgeleiderchip en de ten minste ene vierde half- 30 geleiderchip chips zijn voor een geheugen- of een logische schakeling.
  14. 15. Multi-chipverpakking, omvattende: een substraat, omvattende meerdere substraatcontacteervlakken 35 die zijn gevormd op een actief oppervlak en een niet-actief oppervlak daarvan; en ten minste twee halfgeleiderchips die zijn aangebracht op het substraat, waarbij een van de ten minste twee halfgeleiderchips ten minste een driedimensionale ruimte omvat, teneinde het mogelijk te ma 1027962 - 33 - ken dat een andere van de ten minste twee halfgeleiderchips omsloten wordt binnen de ten minste ene driedimensionale ruimte.
  15. 16. Multi-chipverpakking volgens conclusie 15, waarbij de ten 5 minste ene driedimensionale ruimte is gevormd op het actieve oppervlak.
  16. 17. Multi-chipverpakking volgens conclusie 15, waarbij de ten minste ene driedimensionale ruimte is gevormd op het niet-actieve op- 10 pervlak van het substraat.
  17. 18. Multi-chipverpakking volgens een van de conclusies 15-17, waarbij de ten minste ene driedimensionale ruimte een holte, groef of combinatie daarvan is, die is gevormd door een oppervlak van een van 15 de ten minste twee halfgeleiderchips.
  18. 19. Multi-chipverpakking volgens een van de conclusies 15-18, waarbij de ten minste twee halfgeleiderchips gecontacteerd zijn met de substraatcontacteervlakken door middel van ten minste een van een 20 draadcontacteerprocédé en een flip-chipcontacteerprocédé.
  19. 20. Multi-chipverpakking volgens een van de conclusies 15-19, waarbij de ten minste twee halfgeleiderchips, aanbrenggedeelten en contacteergedeelten van de aanbrenggedeelten omhuld zijn. 1027962
NL1027962A 2004-01-13 2005-01-05 Multi-chipverpakking, halfgeleiderinrichting daarin gebruikt en vervaardigingswijze daarvoor. NL1027962C2 (nl)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20040002369 2004-01-13
KR20040002369 2004-01-13
KR1020040040420A KR100632476B1 (ko) 2004-01-13 2004-06-03 멀티칩 패키지 및 이에 사용되는 반도체칩
KR20040040420 2004-06-03

Publications (2)

Publication Number Publication Date
NL1027962A1 NL1027962A1 (nl) 2005-07-14
NL1027962C2 true NL1027962C2 (nl) 2006-02-20

Family

ID=36121603

Family Applications (1)

Application Number Title Priority Date Filing Date
NL1027962A NL1027962C2 (nl) 2004-01-13 2005-01-05 Multi-chipverpakking, halfgeleiderinrichting daarin gebruikt en vervaardigingswijze daarvoor.

Country Status (6)

Country Link
US (1) US7327020B2 (nl)
JP (1) JP4808408B2 (nl)
CN (1) CN1641873A (nl)
DE (1) DE102005002631B4 (nl)
NL (1) NL1027962C2 (nl)
TW (1) TWI278947B (nl)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297548B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
JP4553720B2 (ja) * 2004-12-21 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2006210402A (ja) * 2005-01-25 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置
JP4408832B2 (ja) * 2005-05-20 2010-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
JP4716836B2 (ja) * 2005-10-05 2011-07-06 パナソニック株式会社 半導体装置
KR100764682B1 (ko) * 2006-02-14 2007-10-08 인티그런트 테크놀로지즈(주) 집적회로 칩 및 패키지.
US7420206B2 (en) 2006-07-12 2008-09-02 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
US20080032451A1 (en) * 2006-08-07 2008-02-07 Sandisk Il Ltd. Method of providing inverted pyramid multi-die package reducing wire sweep and weakening torques
US20080029885A1 (en) * 2006-08-07 2008-02-07 Sandisk Il Ltd. Inverted Pyramid Multi-Die Package Reducing Wire Sweep And Weakening Torques
JP2008103571A (ja) * 2006-10-19 2008-05-01 Toshiba Corp 半導体装置及びその製造方法
CN101279709B (zh) * 2007-04-04 2011-01-19 财团法人工业技术研究院 微型声波传感器的多层式封装结构
JP2009176978A (ja) * 2008-01-25 2009-08-06 Rohm Co Ltd 半導体装置
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
US8470640B2 (en) * 2008-06-30 2013-06-25 Sandisk Technologies Inc. Method of fabricating stacked semiconductor package with localized cavities for wire bonding
US8294251B2 (en) * 2008-06-30 2012-10-23 Sandisk Technologies Inc. Stacked semiconductor package with localized cavities for wire bonding
TWI416699B (zh) * 2008-06-30 2013-11-21 Sandisk Technologies Inc 具有用於線接合的局部空腔之堆疊半導體封裝及其製造方法
KR20100046760A (ko) 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
JP2010199286A (ja) * 2009-02-25 2010-09-09 Elpida Memory Inc 半導体装置
WO2011017202A2 (en) 2009-08-06 2011-02-10 Rambus Inc. Packaged semiconductor device for high performance memory and logic
JP5646830B2 (ja) 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
US8018027B2 (en) * 2009-10-30 2011-09-13 Murata Manufacturing Co., Ltd. Flip-bonded dual-substrate inductor, flip-bonded dual-substrate inductor, and integrated passive device including a flip-bonded dual-substrate inductor
TWI501380B (zh) * 2010-01-29 2015-09-21 Nat Chip Implementation Ct Nat Applied Res Lab 多基板晶片模組堆疊之三維系統晶片結構
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
KR20120062366A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 멀티칩 패키지의 제조 방법
KR101465968B1 (ko) * 2010-12-20 2014-11-28 인텔 코포레이션 칩 장치, 그 제조 방법 및 컴퓨터 시스템
US8637981B2 (en) * 2011-03-30 2014-01-28 International Rectifier Corporation Dual compartment semiconductor package with temperature sensor
KR101222474B1 (ko) 2011-07-01 2013-01-15 (주)에프씨아이 반도체 패키지 및 그 반도체 패키지 제조방법
TWI473244B (zh) * 2011-10-05 2015-02-11 Chipsip Technology Co Ltd 堆疊式半導體封裝結構
CN104681510A (zh) * 2013-12-03 2015-06-03 晟碟信息科技（上海）有限公司 用于嵌入半导体裸片的桥结构
JP2016541128A (ja) * 2014-11-12 2016-12-28 インテル コーポレイション ウェアラブルデバイスのためのフレキシブル・システム・イン・パッケージ・ソリューション
JP6523999B2 (ja) * 2016-03-14 2019-06-05 東芝メモリ株式会社 半導体装置およびその製造方法
JP6755842B2 (ja) * 2017-08-28 2020-09-16 株式会社東芝 半導体装置、半導体装置の製造方法及び半導体パッケージの製造方法
JP2019161007A (ja) * 2018-03-13 2019-09-19 株式会社東芝 半導体装置及びその製造方法
CN108766974A (zh) * 2018-08-08 2018-11-06 苏州晶方半导体科技股份有限公司 一种芯片封装结构以及芯片封装方法
DE102019126028A1 (de) * 2019-09-26 2021-04-01 Robert Bosch Gmbh Multichipanordnung und entsprechendes Herstellungsverfahren
CN110828442A (zh) * 2019-11-04 2020-02-21 弘凯光电(深圳)有限公司 封装结构及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020113323A1 (en) * 2001-02-16 2002-08-22 Hiroyuki Nakanishi Integrated semiconductor circuit
US20030042590A1 (en) * 2001-08-30 2003-03-06 Bernd Goller Electronic component and process for producing the electronic component
DE10209204A1 (de) * 2002-03-04 2003-10-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US20030207516A1 (en) * 2002-01-09 2003-11-06 Micron Technology, Inc. Stacked die in die BGA package
US20040000723A1 (en) * 2002-06-27 2004-01-01 Yoshimi Egawa Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393094B1 (ko) 1999-12-09 2003-07-31 앰코 테크놀로지 코리아 주식회사 지지각을 갖는 기판을 이용한 반도체 패키지
JP4633971B2 (ja) 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
KR20030018204A (ko) 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
JP2003086734A (ja) * 2001-09-12 2003-03-20 Nec Corp Ｃｓｐのチップスタック構造
JP2003282817A (ja) * 2002-03-27 2003-10-03 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6737738B2 (en) * 2002-07-16 2004-05-18 Kingston Technology Corporation Multi-level package for a memory module
JP4052078B2 (ja) * 2002-10-04 2008-02-27 富士通株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020113323A1 (en) * 2001-02-16 2002-08-22 Hiroyuki Nakanishi Integrated semiconductor circuit
US20030042590A1 (en) * 2001-08-30 2003-03-06 Bernd Goller Electronic component and process for producing the electronic component
US20030207516A1 (en) * 2002-01-09 2003-11-06 Micron Technology, Inc. Stacked die in die BGA package
DE10209204A1 (de) * 2002-03-04 2003-10-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US20040000723A1 (en) * 2002-06-27 2004-01-01 Yoshimi Egawa Stacked multi-chip package, process for fabrication of chip structuring package, and process for wire-bonding

Also Published As

Publication number Publication date
CN1641873A (zh) 2005-07-20
JP2005203776A (ja) 2005-07-28
NL1027962A1 (nl) 2005-07-14
US7327020B2 (en) 2008-02-05
TWI278947B (en) 2007-04-11
US20050194673A1 (en) 2005-09-08
DE102005002631A1 (de) 2005-08-11
TW200525671A (en) 2005-08-01
JP4808408B2 (ja) 2011-11-02
DE102005002631B4 (de) 2007-05-03

Similar Documents

Publication Publication Date Title
NL1027962C2 (nl) Multi-chipverpakking, halfgeleiderinrichting daarin gebruikt en vervaardigingswijze daarvoor.
KR100621991B1 (ko) 칩 스케일 적층 패키지
US7326592B2 (en) Stacked die package
US6960826B2 (en) Multi-chip package and manufacturing method thereof
US8471361B2 (en) Integrated chip package structure using organic substrate and method of manufacturing the same
US8592952B2 (en) Semiconductor chip and semiconductor package with stack chip structure
US7705468B2 (en) Stacked semiconductor package that prevents damage to semiconductor chip when wire-bonding and method for manufacturing the same
US20030042564A1 (en) Semiconductor device having an interconnecting post formed on an interposer within a sealing resin
JP2017038075A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
KR20150012285A (ko) 와이어 본드 상호연결을 이용하여 기판 없이 적층가능한 패키지
US20120146216A1 (en) Semiconductor package and fabrication method thereof
JPH08236694A (ja) 半導体パッケージとその製造方法
TWI469301B (zh) 堆疊封裝間具有線接點互連之半導體多重封裝模組
US7981796B2 (en) Methods for forming packaged products
KR20220019186A (ko) 반도체 패키지 및 그의 제조 방법
US20040124513A1 (en) High-density multichip module package
KR100838352B1 (ko) 전자 부품 수용 구조물
EP1617714B1 (en) Electronic circuit assembly, device comprising such assembly and method for fabricating such device
US20050156322A1 (en) Thin semiconductor package including stacked dies
JP3476383B2 (ja) 半導体積層パッケージ
US6812567B2 (en) Semiconductor package and package stack made thereof
EP1627430B1 (en) An integrated circuit package employing a flexible substrate
EP1848029B1 (en) Carrying structure of electronic components
US7635642B2 (en) Integrated circuit package and method for producing it
JPH10223683A (ja) 半導体モジュール

Legal Events

Date Code Title Description
AD1A A request for search or an international type search has been filed
RD2N Patents in respect of which a decision has been taken or a report has been made (novelty report)

Effective date: 20051010

PD2B A search report has been drawn up