KR20100046760A - 반도체 패키지 - Google Patents

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KR20100046760A
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integrated circuit
semiconductor
package
semiconductor integrated
circuit chip
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이희석
최윤석
김용훈
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 캐비티를 갖는 비활성면과 그 반대면인 활성면을 포함하는 제1 반도체 소자와, 상기 활성면에 적층되어 상기 제1 반도체 소자와 전기적으로 연결되는 제2 반도체 소자와, 그리고 상기 캐비티에 삽입된 상태로 상기 비활성면에 적층되어 상기 제1 반도체 소자와 전기적으로 연결되는 제3 반도체 소자를 포함하고, 상기 제1 반도체 소자는 상기 제1 반도체 소자를 관통하여 상기 제1 반도체 소자와 상기 제3 반도체 소자를 전기적으로 연결하는 제1 관통전극을 포함하는 것을 특징으로 한다.
반도체 패키지, 캐비티, 관통전극, 범프, 시스템-인-패키지(SIP)

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 복수개의 반도체 소자를 적층한 반도체 패키지에 관한 것이다.
최근 전자 산업의 발전이 급속히 이루어지고 있으며, 사용자의 요구에 따라 전자 제품은 더욱더 소형화, 경량화 및 다기능화가 요구되고 있다. 이러한 요구에 따라 개발된 전자 제품 조립 기술의 하나로서, 동종 또는 이종의 집적회로 칩들을 하나의 단위 모듈로 구현하는 기술이 개발되고 있다. 이러한 추세에 따라 개발된 새로운 패키지 기술의 하나가 시스템-인-패키지(SIP) 기술이다.
시스템-인-패키지(SIP)는 한 개의 패키지에 이종, 복수의 반도체 칩을 배열 또는 적층하여 그 자체가 하나의 완벽한 시스템으로서 작동하는 제품 기술을 말한다. 시스템-인-패키지(SIP)에서는 다양한 기능을 하는 개별 소자들이 하나의 패키지 안에 내장되어 있어 전자 제품의 소형화가 가능하게 된다. 따라서, 시스템-인-패키지(SIP)를 구현하는데 채택될 수 있고, 구조적 및/또는 전기적 특성을 개선시킬 수 있는 반도체 패키지의 필요성이 대두된다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 시스템-인-패키지를 구현할 수 있는 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 구조적 및/또는 전기적 특성을 개선시킬 수 있는 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 패키지는 관통전극과 기판 캐비티를 이용하여 반도체 집적회로 칩의 양면에 동종 또는 이종의 반도체 집적회로 칩을 실장하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 패키지 기판에 실장되는, 캐비티를 갖는 비활성면과 그 반대면인 활성면을 포함하는 제1 반도체 소자와; 상기 활성면에 적층되어 상기 제1 반도체 소자와 전기적으로 연결되는 제2 반도체 소자와; 그리고 상기 캐비티에 삽입된 상태로 상기 비활성면에 적층되어 상기 제1 반도체 소자와 전기적으로 연결되는 제3 반도체 소자를 포함하고, 상기 제1 반도체 소자는 상기 제1 반도체 소자를 관통하여 상기 제1 반도체 소자와 상기 제3 반도체 소자를 전기적으로 연결하는 제1 관통전극을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반도체 소자는 상기 비활성면이 상기 패키지 기판에 대면하도록 상기 패키지 기판 상에 실장될 수 있다.
본 실시예에 있어서, 상기 제1 반도체 소자는 상기 제1 반도체 소자를 관통하여 상기 제1 반도체 소자와 상기 패키지 기판을 전기적으로 연결하는 제2 관통전극과, 상기 활성면과 상기 패키지 기판 각각에 양단이 접속되는 본딩 와이어 중에서 적어도 어느 하나를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 및 제2 관통전극 각각은 복수개의 관통전극을 포함하고, 상기 복수개의 제1 관통전극은 상기 복수개의 제2 관통전극에 비해 작은 피치를 가질 수 있다.
본 실시예에 있어서, 상기 제1 반도체 소자는 상기 제1 및 제2 관통전극을 갖는 기판을 포함하고, 상기 기판은 상기 캐비티 및 상기 제1 관통전극이 형성된 제1 두께의 제1 영역과; 그리고 상기 제1 영역의 주변을 점유하며 상기 제2 관통전극이 형성된 상기 제1 두께에 비해 큰 제2 두께의 제2 영역을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반도체 소자는 상기 제1 관통전극을 갖는 기판을 포함하고, 상기 기판은 상기 캐비티 및 상기 제1 관통전극이 형성된 제1 두께의 제1 영역과; 그리고 상기 제1 영역의 주변을 점유하며 상기 본딩 와이어가 접속되는 상기 제1 두께에 비해 큰 제2 두께의 제2 영역을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반도체 소자는 상기 활성면이 상기 패키지 기판에 대면하도록 상기 패키지 기판 상에 실장될 수 있다.
본 실시예에 있어서, 상기 제1 반도체 소자의 활성면과 상기 패키지 기판 사이에 배치되어 상기 제1 반도체 소자와 상기 패키지 기판을 전기적으로 연결하는 적어도 하나의 범프를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 반도체 소자는 상기 제1 관통전극을 갖는 기판을 포함하고, 상기 기판은 상기 캐비티 및 상기 제1 관통전극이 형성된 제1 두께의 제1 영역과; 그리고 상기 제1 영역의 주변을 점유하며 상기 적어도 하나의 범프가 접속되는 상기 제1 두께에 비해 큰 제2 두께의 제2 영역을 포함할 수 있다.
본 실시예에 있어서, 상기 패키기 기판은 제1 면과 그 반대면인 제2 면을 포함하고, 상기 제1 면에는 상기 제2 및 제3 반도체 소자가 적층된 제1 반도체 소자를 포함하는 제1 패키지가 실장되고, 상기 제2 면에는 상기 제1 패키지와 동일한 구조를 가지되, 상기 패키기 기판을 중심으로 미러 형태를 갖는 제2 패키기가 실장된 것을 포함할 수 있다.
본 발명에 의하면, 통상 로직 칩의 양면 각각에 적어도 하나 이상의 메모리 칩 또는 로직 칩을 적층할 수 있고, 로직 칩의 비활성면에 캐비티를 형성하여 로직 칩 또는 메모리 칩을 삽입하므로써 기계적 스트레스에 따른 반도체 패키지의 손상을 최소화할 수 있는 효과가 있다. 아울러, 칩들간의 전기적 신호는 관통전극으로 구현하되, 캐비티에 삽입되는 칩과의 전기적 신호는 미세 피치를 갖는 관통전극을 이용하므로써 광대역 데이터 버스를 구현할 수 있어 전기적 특성을 개선시킬 수 있는 효과가 있다.
이하, 본 발명에 따른 반도체 패키지를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(실시예)
도 1 내지 4는 본 발명의 다양한 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 제1 실시예의 반도체 패키지(100)는 동종 또는 이종의 칩들이 적층된 것일 수 있다. 반도체 패키지(100)는 로직 칩을 사이에 두고 로직 칩의 양면 각각에 메모리 칩들이 실장된 구조를 가지고, 시스템-인-패키지(SIP)를 구현하는데 유용하게 채택될 수 있다.
일례로, 반도체 패키지(100)는 패키지 기판(140) 상에 제1 반도체 집적회로 칩(110)과, 제2 반도체 집적회로 칩(120)과, 제3 반도체 집적회로 칩(130)이 칩-온-칩(COC) 방식으로 적층된 구조를 가질 수 있다. 이들 칩들(110-130)은 범프(150,160) 및/또는 관통전극(116,118)에 의해 서로 전기적으로 연결될 수 있다. 관통전극(116,118)은 그 목적에 따라 구분되어 사용될 수 있도록 설계될 수 있다.
선택적으로, 도 15에 도시된 바와 같이, 반도체 패키지(100)를 몰딩하는 몰딩막(105) 및/또는 패키지 기판(140)에 솔더볼과 같은 외부 접속단자(145)가 더 형성되어 있을 수 있다. 상기 설명은 후술한 다양한 실시예에 공통적으로 적용될 수 있다.
제1 내지 제3 반도체 집적회로 칩(110-130)은 적어도 어느 하나가 로직 칩 또는 메모리 칩일 수 있다. 후술한 바와 같이 제1 반도체 집적회로 칩(110)은 로직 칩이고, 제2 및 제3 반도체 집적회로 칩(120-130)은 메모리 칩이라고 가정하는데, 본 실시예는 이러한 가정에 한정되지 않음에 유의하여야 할 것이다. 도면부호 110 내지 130은 칩 단위, 혹은 웨이퍼 단위, 혹은 패키지 단위의 반도체 소자일 수 있다.
제1 반도체 집적회로 칩(110)은 그 비활성면(113)이 패키지 기판(140)을 향하고 그 활성면(111)이 위를 향하는 이른바 페이스-업(face-up) 상태로 패키지 기판(140) 상에 실장된 로직 칩일 수 있다. 제1 반도체 집적회로 칩(110)은 기판(112)의 비활성면(113)에 캐비티(114)가 형성된 것일 수 있다. 일례로, 캐비티(114)는 마이크로머시닝(Micromachining) 내지 멤스(MEMS: Micro Electro Mechanical System) 기술과 같은 미세가공 기술을 이용하여 기판(112)의 중심 영역(112c)에서 비활성면(113) 일부를 제거하여 임의의 크기로 형성될 수 있다. 이에 따라, 기판(112) 중에서 중심 영역(112c)은 제1 두께(T1)를 가질 수 있고, 중심 영역(112c)을 둘러싸는 또는 중심 영역(112c)의 양측을 점유하는 주변 영역(112p)은 제1 두께(T1)에 비해 큰 크기의 제2 두께(T2)를 가질 수 있다.
제1 반도체 집적회로 칩(110)에 있어서 기판(112)은 제3 반도체 집적회로 칩(130)과의 전기적으로 연결되어 내부 입출력(internal I/O)을 담당하는 제1 관통전극(118)을 적어도 하나 이상 포함할 수 있다. 아울러, 기판(112)은 패키지 기 판(140)과 전기적으로 연결되어 외부 입출력(external I/O)을 담당하는 제2 관통전극(116)을 적어도 하나 이상 포함할 수 있다. 본 명세서에서 내부 입출력이란 칩들간의 데이터 입출력, 가령 제1 반도체 집적회로 칩(110)과 제3 반도체 집적회로 칩(130) 사이에서의 데이터 입출력을 의미하고; 외부 입출력이란 칩과 패키지 기판, 가령 제1 반도체 집적회로 칩(110)과 패키지 기판(140) 사이에서의 데이터 입출력을 의미한다.
적어도 하나 이상의 제1 관통전극(118)은 기판(112) 중에서 제1 두께(T1)를 갖는 중심 영역(112c)에 적어도 하나 이상의 제1 비아(117)를 형성하고, 적어도 하나 이상의 제1 비아(117)를 전도체(예: 실리콘)로 매립하여 형성할 수 있다. 유사하게, 적어도 하나 이상의 제2 관통전극(116)은 기판(112) 중에서 제2 두께(T2)를 갖는 주변 영역(112p)에 적어도 하나 이상의 제2 비아(115)를 형성하고, 적어도 하나 이상의 제2 비아(115)를 전도체로 매립하여 형성할 수 있다. 비아들(115,117)은 레이저를 이용하여 형성하거나 또는 드라이 에칭을 이용하여 형성할 수 있다.
제3 반도체 집적회로 칩(130)은 캐비티(114)에 삽입되어 제1 반도체 집적회로 칩(110)과 전기적으로 연결되는 메모리 칩일 수 있다. 제3 반도체 집적회로 칩(130)은 플립칩 방식으로 제1 반도체 집적회로 칩(110)에 실장될 수 있다. 일례로서, 제3 반도체 집적회로 칩(130)은 적어도 하나 이상의 제1 관통전극(118)을 매개로 제1 반도체 집적회로 칩(110)과 전기적으로 연결될 수 있다. 다른 예로서, 제3 반도체 집적회로 칩(130)은 적어도 하나 이상의 제1 관통전극(118)과 접속하는 적어도 하나 이상의 제1 마이크로 범프(150)를 매개로 제1 반도체 집적회로 칩(110)과 전기적으로 연결될 수 있다.
제2 반도체 집적회로 칩(120)은 제1 반도체 집적회로 칩(120)의 활성면(111) 상에 실장되는 메모리 칩일 수 있다. 제2 반도체 집적회로 칩(120)은 적어도 하나 이상의 제2 마이크로 범프(160)에 의해 제1 반도체 집적회로 칩(110)과 전기적으로 연결될 수 있다. 일례로, 제2 반도체 집적회로 칩(120)은 플립칩 방식으로 제1 반도체 집적회로 칩(100)에 실장될 수 있다.
패키지 기판(140)은 일례로 인쇄회로기판(PCB)일 수 있다. 일례로서, 패키지 기판(140)은 적어도 하나 이상의 제2 관통전극(116)을 매개로 제1 반도체 집적회로 칩(110)과 전기적으로 연결될 수 있다. 다른 예로서, 패키지 기판(140)은 적어도 하나 이상의 제2 관통전극(116)과 이에 접속하는 적어도 하나 이상의 벌크 범프(170)를 매개로 제1 반도체 집적회로 칩(110)과 전기적으로 연결될 수 있다.
제1 관통전극(118)은 제1 반도체 집적회로 칩(110)과 제3 반도체 집적회로 칩(130)을 전기적으로 연결하는 것으로, 광대역 입출력(wide I/O) 버스를 구현하기 위해 가령 100 ㎛ 이하의 미세 피치(fine pitch)를 가지도록 형성하는 것이 바람직하다. 아울러, 제1 관통전극(118)은 집적회로들간을 전기적으로 연결하는 것이므로 회로밀도(circuit density)가 높은 영역에 사용될 수 있도록 형성하는 것이 바람직하다. 상기 조건을 만족하는 제1 관통전극(118)을 구현하기 위해서는 직경이 최소화된 제1 비아(117)를 형성하여야 할 것이므로 제1 비아(117)는 프런트 엔드(front end) 공정에서 초기에 형성하는 이른바 비아 퍼스트(Via First) 공법을 채택하여 형성할 수 있다. 제1 관통전극(116)은 기판(112)에서 제1 두께(T1)를 갖는 중심 영 역(112c)에 형성되므로 그 높이를 작게 형성할 수 있다. 이에 따라, 작은 높이와 미세한 피치를 갖는 제1 관통전극(118)에 의해 데이터 전송 속도가 증가되어 반도체 패키지(100)의 전기적 성능이 향상될 수 있다.
제2 관통전극(116)은 제1 반도체 집적회로 칩(110)의 로직 회로와 패키지 기판(140)의 외부 회로를 연결하는 것이므로, 상대적으로 디자인룰이 상대적으로 크고 회로밀도가 낮은 영역에 사용될 수 있다. 이에 따라, 제2 관통전극(116)은 제1 관통전극(118)에 비해 상대적으로 큰 피치를 가져도 무방할 것이다. 제2 관통전극(116)을 구현하기 위한 제2 비아(115)는 제1 비아(117)에 비해 상대적으로 큰 높이와 큰 피치를 가지도록 제조 공정의 백 엔드(back end)에서 형성하는 이른바 비아 라스트(Via Last) 공법을 채택하여 형성할 수 있다. 제2 관통전극(116)은 기판(112)에서 제2 두께(T2)를 갖는 주변 영역(112p)에 형성되므로 그 높이를 크게 형성할 수 있다. 제1 마이크로 범프(150)에 비해 체적과 높이가 상대적으로 큰 벌크 범프(170)가 제2 관통전극(116)에 접속될 수 있다. 제2 관통전극(116)은 제1 관통전극(118)에 비해 큰 크기를 가지며, 기판(112)의 주변 영역(112p)은 제2 두께(T2)를 유지하고 있으며, 비교적 큰 크기의 벌크 범프(170)가 기판(112)과 패키지 기판(140) 사이에 더 배치되어 있을 수 있기 때문에 제1 반도체 집적회로 칩(110)은 인가되는 스트레스를 비교적 잘 견딜 수 있고 더 나아가 반도체 패키지(100)의 기계적 내구성이 향상될 수 있다.
후술한 다른 실시예와 다르게, 제1 실시예의 반도체 패키지(100)는 제2 관통전극(116) 및/또는 벌크 범프(170)로써 외부 입출력을 구현한 것일 수 있다. 제1 실시예에 있어서 각각의 칩들(110-130)의 크기는 제약이 거의 없을 수 있다. 일례로, 제3 반도체 집적회로 칩(130)이 제1 반도체 집적회로 칩(110)에 비해 크기가 작지만 그 크기 차이가 작은 경우에 캐비티(114)의 크기와 제2 관통전극(116)의 피치를 적절히 조절하므로써 제1 반도체 집적회로 칩(110)에 적층될 수 있다. 제2 반도체 집적회로 칩(120)은 제1 반도체 집적회로 칩(110)의 크기에 상관없이 임의의 크기를 가질 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이다. 제2 실시예는 제1 실시예와 유사하며, 양자의 차이점은 이하에서 상세히 설명된다.
도 2를 참조하면, 제2 실시예의 반도체 패키지(200)는 제2 및 제3 반도체 집적회로 칩(120,130)이 적층된 제1 반도체 집적회로 칩(110)이 이른바 페이스-다운(face-down) 상태로 패키지 기판(140)에 실장된 것일 수 있다. 따라서, 제1 실시예와 다르게 제1 반도체 집적회로 칩(110)이 뒤집힌 상태로 패키지 기판(140) 상에 실장될 수 있다.
일례로, 제3 반도체 집적회로 칩(130)은 제1 반도체 집적회로 칩(110)의 비활성면(113)에 형성된 캐비티(114)에 삽입될 수 있고, 제2 반도체 집적회로 칩(120)은 제1 반도체 집적회로 칩(110)의 활성면에 배치될 수 있다. 제1 반도체 집적회로 칩(110)과 제3 반도체 집적회로 칩(130)은 미세 피치를 갖는 적어도 하나 이상의 제1 관통전극(118)을 매개로, 또는 적어도 하나 이상의 제1 관통전극(118)과 이에 접속하는 적어도 하나 이상의 제1 마이크로 범프(150)를 매개로 서로 전기적으로 연결될 수 있다. 제1 반도체 집적회로 칩(110)과 제2 반도체 집적회로 칩(120)은 적어도 하나 이상의 제2 마이크로 범프(160)를 매개로 서로 전기적으로 연결될 수 있다.
제1 반도체 집적회로 칩(110)의 기판(111)에 있어서 제3 반도체 집적회로 칩(130)이 실장된 부분, 즉 캐비티(114)가 형성된 중심 영역(112c)은 제1 두께(T1)를 가지고 나머지 주변 영역(112p)은 제2 두께(T2)를 가질 수 있다. 따라서, 제1 두께(T1)를 갖는 중심 영역(112c)에 의해 유발될 수 있는 기계적 스트레스는 제2 두께(T2)를 갖는 주변 영역(112p)에 의해 완화될 수 있어 제1 반도체 집적회로 칩(110)의 기계적 강도를 보장할 수 있다.
제1 실시예와 다르게, 제2 실시예는 제1 반도체 집적회로 칩(110)의 활성면(111)이 패키지 기판(140)과 대면하므로 제2 관통전극(도 1의 116)의 필요성이 없을 수 있다. 따라서, 제1 실시예와 다르게, 제2 실시예는 관통전극 없이 벌크 범프(170)에 의해 외부 입출력이 구현될 수 있다.
제2 실시예에 있어서, 제3 반도체 집적회로 칩(130)은 제1 반도체 집적회로 칩(110)에 비해 크기가 작거나 혹은 그 크기 차이가 작을 수 있다. 제2 반도체 집적회로 칩(120)이 제1 반도체 집적회로 칩(110)에 비해 크기가 작지만 그 크기 차이가 작은 경우 벌크 범프(170)의 피치를 적절히 조절하므로써 제1 반도체 집적회로 칩(110)의 활성면(111) 상에 적층될 수 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도이다. 제3 실시예는 제1 실시예와 유사하며, 양자의 차이점은 이하에서 상세히 설명된다.
도 3을 참조하면, 제3 실시예의 반도체 패키지(300)는 본딩 와이어(180)를 이용하여 외부 입출력을 구현한 것일 수 있다. 일례로, 제1 반도체 집적회로 칩(110)은 패키기 기판(140) 상에 페이스-업(face-up) 상태로 실장되고, 제2 반도체 집적회로 칩(120)은 제1 반도체 집적회로 칩(110)의 활성면(111) 상에 실장되고, 제3 반도체 집적회로 칩(130)의 제1 반도체 집적회로 칩(110)의 비활성면(113) 상에 형성된 캐비티(114)에 삽입되어 실장된 것일 수 있다.
제1 실시예와 유사하게, 제1 반도체 집적회로 칩(110)과 제3 반도체 집적회로 칩(130)은 미세 피치를 갖는 적어도 하나 이상의 제1 관통전극(118)을 매개로, 또는 적어도 하나 이상의 제1 관통전극(118)과 이에 접속하는 적어도 하나 이상의 제1 마이크로 범프(150)를 매개로 서로 전기적으로 연결될 수 있다. 제1 반도체 집적회로 칩(110)과 제2 반도체 집적회로 칩(120)은 적어도 하나 이상의 제2 마이크로 범프(160)를 매개로 서로 전기적으로 연결될 수 있다.
제1 실시예와 다르게, 제3 실시예는 외부 입출력이 제1 반도체 집적회로 칩(110)과 패키지 기판(140)을 전기적으로 연결하는 적어도 하나 이상의 본딩 와이어(180)를 통해 구현될 수 있다. 제1 반도체 집적회로 칩(110)과 패키지 기판(140)과의 사이에 접착층(190)이 배치될 수 있다.
만일, 캐비티(114)가 없는 경우 제3 반도체 집적회로 칩(130)은 제1 반도체 집적회로 칩(110)의 비활성면(113)에 적층될 것이고, 광대역 데이터 버스를 위해 제1 관통전극(118)을 미세 피치로 형성할 경우 제1 반도체 집적회로 칩(110)의 기판(112)은 얇게 가공하여야 할 것이다. 이러한 경우 본딩 와이어(180) 형성을 위한 와이어 본딩 공정시 기판(112)에 기계적 스트레스가 주어질 수 있다. 특히, 제3 반 도체 집적회로 칩(130)이 제1 반도체 집적회로 칩(110)에 비해 크기가 작고 그 크기 차이가 큰 경우에 기판(112)에 기계적 스트레스가 더 심하게 주어질 수 있다.
그러나, 제3 실시예에서는 기판(112)의 중심 영역(112c)에 캐비티(114)를 형성하여 캐비티(114) 내에 제3 반도체 집적회로 칩(130)을 삽입시켜 적층하므로써 기판(112)의 주변 영역(112p)을 제2 두께(T2)를 유지할 수 있다. 따라서, 기판(112)은 주변 영역(112p)의 제2 두께(T2)로써 와이어 본딩 공정시 가해지는 스트레스를 잘 견딜 수 있다.
제3 실시예에 있어서, 본딩 와이어(180)의 형성 공간이 필요하므로 제2 반도체 집적회로 칩(120)은 제1 반도체 집적회로 칩(110)에 비해 작은 크기를 가져야 할 것이다. 제3 반도체 집적회로 칩(130)은 제1 반도체 집적회로 칩(110)에 비해 크기가 작거나 혹은 그 크기 차이가 작을 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 단면도이다. 제4 실시예는 제1 실시예와 유사하며, 양자의 차이점은 이하에서 상세히 설명된다.
도 4를 참조하면, 제4 실시예의 반도체 패키지(400)는 제2 관통전극(116)과 본딩 와이어(180)를 이용하여 외부 입출력을 구현한 것일 수 있다. 일례로, 제1 반도체 집적회로 칩(110)은 패키기 기판(140) 상에 페이스-업(face-up) 상태로 실장되고, 제2 반도체 집적회로 칩(120)은 제1 반도체 집적회로 칩(110)의 활성면(111) 상에 실장되고, 제3 반도체 집적회로 칩(130)의 제1 반도체 집적회로 칩(110)의 비활성면(113) 상에 형성된 캐비티(114)에 삽입되어 실장된 것일 수 있다.
제1 실시예와 유사하게, 제1 반도체 집적회로 칩(110)과 제3 반도체 집적회 로 칩(130)은 미세 피치를 갖는 적어도 하나 이상의 제1 관통전극(118)을 매개로, 또는 적어도 하나 이상의 제1 관통전극(118)과 이에 접속하는 적어도 하나 이상의 제1 마이크로 범프(150)를 매개로 서로 전기적으로 연결될 수 있다. 제1 반도체 집적회로 칩(110)과 제2 반도체 집적회로 칩(120)은 적어도 하나 이상의 제2 마이크로 범프(160)를 매개로 서로 전기적으로 연결될 수 있다.
제4 실시예의 반도체 패키지(400)는 제1 반도체 집적회로 칩(110)이 제3 반도체 집적회로 칩(130)에 비해 큰 크기를 가지지만, 충분한 수의 제2 관통전극(116)을 확보하기 어려운 경우에 하이브리드(hybrid) 방식을 채택하여 적어도 하나 이상의 본딩 와이어(180)를 더 구비하여 외부 입출력을 구현한 것일 수 있다.
제4 실시예에 있어서, 본딩 와이어(180)의 형성 공간이 필요하므로 제2 반도체 집적회로 칩(120)은 제1 반도체 집적회로 칩(110)에 비해 작은 크기를 가져야 할 것이다. 제3 반도체 집적회로 칩(130)은 제1 반도체 집적회로 칩(110)에 비해 크기가 작지만 그 크기 차이가 작은 경우에 캐비티(114)의 크기와 제2 관통전극(116)의 피치를 적절히 조절하므로써 제1 반도체 집적회로 칩(110)에 적층될 수 있다.
(미러 적층예)
도 5 내지 8은 미러 방식으로 적층된 반도체 패키지의 예를 각각 도시한 단면도들이다.
도 5를 참조하면, 제5 실시예의 반도체 패키지(500)는 도 1에 도시된 제1 실 시예의 반도체 패키지(100)를 패키지 기판(140)을 중심으로 미러(mirror) 형태로 구현한 것일 수 있다. 일례로, 패키지 기판(140)의 상면(141)에는 상부 패키지(510)가 실장되고, 패키지 기판(140)의 하면(143)에는 하부 패키지(520)가 실장된 것일 수 있다.
상부 패키지(510)는 제1 실시예와 유사한 구조를 가질 수 있다. 예를 들어, 양면에 제2 및 제3 반도체 집적회로 칩(120,130)이 적층된 제1 반도체 집적회로 칩(110)이 패키지 기판(140)의 상면(141)에 페이스-업 상태로 실장될 수 있다. 제3 반도체 집적회로 칩(130)은 제1 반도체 집적회로 칩(110)의 비활성면(113)에 형성된 캐비티(114) 내에 삽입될 수 있다. 제1 반도체 집적회로 칩(110)과 제3 반도체 집적회로 칩(130)은 제1 관통전극(118) 또는 제1 관통전극(118) 및 이에 접속하는 제1 마이크로 범프(130)에 의해 서로 전기적으로 연결될 수 있다. 제1 반도체 집적회로 칩(110)과 제2 반도체 집적회로 칩(120)은 제2 마이크로 범프(160)에 의해 서로 전기적으로 연결될 수 있다. 제1 반도체 집적회로 칩(110)은 제2 관통전극(116)을 더 포함할 수 있고, 제2 관통전극(116)에 의해 또는 제2 관통전극(116)과 이에 접속하는 벌크 범프(170)에 의해 패키지 기판(140)과 전기적으로 연결될 수 있다. 하부 패키지(520)는 상부 패키지(510)와 상하 대칭적인 구조를 가질 수 있다. 상하부 패키지(510,520)에 관한 설명은 제1 실시예의 설명이 적용될 수 있다.
도 6을 참조하면, 제6 실시예의 반도체 패키지(600)는 도 2에 도시된 제2 실시예의 반도체 패키지(200)를 패키지 기판(140)을 중심으로 미러 형태로 구현한 것일 수 있다. 일례로, 상부 패키지(610)는 양면에 제2 및 제3 반도체 집적회로 칩(120,130)이 적층되고 벌크 범프(170)를 통해 패키지 기판(140)과 전기적으로 연결되는 제1 반도체 집적회로 칩(110)이 패키지 기판(140)의 상면(141)에 페이스-다운 방식으로 실장된 것일 수 있다. 하부 패키지(610)는 양면에 제2 및 제3 반도체 집적회로 칩(120,130)이 적층되고 벌크 범프(170)를 통해 패키지 기판(140)과 전기적으로 연결되는 제1 반도체 집적회로 칩(110)이 패키지 기판(140)의 하면(143)에 페이스-다운 방식으로 실장되어 상부 패키지(610)와 상하 대칭적인 구조를 가질 수 있다. 상하부 패키지(610,620)에 관한 설명은 제2 실시예의 설명으로 대신할 수 있다.
도 7을 참조하면, 제7 실시예의 반도체 패키지(700)는 도 3에 도시된 제3 실시예의 반도체 패키지(300)를 패키지 기판(140)을 중심으로 미러 형태로 구현한 것일 수 있다. 일례로, 패키지 기판(140)의 상면(141)에는 제3 실시예와 유사하게 제1 반도체 집적회로 칩(110)의 양면에 제2 및 제3 반도체 집적회로 칩(120,130)이 적층되고 본딩 와이어(180)가 제1 반도체 집적회로 칩(110)과 패키지 기판(140)을 전기적으로 연결하는 상부 패키지(710)가 페이스-업 상태로 실장되고, 패키지 기판(140)의 하면(143)에는 상부 패키지(710)와 상하 대칭적인 하부 패키지(720)가 실장된 것일 수 있다. 상하부 패키지(710,720) 각각에 관한 설명은 제3 실시예의 설명과 유사할 수 있다.
도 8을 참조하면, 제8 실시예의 반도체 패키지(800)는 도 4에 도시된 제4 실시예의 반도체 패키지(400)를 패키지 기판(140)을 중심으로 미러 형태로 구현한 것일 수 있다. 일례로, 패키지 기판(140)의 상면(141)에는 제4 실시예와 유사한 상부 패키지(810)가 실장되고, 패키지 기판(140)의 하면(143)에는 상부 패키지(810)와 상하 대칭 구조를 이루는 하부 패키지(820)가 실장된 것일 수 있다. 상하부 패키지(810,820)에 관한 설명은 제4 실시예의 설명으로 대체할 수 있다.
(수직 적층예)
도 9 내지 12는 수직 적층 방식으로 구현된 반도체 패키지의 예를 각각 도시한 단면도들이다.
도 9를 참조하면, 제9 실시예의 반도체 패키지(900)는 도 1에 도시된 제1 실시예의 반도체 패키지(100)에 있어서 제2 및 제3 반도체 집적회로 칩(120,130) 중에서 적어도 어느 하나를 복수개 적층한 것일 수 있다. 일례로, 제1 반도체 집적회로 칩(110)이 패키지 기판(140) 상에 페이스-업 상태로 실장되고, 제1 반도체 집적회로 칩(110)의 활성면(111) 상에는 2개 또는 그 이상의 제2 반도체 집적회로 칩(120)이 적층되고, 및/또는 캐비티(114) 내에는 가령 2개 또는 그 이상의 제3 반도체 집적회로 칩(130)이 적층될 수 있다.
복수개의 제2 반도체 집적회로 칩(120)은 동종 또는 이종, 가령 모두 메모리 칩 또는 로직 칩이거나, 혹은 어느 하나는 메모리 칩이고 다른 하나는 로직 칩일 수 있다. 복수개의 제2 반도체 집적회로 칩(120)은 동일한 크기 혹은 서로 다른 크기일 수 있다. 제1 반도체 집적회로 칩(110)과 복수개의 제2 반도체 집적회로 칩(120) 사이, 그리고 복수개의 제2 반도체 집적회로 칩(120) 각각은 적어도 하나 이상의 제2 마이크로 범프(160)를 통해 서로 전기적으로 연결될 수 있다. 도면에는 도시되어 있지 아니하지만 복수개의 제2 반도체 집적회로 칩(120)은 적어도 하나 이상의 제2 마이크로 범프(160)와 연결되는 적어도 하나 이상의 관통전극을 포함할 수 있다. 상기 설명은 제3 반도체 집적회로 칩(130)에 적용될 수 있다.
도 10을 참조하면, 제10 실시예의 반도체 패키지(1000)는 도 2에 도시된 제2 실시예의 반도체 패키지(200)에 있어서 제2 및 제3 반도체 집적회로 칩(120,130) 중에서 적어도 어느 하나를 복수개 적층한 것일 수 있다. 일례로, 제1 반도체 집적회로 칩(110)이 패키지 기판(140) 상에 페이스-다운 상태로 실장되고, 제1 반도체 집적회로 칩(110)의 활성면(111) 상에는 가령 2개 또는 그 이상의 제2 반도체 집적회로 칩(120)이 적층되고, 및/또는 캐비티(114) 내에는 가령 2개 또는 그 이상의 제3 반도체 집적회로 칩(130)이 적층될 수 있다.
도 11을 참조하면, 제10 실시예와 유사하게 제11 실시예의 반도체 패키지(1100)는 도 3에 도시된 제3 실시예의 반도체 패키지(300)에 있어서 제2 및 제3 반도체 집적회로 칩(120,130) 중에서 적어도 어느 하나를 복수개 적층한 것일 수 있다.
도 12를 참조하면, 제10 실시예와 유사하게 제12 실시예의 반도체 패키지(1200)는 도 4에 도시된 제4 실시예의 반도체 패키지(400)에 있어서 제2 및 제3 반도체 집적회로 칩(120,130) 중에서 적어도 어느 하나를 복수개 적층한 것일 수 있다.
(와이어 본딩 적층예)
도 13 및 14는 와이어 본딩 방식으로 적층된 반도체 패키지의 예를 각각 도시한 단면도들이다.
도 13을 참조하면, 제13 실시예의 반도체 패키지(1300)는 도 3에 도시된 제3 실시예의 반도체 패키지(300)에 있어서 제1 반도체 집적회로 칩(110)의 활성면(111) 상에 복수개 가령 2개의 제2 반도체 집적회로 칩(120,120a)을 적층하고, 2개의 제2 반도체 집적회로 칩(120,120a) 사이에 인터포저(125)를 배치시킨 것일 수 있다. 복수개의 제2 반도체 집적회로 칩(120) 중에서 상부의 제2 반도체 집적회로 칩(120a)은 적어도 하나 이상의 범프(150a)로써 인터포저(125)와 전기적으로 연결되고, 인터포저(125)는 본딩 와이어(185)로써 제1 반도체 집적회로 칩(110)과 전기적으로 연결될 수 있다. 제13 실시예에서는 제2 반도체 집적회로 칩(120,120a)에 관통전극을 형성할 필요가 없을 수 있다. 이외에는 제3 실시예에 대한 설명이 적용될 수 있다.
도 14를 참조하면, 도 4에 도시된 제4 실시예의 반도체 패키지(400)에 있어서 제1 반도체 집적회로 칩(110)의 활성면(111) 상에 복수개 가령 2개의 제2 반도체 집적회로 칩(120,120a)을 적층하고, 2개의 제2 반도체 집적회로 칩(120,120a) 사이에는 적어도 하나 이상의 범프(150a)를 통해 상부의 제2 반도체 집적회로 칩(120a)과 전기적으로 연결되는 인터포저(125)를 배치시킨 것일 수 있다. 인터포저(125)는 본딩 와이어(185)를 통해 제1 반도체 집적회로 칩(110)과 전기적으로 연결될 수 있다. 제13 실시예와 유사하게, 제14 실시예에서는 제2 반도체 집적회로 칩(120,120a)에 관통전극을 형성할 필요가 없을 수 있다. 이외에는 제4 실시예에 대한 설명이 적용될 수 있다.
제1 반도체 집적회로 칩(110)의 활성면(111) 상에 인터포저(125)를 이용한 복수개의 제2 반도체 집적회로 칩(120)을 적층하는 것은 도 1에 도시된 반도체 패키지(100) 및 도 2에 도시된 반도체 패키지(200)에 적용 가능하다.
(응용예)
도 16 내지 18은 본 발명 실시예에 따른 반도체 패키지의 응용예를 도시한 것이다.
도 16을 참조하면, 상술한 반도체 패키지(100-1400)는 다양한 종류의 반도체 소자들을 구비하는 패키지 모듈(1600)에 적용될 수 있다. 패키지 모듈(1600)은 외부연결단자(1640)가 구비된 기판(1610)과, 이 기판(1610)에 실장된 반도체 집적회로 칩(1620) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1630)을 포함할 수 있다. 반도체 집적회로 칩들(1620,1630)은 본 발명 실시예의 패키지 기술이 적용된 것일 수 있다. 패키지 모듈(1600)은 외부연결단자(1640)를 통해 외부전자장치와 연결될 수 있다.
도 17을 참조하면, 상술한 반도체 패키지(100-1400)는 전자 시스템(1700)에 적용될 수 있다. 전자 시스템(1700)은 제어기(1710), 입출력 장치(1720) 및 기억 장치(1730)를 포함할 수 있다. 제어기(1710), 입출력 장치(1720) 및 기억 장치(1730)는 데이터들이 이동하는 통로를 제공하는 버스(1750)를 통하여 결합될 수 있다.
예컨대, 제어기(1710)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(1710) 및 기억 장치(1730)는 본 발명 실시예에 따른 반도체 패키지(100-1400)를 적어도 어느 하나를 포함할 수 있다. 입출력 장치(1720)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(1730)는 데이터 및/또는 제어기(1710)에 의해 실행되는 명령어 등을 저장할 수 있다.
기억 장치(1730)는 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
전자 시스템(1700)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1740)를 더 포함할 수 있다. 인터페이스(1740)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1740)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(1700)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(1700)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
도 18을 참조하면, 상술한 본 발명 실시예의 반도체 패키지(100-1400)는 메모리 카드(1800)의 형태로 제공될 수 있다. 일례로, 메모리 카드(1800)는 비휘발성 기억 소자와 같은 메모리(1810) 및 메모리 제어기(1820)를 포함할 수 있다. 메모리(1810) 및 메모리 제어기(1820)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 메모리(1810)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(1820)는 호스트(1830)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(1810)를 제어할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변 경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 패키지를 제조하는 반도체 산업을 비롯하여 반도체 패키지를 이용하는 전자 제품을 생산하는 제조업, 통신산업 등에 널리 유용하게 이용될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도.
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도.
도 4는 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 단면도.
도 5 내지 8은 미러 방식으로 적층된 반도체 패키지의 예를 도시한 단면도.
도 9 내지 12는 수직 적층 방식으로 구현된 반도체 패키지의 예를 도시한 단면도.
도 13 및 14는 본딩 와이어 방식으로 적층된 반도체 패키지의 예를 도시한 단면도.
도 15는 본 발명의 제1 실시예의 변형예를 도시한 단면도.
도 16 내지 18은 본 발명의 실시예에 따른 반도체 패키지를 채택한 응용예를 도시한 구성도.

Claims (10)

  1. 패키지 기판에 실장되는, 캐비티를 갖는 비활성면과 그 반대면인 활성면을 포함하는 제1 반도체 소자와;
    상기 활성면에 적층되어 상기 제1 반도체 소자와 전기적으로 연결되는 제2 반도체 소자와; 그리고
    상기 캐비티에 삽입된 상태로 상기 비활성면에 적층되어 상기 제1 반도체 소자와 전기적으로 연결되는 제3 반도체 소자를 포함하고,
    상기 제1 반도체 소자는 상기 제1 반도체 소자를 관통하여 상기 제1 반도체 소자와 상기 제3 반도체 소자를 전기적으로 연결하는 제1 관통전극을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 소자는 상기 비활성면이 상기 패키지 기판에 대면하도록 상기 패키지 기판 상에 실장되는 것을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 반도체 소자는:
    상기 제1 반도체 소자를 관통하여 상기 제1 반도체 소자와 상기 패키지 기판을 전기적으로 연결하는 제2 관통전극과, 상기 활성면과 상기 패키지 기판 각각에 양단이 접속되는 본딩 와이어 중에서 적어도 어느 하나를;
    더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 및 제2 관통전극 각각은 복수개의 관통전극을 포함하고, 상기 복수개의 제1 관통전극은 상기 복수개의 제2 관통전극에 비해 작은 피치를 갖는 것을 포함하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 제1 반도체 소자는 상기 제1 및 제2 관통전극을 갖는 기판을 포함하고,
    상기 기판은 상기 캐비티 및 상기 제1 관통전극이 형성된 제1 두께의 제1 영역과; 그리고 상기 제1 영역의 주변을 점유하며 상기 제2 관통전극이 형성된 상기 제1 두께에 비해 큰 제2 두께의 제2 영역을 포함하는 반도체 패키지.
  6. 제3항에 있어서,
    상기 제1 반도체 소자는 상기 제1 관통전극을 갖는 기판을 포함하고,
    상기 기판은 상기 캐비티 및 상기 제1 관통전극이 형성된 제1 두께의 제1 영역과; 그리고 상기 제1 영역의 주변을 점유하며 상기 본딩 와이어가 접속되는 상기 제1 두께에 비해 큰 제2 두께의 제2 영역을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 반도체 소자는 상기 활성면이 상기 패키지 기판에 대면하도록 상기 패키지 기판 상에 실장되는 것을 포함하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 제1 반도체 소자의 활성면과 상기 패키지 기판 사이에 배치되어 상기 제1 반도체 소자와 상기 패키지 기판을 전기적으로 연결하는 적어도 하나의 범프를 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 반도체 소자는 상기 제1 관통전극을 갖는 기판을 포함하고,
    상기 기판은 상기 캐비티 및 상기 제1 관통전극이 형성된 제1 두께의 제1 영역과; 그리고 상기 제1 영역의 주변을 점유하며 상기 적어도 하나의 범프가 접속되는 상기 제1 두께에 비해 큰 제2 두께의 제2 영역을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 패키기 기판은 제1 면과 그 반대면인 제2 면을 포함하고,
    상기 제1 면에는 상기 제2 및 제3 반도체 소자가 적층된 제1 반도체 소자를 포함하는 제1 패키지가 실장되고,
    상기 제2 면에는 상기 제1 패키지와 동일한 구조를 가지되, 상기 패키기 기 판을 중심으로 미러 형태를 갖는 제2 패키기가 실장된 것을;
    포함하는 반도체 패키지.
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