KR101754847B1 - 적층된 전자 디바이스들을 포함하는 전자 어셈블리 - Google Patents

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Abstract

제 1 전자 디바이스를 포함하는 전자 어셈블리가 개시된다. 제 1 전자 디바이스는 상기 제 1 전자 디바이스의 후면으로 연장되는 캐비티를 포함한다. 전자 어셈블리는 제 2 전자 디바이스를 더 포함한다. 제 2 전자 디바이스는 제 1 전자 디바이스의 캐비티 내에서 제 1 전자 디바이스에 장착된다. 전자 어셈블리의 몇몇 예시적 형태에서, 제 1 전자 디바이스 및 제 2 전자 디바이스는 각각 다이이다. 전다 어셈블리의 다른 형태에서는 제 1 전자 디바이스 및 제 2 전자 디바이스 중 하나 만이 다이인 경우가 고려될 수 있음에 유의해야 한다. 전자 어셈블리의 몇몇 형태에서, 제 2 전자 디바이스는 제 1 전자 디바이스에 납땜된다.

Description

적층된 전자 디바이스들을 포함하는 전자 어셈블리{ELECTRONIC ASSEMBLY THAT INCLUDES STACKED ELECTRONIC DEVICES}
본원에서 설명된 실시형태들은 일반적으로 전자 어셈블리에 관한 것으로, 보다 구체적으로는 적층된 전자 디바이스들을 포함하는 전자 어셈블리에 관한 것이다.
적층된 전자 디바이스들(예컨대, 다이들 또는 칩들)을 포함하는 전자 어셈블리를 생성하는 것과 연관되는 한 가지 중요한 고려사항은, 전자 디바이스들의 적층 내의 최하위 전자 디바이스로부터의 열을 효과적으로 발산시키는 것에 관련된다. 다른 중요한 고려사항은 얇은 웨이퍼 또는 다이 상에 하나 이상의 추가 전자 디바이스의 연속 적층을 위해 스루 실리콘 비아(through silicon vias: TSVs)를 포함하는 얇은 웨이퍼 또는 다이를 다루는 능력에 관한 것이다.
도 1은 전자 디바이스들의 적층 내의 최하위 전자 디바이스로부터의 열을 발산시키기 위해 높은 열 전도성 몰드 재료를 사용하는 종래의 전자 패키지(10)를 도시한다. 높은 열 전도성 몰드 재료는 전자 디바이스들의 스택 내의 최상위 전자 디바이스와 히트 스프레더(heat spreader) 사이에 위치한다.
도 2는 전자 디바이스들의 패키지 내의 최하위 디바이스로부터의 열을 발산시키기 위해 스텝형 통합 히트 스프레더(integrated heat spreader: IHS)를 사용하는 다른 종래의 전자 패키지(20)를 도시한다. 스텝형 IHS의 사용은 종종, 전자 디바이스들의 패키지 내의 최상위 전자 디바이스와 IHS 사이에 있는 열 인터페이스 재료(thermal interface material: TIM) 본딩 층의 두께의 제한된 제어를 초래한다. TIM 본딩 층의 두께는, 보통 적층된 전자 디바이스들과 연관되는 허용 오차(tolerance) 문제로 인해 제어하기 어렵다.
도 1 및 도 2에 도시된 종래의 전자 어셈블리에서 열 관리 문제를 해결하는 한 가지 방식은 TIM 본딩 층의 열 전도성을 증가시키는 것이다. 그러나, 보통 TIM 본딩 층의 열 전도성을 증가시키는 것 만으로는 충분치 않다.
도 1 및 도 2에 도시된 종래의 전자 어셈블리에 포함되는 전자 디바이스들의 패키지에서 최하위 전자 디바이스의 두께는 보통 약 100 ㎛이다. 최하위 전자 디바이스의 이런 아주 얇은 두께는 종종, 적층된 전자 디바이스들을 포함하는 전자 어셈블리의 생성 동안 최하위 전자 디바이스를 안전하고 효과적으로 다루는 것을 어렵게 한다.
도 1은 전자 디바이스들의 적층 내의 최하위 전자 디바이스로부터의 열을 발산시키기 위해 높은 열 전도성 재료를 사용하는 종래의 전자 어셈블리를 도시한다.
도 2는 전자 디바이스들의 적층 내의 최하위 전자 디바이스로부터의 열을 발산시키기 위해 스텝형 통합 히트 스프레더(IHS)를 사용하는 다른 종래의 전자 어셈블리를 도시한다.
도 3은 예시적 전자 어셈블리를 도시한다.
도 4는 도 3에 도시된 전자 어셈블리의 일부의 확대도이다.
도 5는 도 3에 도시된 전자 어셈블리의 다른 형태의 일부를 도시하는 확대도이다.
도 6은 예시적 전자 패키지를 도시한다.
도 7은 도 6에 도시된 전자 패키지의 일부의 확대도이다.
도 8은 도 6에 도시된 전자 패키지의 다른 형태의 일부를 도시하는 확대도이다.
도 9는 전자 패키지가 제 3 전자 구성요소를 포함하는 경우의 도 6의 전자 패키지를 도시한다.
도 10a 내지 도 10d는 도 6 및 도 7에 도시된 전자 패키지에 대한 예시적 패키징 프로세스(즉, 어셈블리 흐름)를 도시한다.
도 11a 내지 도 11d는 도 8에 도시된 전자 패키지에 대한 예시적 패키징 프로세스(즉, 어셈블리 흐름)를 도시한다.
도 12는 본원에서 설명되는 전자 어셈블리 및/또는 전자 패키지를 포함하는 전자 장치의 블록도이다.
이하의 설명 및 도면들은 특정 실시형태들을 당업자가 실시할 수 있을 정도로 충분히 설명한다. 다른 실시형태들은 구조적, 논리적, 프로세스 및 다른 변경을 포함할 수 있다. 몇몇 실시형태의 일부 및 특징은 다른 실시형태의 일부 및 특징에 포함되거나 그들을 대체할 수 있다. 특허청구범위에 기재된 실시형태들은 청구항들의 모든 가능한 등가물을 포함한다.
본 명세서에서 사용될 때 "수평"과 같은 배향 용어는 웨이퍼 또는 기판의 배향에 상관없이 웨이퍼 또는 기판의 관습적인 평면 또는 표면에 평행한 평면에 대해 정의된다. "수직"이란 용어는 위에서 정의된 수평에 수직인 방향을 나타낸다. "상(on)", ("측벽"에서와 같은) "측면(side)", "더 높은", "더 낮은", "상방(over)" 및 "하방(under)"과 같은 전치사들은 웨이퍼 또는 기판의 배향에 상관없이 웨이퍼 또는 기판의 상부 표면 상에 있는 종래의 평면 또는 표면에 대해 정의된다.
도 3은 예시적 전자 어셈블리(30)를 도시한다. 전자 어셈블리(30)는 제 1 전자 디바이스(31)를 포함한다. 제 1 전자 디바이스(31)는 제 1 전자 디바이스(31)의 후면(back side)(33)으로 연장되는 캐비티(32)를 포함한다.
전자 어셈블리(30)는 또한 제 2 전자 디바이스(35)를 더 포함한다. 제 2 전자 디바이스(35)는 제 1 전자 디바이스(31)의 캐비티(32) 내에서 제 1 전자 디바이스(31)에 장착된다.
본원에 도시된 예에서, 제 1 전자 디바이스(31) 및 제 2 전자 디바이스(35)는 각각 다이이다. 제 1 전자 디바이스(31)와 제 2 전자 디바이스(35) 중 하나 만이 다이인 전자 어셈블리(30)의 다른 형태가 고려될 수 있음에 유의해야 한다.
도 3은 제 2 전자 디바이스(35)가 제 1 전자 디바이스(31)에 납땜되는 예시적 전자 어셈블리(30)를 도시한다. 제 2 전자 디바이스(35)는 제 1 전자 디바이스(31)에 다른 방식으로 부착될 수 있음에 유의해야 한다. 제 2 전자 디바이스(35)가 제 1 전자 디바이스(31)에 부착되는 방식은 전자 어셈블리(30)의 원하는 구성 및 기능에 부분적으로 의존할 것이다.
도 4는 도 3에 도시된 전자 어셈블리(30)의 일부의 확대도이다. 도 3 및 도 4에 도시된 예시적 전자 어셈블리(30)에서, 제 1 전자 디바이스(31) 내의 캐비티(32)는 부분적으로 제 1 전자 디바이스(31)를 관통하여 연장된다. 몇몇 형태에서, 제 1 전자 디바이스(31)는 제 2 전자 디바이스(35)에 전기적으로 접속되는 스루 실리콘 비아(36)를 포함한다.
전자 어셈블리(30)의 몇몇 형태에서, 제 2 전자 디바이스(35)가 에칭된 캐비티(32)에 맞춰지고 (예컨대, 플립칩 상호접속을 통해) 제 2 전자 디바이스(35)를 제 1 전자 디바이스(31)에 접속시키도록, 캐비티(32)는 제 1 전자 디바이스(31) 내로 에칭된다. 제 1 전자 디바이스(31)의 에칭되지 않은 부분은 제 1 전자 디바이스(31)의 에칭된 부분으로부터의 열을 열적으로 발산시키는 경로를 제공한다. 또한, 제 1 전자 디바이스(31)의 에칭되지 않은 부분은 전자 어셈블리(30)의 제조 동안 전자 어셈블리(30)에 기계적 강성(rigidity)을 제공한다.
도 3 및 도 4에 도시된 전자 어셈블리(30)의 몇몇 형태에서, 각각의 제 2 전자 디바이스가 제 1 전자 디바이스(31)에 적층되기 전에 복수의 제 1 전자 디바이스(31)(예컨대, 다이)를 포함하는 웨이퍼의 전체 바닥 표면을 연마(grind)할 필요가 없을 수도 있다. 대신, 최상부 다이가 캐비티 내에 맞춰질 필요가 있는 웨이퍼의 부분 만이 웨이퍼 내에서 에칭된다. 제 2 전자 디바이스(35)를 웨이퍼 상에 부착하기 위해 TSV(또는 비-TSV) 기반 상호접속에 대한 다양한 설계가 에칭된 캐비티 내에 생성될 수 있음에 유의해야 한다. 다음에 각각의 제 2 전자 디바이스(35)를 둘러싸는 상호접속 및 캐비티는 에폭시(또는 몇몇 다른 적절한 재료)로 충진될 수 있다.
제 1 전자 디바이스(31)의 에칭되지 않은 부분의 높이는 추가적으로 제어될 수 있으므로, 본원에서 설명된 전자 어셈블리(30)의 구성은 전자 어셈블리(30)의 전체 높이를 추가시키지 않을 수 있다. 또한, 제 1 전자 디바이스(31)의 에칭되지 않은 부분은 양호한 열 도체이며, 스텝형 IHS 또는 고 전도성 폴리머에 비해 제 1 전자 디바이스(31)로부터의 열 확산을 개선시킨다. 제 1 전자 디바이스(31)의 에칭되지 않은 부분은 또한 전자 어셈블리(30)의 제조 동안 제 1 전자 디바이스(31)의 조정을 훨씬 더 쉽게 함으로써 제 1 전자 디바이스(31)에 대한 구조적 강성을 제공할 수 있다.
본원에서 설명된 전자 어셈블리(30)의 구성은 제 1 전자 디바이스(31)의 캐비티(32)의 상부 표면이 제 1 전자 디바이스(31) 상으로 적층될 수 있는 다른 전자 디바이스들의 정확한 Z 포지셔닝에 대한 하드 스탑(hard stop)으로 사용될 수 있게 한다는 것에 유의해야 한다. 또한, 전자 어셈블리는 IHS의 연속 부착을 위해 전자 디바이스들의 적층의 상부에 평평한 표면을 제공할 수 있다. 전자 어셈블리의 몇몇 형태에서, 전자 어셈블리들의 적층 내의 최상부 전자 디바이스는 능동 다이 또는 전력 전달 성능을 개선시키기 위해 MIM(Metal-Insulator-Metal) 커패시터를 포함하는 커패시터 또는 실리콘을 사용하여 형성된 마그네틱 코어 인덕터를 포함하는 인덕터와 같은 집적된 수동소자들 만을 포함할 수 있다.
도 5는 도 3에 도시된 전자 어셈블리(30)의 다른 형태의 일부를 도시하는 확대도이다. 도 5에 도시된 예시적 전자 어셈블리(30)에서, 제 1 전자 디바이스(31)의 캐비티(32)는 제 1 전자 디바이스(31)의 일부를 관통하여 연장된다. 제 1 전자 디바이스(31)는 제 1 전자 디바이스(31)의 전면(front side)(38) 상에 인터포저(37)를 포함할 수 있다. 제 1 전자 디바이스(31)는 인터포저(37) 및/또는 제 2 전자 디바이스(35)에 장착될 수 있다. 인터포저(37)의 몇몇 형태에서, 제 1 전자 디바이스(31)는 인터포저로서 기능하는 전면 금속 상호접속을 갖는 수동 디바이스이다(즉, 인터포저(37)는 전자 디바이스(31)의 일부이다).
본원에서 설명된 전자 어셈블리(30)의 구성은 제 1 전자 디바이스에 TSV를 형성해야 할 필요없이 2.5D 칩 적층을 허용할 수 있다. 또한, 전자 어셈블리는 2.5D 뿐만 아니라 다양한 3D 적층 방식에 사용될 수 있다.
도 6은 예시적 전자 패키지(60)를 도시한다. 전자 패키지(60)는 기판(69), 및 기판(69) 상에 장착되는 제 1 전자 디바이스(61)를 포함한다. 제 1 전자 디바이스(61)는 제 1 전자 디바이스(61)의 후면(63)으로 연장되는 캐비티(62)를 포함한다.
전자 패키지(60)는 제 2 전자 디바이스(65)를 더 포함한다. 제 2 전자 디바이스(65)는 제 1 전자 디바이스(61)의 캐비티(62) 내에서 제 1 전자 디바이스(61)에 장착된다.
도 6은 제 2 전자 디바이스(65)가 제 1 전자 디바이스(61)에 납땜되는 예시적 전자 패키지를 도시한다. 제 2 전자 디바이스(65)는 제 1 전자 디바이스(61)에 임의의 방식으로 부착될 수 있음에 유의해야 한다. 제 2 전자 디바이스(65)가 제 1 전자 디바이스(61)에 부착되는 방식은 전자 패키지(60)의 원하는 구성 및 기능에 부분적으로 의존할 것이다.
도 7은 도 6에 도시된 전자 패키지(60)의 일부의 확대도이다. 도 6 및 도 7에 도시된 예시적 전자 패키지(60)에서, 제 1 전자 디바이스(61)의 캐비티(62)는 부분적으로 제 1 전자 디바이스(61)를 관통하여 연장된다. 몇몇 형태에서, 제 1 전자 디바이스(61)는 제 2 전자 디바이스(65) 및/또는 기판(69)에 전기적으로 접속되는 스루 실리콘 비아(66)를 포함한다.
도 8은 도 6에 도시된 전자 패키지(60)의 다른 형태의 일부를 도시하는 확대도이다. 도 8에 도시된 예시적 전자 패키지(60)에서, 제 1 전자 디바이스(61)의 캐비티(62)는 제 1 전자 디바이스(61)의 일부를 관통하여 연장된다. 제 1 전자 디바이스(61)는 제 1 전자 디바이스(61)의 전면 상에 인터포저(67)를 포함할 수 있다. 제 1 전자 디바이스(61)는 인터포저(67) 및/또는 제 2 전자 디바이스(65)에 장착될 수 있다.
인터포저(67) 및 기판(69)은 실리콘 상에 형성될 수 있다. 전자 패키지(60)의 다른 예시적 형태에서, 인터포저(67)와 기판(69) 중 적어도 하나는 유리이다. 인터포저(67) 및 기판(69)에 대한 다른 예시적 재료는 실리콘, 유리, 절연체 상의 실리콘(silicon on isolator), 실리콘 카바이드(silicon carbide: SiC), 갈륨 비소(gallium arsenide), 유기성 기판(organic substrates) 및 라미네이트(laminates) 등을 포함하지만 이에 한정되지 않는다. 인터포저(67) 및 기판(69)은 동일 재료 또는 다른 재료일 수 있음에 유의해야 한다. 기판(69)에 인터포저(67)를 부착하고 인터포저(67)와 기판(69) 사이에 전기적 접속을 형성하기 위해, 현재 공지되어 있거나 미래에 개발될 임의의 기술이 사용될 수 있음에 유의해야 한다.
도 9는 전자 패키지(60)가 제 3 전자 디바이스(71)를 포함하는 경우의 도 6의 전자 패키지(60)를 도시한다. 본원에 도시된 예에서, 제 1, 제 2 및 제 3 전자 디바이스(61, 65, 71)는 각각 다이이다. 제 1, 제 2 및 제 3 전자 디바이스(61, 65, 71) 중 하나 또는 두 개만이 다이인 전자 패키지(60)의 다른 형태가 고려될 수 있음에 유의해야 한다.
제 3 전자 디바이스(71)는 제 1 전자 디바이스(61) 및/또는 제 2 전자 디바이스(65)에 장착될 수 있다. 또한, 도 9는 제 1, 제 2 및 제 3 전자 디바이스(61, 65, 71) 만을 도시하지만, 전자 패키지(60)의 전체 구성에 의존하여 제 1, 제 2 및 제 3 전자 디바이스(61, 65, 71) 중 임의의 것에 추가적인 전자 디바이스들이 부착될 수 있다.
예컨대, 제 3 전자 디바이스(71)는 제 1 전자 디바이스(61)와 제 2 전자 디바이스(65) 중 적어도 하나에 납땜될 수 있다. 제 3 전자 디바이스(71)는 제 1 및/또는 제 2 전자 디바이스(61, 65)에 임의의 방식으로 부착될 수 있음에 유의해야 한다. 제 3 전자 디바이스(71)가 제 1 및/또는 제 2 전자 디바이스(61, 65)에 부착되는 방식은 전차 패키지(60)의 원하는 구성 및 기능에 적어도 부분적으로 의존할 것이다.
도 10a 내지 도 10d는 도 6 및 도 7에 도시된 전자 패키지(60)에 대한 예시적 패키징 프로세스(즉, 어셈블리 흐름)를 도시한다.
도 11a 내지 도 11d는 도 8에 도시된 전자 패키지(60)에 대한 예시적 패키징 프로세스(즉, 어셈블리 흐름)를 도시한다.
본원에서 설명된 전자 어셈블리(30) 및 전자 패키지(60)는, 특히 전자 어셈블리(30) 및 전자 패키지(60)가 전자 디바이스들(예컨대, 다이들)의 3D 또는 2.5D 적층의 일부일 때, 제조에 용이하게 적용될 수 있다. 또한, 본원에서 설명된 전자 어셈블리(30) 및 전자 패키지(60)는, 전자 디바이스들의 적층의 일부인 최하위 전자 디바이스로부터의 열을 효과적으로 발산시킬 수 있다.
도 12는 본원에서 설명된 적어도 하나의 전자 어셈블리(30) 및/또는 전자 패키지(60)를 포함하는 전자 장치(1200)의 블록도이다. 전자 장치(1200)는 본원에서 설명된 전자 어셈블리(30) 및/또는 전자 패키지(60)의 형태가 사용될 수 있는 전자 장치의 일 예일 뿐이다. 전자 장치(1200)의 예로는 퍼스널 컴퓨터, 태블릿 컴퓨터, 모바일 전화, 게임 디바이스, MP3 또는 다른 디지털 뮤직 플레이어 등이 포함되지만, 이에 제한되지 않는다. 이 예에서, 전자 장치(1200)는 전자 장치(1200)의 다양한 구성요소들을 연결하는 시스템 버스(1202)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(1202)는 전자 장치(1200)의 다양한 구성요소들 간에 통신 링크를 제공하며, 단일 버스로, 버스들의 조합으로, 또는 임의의 다른 적합한 방식으로 구현될 수 있다.
본원에서 설명되는 전자 어셈블리(1210)는 시스템 버스(1202)에 연결될 수 있다. 전자 어셈블리(1210)는 임의의 회로 또는 회로들의 결합을 포함할 수 있다. 일 실시형태에서, 전자 어셈블리(1210)는 임의 유형이 될 수 있는 프로세서(1212)를 포함한다. 본원에서 사용될 때, "프로세서"는 마이크로 프로세서, 마이크로 제어기, CISC(a complex instruction set computing) 마이크로 프로세서, RISC(a reduced instruction set computing) 마이크로 프로세서, VLIW(very long insturction word) 마이크로 프로세서, 그래픽 프로세서, DSP(digital signal processor), 다중 코어 프로세서, 또는 임의의 다른 유형의 프로세서 또는 프로세싱 회로와 같은 임의 유형의 계산 회로를 의미하지만, 이에 제한되지 않는다.
전자 어셈블리(1210)에 포함될 수 있는 다른 유형의 회로들로는, 예컨대 모바일 전화와 같은 무선 디바이스, 태블릿 컴퓨터, 랩탑 컴퓨터, 2선식 라디오, 및 유사한 전자 시스템에 사용되는 (통신 회로(1214)와 같은) 하나 이상의 회로와 같은, 커스텀 회로, ASIC(application-specific integrated circuit)가 있다. IC는 임의의 다른 유형의 기능을 수행할 수 있다.
전자 장치(1200)는 또한 외부 메모리(1220)를 포함할 수 있는데, 이것은, RAM(random access memory) 형태의 메인 메모리(1222), 하나 이상의 하드 드라이브(1224), 및/또는 CD(compact disks), 플래시 메모리 카드, DVD(digital video disk) 등과 같은 제거가능한 매체(1226)를 핸들링하는 하나 이상의 드라이브와 같은, 특정 애플리케이션에 적합한 하나 이상의 메모리 소자를 포함할 수 있다.
전자 장치(1200)는 또한 디스플레이 디바이스(1216), 하나 이상의 스피커(1218), 및 키보드 및/또는 제어기(1230)를 포함할 수 있으며, 키보드 및/또는 제어기(1230)는 마우스, 트랙볼, 터치 스크린, 음성 인식 디바이스, 또는 시스템 사용자에게 전자 장치(1200)로 정보를 입력하고 그로부터 정보를 수신하도록 허용하는 임의의 다른 디바이스를 포함할 수 있다.
본원에 개시된 방법 및 장치를 더 잘 설명하기 위해, 실시형태들의 비제한적 리스트를 여기에 제공한다.
실시예 1은 제 1 전자 디바이스를 포함하는 전자 어셈블리를 포함한다. 제 1 전자 디바이스는 제 1 전자 디바이스의 후면으로 연장되는 캐비티를 포함한다. 제 2 전자 디바이스는 제 1 전자 디바이스의 캐비티 내에서 제 1 전자 디바이스에 장착된다.
실시예 2는, 제 1 전자 디바이스와 상기 제 2 전자 디바이스 중 적어도 하나가 다이인, 실시예 1의 전자 어셈블리를 포함한다.
실시예 3은, 제 2 전자 디바이스가 제 1 전자 디바이스에 납땜되는, 실시예 1 또는 2의 전자 어셈블리를 포함한다.
실시예 4는, 제 1 전자 디바이스의 캐비티가 부분적으로 제 1 전자 디바이스를 관통하여 연장되는, 실시예 1 내지 3 중 어느 하나의 전자 어셈블리를 포함한다.
실시예 5는, 상기 제 1 전자 디바이스가 상기 제 1 전자 디바이스의 전면 상에 인터포저를 포함하고, 제 1 전자 디바이스의 캐비티가 제 1 전자 디바이스를 관통하여 인터포저로 연장되는, 실시예 1 내지 4 중 어느 하나의 전자 어셈블리를 포함한다.
실시예 6은, 제 2 전자 디바이스가 인터포저에 장착되는, 실시예 5의 전자 어셈블리를 포함한다.
실시예 7은, 제 1 전자 디바이스가 제 2 전자 디바이스에 전기적으로 접속되는 스루 실리콘 비아를 포함하는, 실시예 1 내지 6 중 어느 하나의 전자 어셈블리를 포함한다.
실시예 8은, 기판, 및 기판 상에 장착된 제 1 전자 디바이스를 포함하는 전자 패키지를 포함한다. 제 1 전자 디바이스는 제 1 전자 디바이스의 후면으로 연장되는 캐비티를 포함한다. 제 2 전자 디바이스는 제 1 전자 디바이스의 캐비티 내에서 제 1 전자 디바이스에 장착된다.
실시예 9는, 제 1 전자 디바이스가 제 2 전자 디바이스를 기판에 전기적으로 접속하는 스루 실리콘 비아를 포함하는, 실시예 8의 전자 패키지를 포함한다.
실시예 10은, 제 1 전자 디바이스와 제 2 전자 디바이스 중 적어도 하나에 장착되는 제 3 전자 디바이스를 더 포함하는, 실시예 8 또는 9의 전자 패키지를 포함한다.
실시예 11은, 제 3 전자 디바이스가 제 1 전자 디바이스 및 제 2 전자 디바이스에 장착되는, 실시예 10의 전자 패키지를 포함한다.
실시예 12는, 제 3 전자 디바이스가 제 1 전자 디바이스와 제 2 전자 디바이스 중 적어도 하나에 납땜되는, 실시예 10 내지 11 중 어느 하나의 전자 패키지를 포함한다.
실시예 13은, 제 1 전자 디바이스, 제 2 전자 디바이스, 및 제 3 전자 디바이스 중 적어도 하나가 다이인, 실시예 10 내지 12 중 어느 하나의 전자 패키지를 포함한다.
실시예 14는, 제 2 전자 디바이스가 제 1 전자 디바이스에 납땝되는, 실시예 8 내지 13 중 어느 하나의 전자 패키지를 포함한다.
실시예 15는, 제 1 전자 디바이스의 캐비티가 부분적으로 제 1 전자 디바이스를 관통하여 연장되는, 실시예 8 내지 14 중 어느 하나의 전자 패키지를 포함한다.
실시예 16은, 제 1 전자 디바이스가 제 1 전자 디바이스의 전면 상에 인터포저를 포함하고, 제 1 전자 디바이스의 캐비티가 제 1 전자 디바이스를 관통하여 인터포저로 연장되는, 실시예 8 내지 14 중 어느 하나의 전자 패키지를 포함한다.
실시예 17은, 제 1 전자 디바이스가 제 1 전자 디바이스를 제 2 전자 디바이스에 전기적으로 접속하는 스루 실리콘 비아를 포함하는, 실시예 8 내지 16 중 어느 하나의 전자 패키지를 포함한다.
실시예 18은, 기판, 및 기판 상에 장착된 제 1 전자 디바이스를 포함하는 전자 패키지를 포함한다. 제 1 전자 디바이스는 기판에 납땝되고, 제 1 전자 디바이스의 후면으로 연장되는 캐비티를 포함한다. 제 2 전자 디바이스는 제 1 전자 디바이스의 캐비티 내에서 제 1 전자 디바이스에 납땜되고, 제 3 전자 디바이스는 제 1 전자 디바이스와 제 2 전자 디바이스 중 적어도 하나에 납땜된다.
실시예 19는, 제 1 전자 디바이스, 제 2 전자 디바이스, 및 제 3 전자 디바이스 중 적어도 하나가 다이인, 실시예 18의 전자 패키지를 포함한다.
실시예 20은, 제 1 전자 디바이스의 캐비티가 부분적으로 제 1 전자 디바이스를 관통하여 연장되는, 실시예 18 또는 19의 전자 패키지를 포함한다.
본 발명의 전자 어셈블리 및 전자 패키지의 상기 및 다른 실시예 및 특징은 본 상세한 설명에 부분적으로 제시될 것이다.
이 개요는 본 발명의 주제의 비제한적인 예를 제공하기 위해 의도된 것이다. 그것은 배타적 또는 완전한 설명을 제공하기 위해 의도된 것이 아니다. 본 상세한 설명은 본원에서 설명된 전자 어셈블리(30) 및/또는 전자 패키지(60)에 관한 추가 정보를 제공하기 위해 포함된다.
전술된 설명은 첨부된 도면에 대한 참조를 포함하는데, 도면은 상세한 설명의 일부를 구성한다. 도면은, 본 발명이 실행될 수 있는 특정 실시형태를 예시에 의해 도시한다. 이들 실시형태는 또한 본원에서 "실시예"로도 언급된다. 그런 실시예는 도시되거나 설명된 것 이외의 소자들을 포함할 수 있다. 그러나, 본 발명자는 도시되거나 설명된 소자들만이 제공되는 실시예들을 또한 고려한다. 또한, 본 발명자는, 특정 실시예(또는 그 하나 이상의 측면들)에 대해, 또는 본원에 도시되거나 설명된 다른 실시예(또는 그 하나 이상의 측면들)에 대해, 도시되거나 설명된 소자들(또는 그 하나 이상의 측면들)의 임의의 결합 또는 치환을 사용하는 실시예를 또한 고려한다.
본 명세서에서, 단수의 용어는, "적어도 하나" 또는 "하나 이상"의 임의의 다른 예 또는 용법과 상관없이, 특허 문서에서 일반적인 것처럼, 하나 또는 그 이상을 포함하도록 사용된다. 본 명세서에서, "또는"이란 용어는 비배타적 논리합을나타내며, 달리 표시되지 않는 한, "A 또는 B"는 "B 아닌 A", "A 아닌 B" 및 "A 및 B"를 포함한다. 본 명세서에서, "구비하는" 및 "여기에서"란 용어는 "포함하는" 및 "여기서"의 쉬운 영어 등가표현으로서 사용된다. 또한, 다음의 특허청구범위에서, "구비하는" 및 "포함하는"이란 용어는 개방형 용어로서, 청구항의 그런 용어 뒤에 열거되는 요소들 이외의 요소들을 포함하는 시스템, 디바이스, 제품, 구성, 표현, 또는 프로세스는 여전히 그 청구항의 범위 내에 속하는 것으로 간주된다. 또한, "제 1", "제 2" 및 "제 3" 등의 용어는 단순한 라벨로서 사용된 것으로서, 그 대상에 관한 수치적 요건을 부과하기 위해 의도된 것이 아니다.
전술된 설명은 예시를 위한 것이며 제한적인 것이 아니다. 예컨대, 전술된 실시예들(또는 그 하나 이상의 측면들)은 서로 결합되어 사용될 수 있다. 전술된 설명을 검토할 때 당업자에 의해 이루어 질 수 있는 것처럼, 다른 실시형태가 사용될 수 있다.
요약서는 독자로 하여금 본 기술적 개시의 특성을 신속히 파악할 수 있게 하기 위해 37 C.F.R.§1.72(b)에 따라 제공된다. 이것은 특허청구범위의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지 않을 것이라는 이해 하에 제출된다.
또한, 전술된 상세한 설명에서, 다양한 특징들은 본 개시를 간소화하기 위해 그룹화될 수 있다. 이것은 청구되지 않은 개시된 특징이 임의의 청구항에 필수적인 것임을 의도하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 주제는 특정한 개시된 실시형태의 모든 특징보다 적은 특징에 존재할 수도 있다. 따라서, 이어지는 특허청구범위는 상세한 설명에 포함되는 것이며, 각 청구항은 개별 실시형태를 나타내며, 그런 실시형태들은 다양한 결합 또는 치환에서 서로 결합될 수 있다고 고려된다. 본 발명의 범위는, 특허청구범위가 부여하는 모든 등가물의 범위와 함께 첨부된 특허청구범위를 기준으로 결정되어야 한다.

Claims (20)

  1. 캐비티를 포함하는 제 1 전자 디바이스―상기 캐비티는 상기 제 1 전자 디바이스의 후면(back side)으로 연장됨―와,
    상기 제 1 전자 디바이스의 캐비티 내에서 상기 제 1 전자 디바이스에 장착된 제 2 전자 디바이스―상기 제 2 전자 디바이스는 상기 제 1 전자 디바이스의 캐비티의 바닥면과 접하는 전면(front side) 및 후면을 포함함―와,
    상기 제 1 전자 디바이스의 후면 및 상기 제 2 전자 디바이스의 후면과 접하는 히트 스프레더(heat spreader)―상기 히트 스프레더는 또한 상기 제 1 전자 디바이스의 측면들을 커버함―를 포함하는
    전자 어셈블리.
  2. 제 1 항에 있어서,
    상기 제 1 전자 디바이스와 상기 제 2 전자 디바이스 중 적어도 하나는 다이(die)인
    전자 어셈블리.
  3. 제 1 항에 있어서,
    상기 제 2 전자 디바이스는 상기 제 1 전자 디바이스에 납땜되는
    전자 어셈블리.

  4. 제 1 항에 있어서,
    상기 제 1 전자 디바이스의 캐비티는 부분적으로 상기 제 1 전자 디바이스를 관통하여 연장되는
    전자 어셈블리.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 전자 디바이스는 상기 제 2 전자 디바이스에 전기적으로 접속되는 스루 실리콘 비아(through silicon via)를 포함하는
    전자 어셈블리.
  8. 기판과,
    전면 및 후면을 포함하는 제 1 전자 디바이스―상기 제 1 전자 디바이스의 전면은 상기 기판 상에 장착되고, 상기 제 1 전자 디바이스는 상기 제 1 전자 디바이스의 후면으로 연장되는 캐비티를 포함함―와,
    상기 제 1 전자 디바이스의 캐비티 내에서 상기 제 1 전자 디바이스에 장착된 제 2 전자 디바이스―상기 제 2 전자 디바이스는 상기 제 1 전자 디바이스의 캐비티의 바닥면과 접하는 전면 및 후면을 포함함―와,
    상기 제 1 전자 디바이스의 후면, 상기 제 2 전자 디바이스의 후면 및 상기 기판과 접하는 히트 스프레더―상기 히트 스프레더 및 상기 기판은 상기 제 1 전자 디바이스 및 상기 제 2 전자 디바이스를 둘러쌈―를 포함하는
    전자 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 전자 디바이스는 상기 제 2 전자 디바이스를 상기 기판에 전기적으로 접속하는 스루 실리콘 비아를 포함하는
    전자 패키지.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 8 항에 있어서,
    상기 제 1 전자 디바이스와 상기 제 2 전자 디바이스 중 적어도 하나는 다이인
    전자 패키지.
  14. 제 8 항에 있어서,
    상기 제 2 전자 디바이스는 상기 제 1 전자 디바이스에 납땝되는
    전자 패키지.
  15. 제 8 항에 있어서,
    상기 제 1 전자 디바이스의 캐비티는 부분적으로 상기 제 1 전자 디바이스를 관통하여 연장되는
    전자 패키지.
  16. 삭제
  17. 제 8 항에 있어서,
    상기 제 1 전자 디바이스는 상기 제 1 전자 디바이스를 상기 제 2 전자 디바이스에 전기적으로 접속하는 스루 실리콘 비아를 포함하는
    전자 패키지.
  18. 기판과,
    전면 및 후면을 포함하는 제 1 전자 디바이스―상기 제 1 전자 디바이스의 전면은 상기 기판에 납땜되고, 상기 제 1 전자 디바이스는 상기 제 1 전자 디바이스의 후면으로 연장되는 캐비티를 포함함―와,
    상기 제 1 전자 디바이스의 캐비티 내에서 상기 제 1 전자 디바이스에 납땜된 제 2 전자 디바이스―상기 제 2 전자 디바이스는 상기 제 1 전자 디바이스의 캐비티의 바닥면과 접하는 전면 및 후면을 포함함―와,
    상기 제 1 전자 디바이스의 후면과 접하는 히트 스프레더―상기 히트 스프레더는 또한 상기 제 1 전자 디바이스의 측면들을 커버함―를 포함하는
    전자 패키지.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 제 1 전자 디바이스의 캐비티는 부분적으로 상기 제 1 전자 디바이스를 관통하여 연장되는
    전자 패키지.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3965148A3 (en) 2014-07-02 2022-04-20 INTEL Corporation Electronic assembly that includes stacked electronic devices
US9583426B2 (en) 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US10283492B2 (en) * 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130181354A1 (en) * 2012-01-12 2013-07-18 Broadcom Corporation Semiconductor Interposer Having a Cavity for Intra-Interposer Die

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234719B1 (ko) * 1997-03-14 1999-12-15 김영환 에리어 어레이 패키지 및 그 제조방법
US7098070B2 (en) * 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
WO2008029283A2 (en) * 2006-06-16 2008-03-13 Nikolai Ledentsov Optoelectronic device for high-speed data transfer
KR100840788B1 (ko) * 2006-12-05 2008-06-23 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
US8264846B2 (en) * 2006-12-14 2012-09-11 Intel Corporation Ceramic package substrate with recessed device
SG149724A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
KR101205144B1 (ko) 2010-06-28 2012-11-26 현대제철 주식회사 건축구조용 ｈ형강 및 그 제조방법
KR20120006770A (ko) * 2010-07-13 2012-01-19 주식회사 하이닉스반도체 테스트 모듈 및 이를 이용한 스택 패키지의 제조방법
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
KR101163899B1 (ko) 2010-08-05 2012-07-09 권대식 분수장치
TWI445104B (zh) * 2010-08-25 2014-07-11 Advanced Semiconductor Eng 半導體封裝結構及其製程
US8957525B2 (en) 2012-12-06 2015-02-17 Texas Instruments Incorporated 3D semiconductor interposer for heterogeneous integration of standard memory and split-architecture processor
US9111912B2 (en) * 2013-05-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
EP3965148A3 (en) 2014-07-02 2022-04-20 INTEL Corporation Electronic assembly that includes stacked electronic devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130181354A1 (en) * 2012-01-12 2013-07-18 Broadcom Corporation Semiconductor Interposer Having a Cavity for Intra-Interposer Die

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