RU2659980C2 - Электронный узел, который включает в себя уложенные друг на друга электронные устройства - Google Patents

Электронный узел, который включает в себя уложенные друг на друга электронные устройства Download PDF

Info

Publication number
RU2659980C2
RU2659980C2 RU2016147415A RU2016147415A RU2659980C2 RU 2659980 C2 RU2659980 C2 RU 2659980C2 RU 2016147415 A RU2016147415 A RU 2016147415A RU 2016147415 A RU2016147415 A RU 2016147415A RU 2659980 C2 RU2659980 C2 RU 2659980C2
Authority
RU
Russia
Prior art keywords
electronic device
electronic
cavity
assembly
package
Prior art date
Application number
RU2016147415A
Other languages
English (en)
Other versions
RU2016147415A3 (ru
RU2016147415A (ru
Inventor
Нитин ДЕШПАНДЕ
Рави В. МАХАДЖАН
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2016147415A3 publication Critical patent/RU2016147415A3/ru
Publication of RU2016147415A publication Critical patent/RU2016147415A/ru
Application granted granted Critical
Publication of RU2659980C2 publication Critical patent/RU2659980C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Battery Mounting, Suspending (AREA)
  • Chemical Vapour Deposition (AREA)
  • Combinations Of Printed Boards (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

Изобретение относится к электронным устройствам, уложенным друг на друга. Электронный узел содержит первое электронное устройство, которое включает в себя полость, которая углубляется в заднюю сторону первого электронного устройства, при этом первое электронное устройство включает в себя промежуточную пластину на передней стороне первого электронного устройства, при этом полость в первом электронном устройстве углубляется сквозь первое электронное устройство до промежуточной пластины, и электронный узел также содержит второе электронное устройство, установленное на первом электронном устройстве в пределах полости в первом электронном устройстве. В некоторых примерных формах электронного узла первое электронное устройство и второе электронное устройство каждое представляет собой кристалл. Следует отметить, что рассматриваются другие формы электронного узла, где только одно из первого электронного устройства и второго электронного устройства представляет собой кристалл. В некоторых формах электронного узла второе электронное устройство припаяно к первому электронному устройству. Изобретение обеспечивает повышение эффективности рассеивания тепла. 3 н. и 15 з.п. ф-лы, 12 ил.

Description

Область техники, к которой относится изобретение
Описанные здесь варианты осуществления, в общем, относятся к электронным узлам и, более конкретно, к электронным узлам, которые включают в себя электронные устройства, уложенные друг на друга.
Уровень техники
Одна важная проблема, которая связана с производством электронных узлов, которые включают в себя электронные устройства, уложенные друг на друга (например, кристаллы или микросхемы), относится к эффективному рассеиванию тепла из нижнего электронного устройства в стопке электронных устройств. Другая важная проблема относится к возможности обработки тонких пластин или кристаллов, которые включают в себя сквозные межсоединения через кремний (TSV) для последующей укладки одного или больше дополнительных электронных устройств на тонкие подложки или кристаллы.
На фиг. 1 показан электронный пакет 10 предшествующего уровня техники, в котором используется формованный материал с высокой теплопроводностью для рассеяния тепла от нижнего электронного устройства в стопке электронных устройств. Формованный материал с высокой теплопроводностью расположен между самым верхним электронным устройством в стопке электронных устройств и распределителем тепла.
На фиг. 2 показан другой электронный пакет 20 предшествующего уровня техники, в котором используется ступенчатый интегрированный распределитель тепла (IHS) для рассеяния тепла от нижнего электронного устройства в стопке электронных устройств. Использование ступенчатых IHS часто приводит к ограниченному управлению соединительным слоем из материала тепловой границы перехода (TIM), который располагается между самым верхним электронным устройством в стопке электронных устройств и IHS. Толщиной соединительного слоя TIM трудно управлять из-за проблем с допуском, которые обычно связаны с укладкой друг на друга электронных устройств.
Один из способов, направленных на решение проблемы администрирования теплом в электронных узлах предшествующего уровня техники, представленных на фиг. 1 и 2, состоит в повышении теплопроводности соединительного слоя TIM. Однако, только повышение теплопроводности соединительного слоя TIM обычно не является адекватным.
Толщина нижнего электронного устройства в стопке электронных устройств, которые включены в электронные узлы предшествующего уровня техники, представленных на фиг. 1 и 2, обычно составляет приблизительно 100 мкм. Такая минимальная толщина нижнего электронного устройства часто делает проблематичной безопасную и эффективную обработку нижнего электронного устройства во время производства электронных узлов, которые включают в себя уложенные друг на друга электронные устройства.
Краткое описание чертежей
На фиг. 1 показан электронный узел известного уровня техники, в котором используется формованный материал с высокой теплопроводностью для рассеяния тепла от электронного устройства в нижней части пакета электронных устройств.
На фиг. 2 показан другой электронный узел известного уровня техники, в котором используется ступенчатый интегрированный распределитель тепла (IH) для рассеяния тепла от электронного устройства в нижней части пакета электронных устройств.
На фиг. 3 показан пример электронного узла.
На фиг. 4 показан увеличенный вид части электронного узла, представленного на фиг. 3.
На фиг. 5 показан увеличенный вид, поясняющий часть другой формы электронного узла, представленного на фиг. 3.
На фиг. 6 показан пример электронного пакета.
На фиг. 7 показан увеличенный вид части электронного пакета, представленного на фиг. 6.
На фиг. 8 показан увеличенный вид, поясняющий часть другой формы электронного пакета, представленного на фиг. 6.
На фиг. 9 показан электронный пакет по фиг. 6, где электронный пакет включает в себя третий электронный компонент.
На фиг. 10A-10D показан пример обработки формирования пакета (то есть, поток сборки) для электронного пакета, представленного на фиг. 6 и 7.
На фиг. 11A-11D показан пример обработки формирования пакета (то есть, поток сборки) для электронного пакета, представленного на фиг. 8.
На фиг. 12 представлена блок-схема электронного устройства, которое включает в себя описанные здесь электронные узлы и/или электронные пакеты.
Подробное описание вариантов осуществления В следующем описании и на чертежах в достаточной степени иллюстрируются конкретные варианты осуществления, чтобы обеспечить для специалистов в данной области техники возможность использования их на практике. В других вариантах осуществления могут быть выполнены структурные, логические, электрические и другие изменения, а также изменения в отношении последовательности обработки. Части и свойства некоторых вариантов осуществления могут быть включены в части и свойства других вариантов осуществления или могут использоваться вместо них. Варианты осуществления, представленные в пунктах формулы изобретения, охватывают все доступные эквиваленты этих пунктов формулы изобретения.
Терминология, относящаяся к ориентации, такая как ʺгоризонтальныйʺ, используемая в данной заявке, определена в отношении плоскости, параллельной обычной плоскости или поверхности пластины или подложки, независимо от ориентации пластины или подложки. Термин ʺвертикальныйʺ относится к направлению, перпендикулярному горизонтальному, как определено выше. Положения, такие как ʺнаʺ, ʺсбокуʺ (как, например, ʺбоковая стенкаʺ)ʺ, вышеʺ, ʺнижеʺ, ʺповерхʺ и ʺподʺ определены в отношении обычной плоскости или поверхности, находящейся на верхней поверхности пластины или подложки, независимо от ориентации пластины или подложки.
На фиг. 3 показан пример электронного узла 30. Электронный узел 30 включает в себя первое электронное устройство 31. Первое электронное устройство 31 включает в себя полость 32, которая продолжается до задней стороны 33 первого электронного устройства 31.
Электронный узел 30 дополнительно включает в себя второе электронное устройство 35. Второе электронное устройство 35 установлено на первом электронном устройстве 31 в пределах полости 32 первого электронного устройства 31.
В представленных здесь примерах первое электронное устройство 31 и второе электронное устройство 35 каждое представляет собой кристалл. Следует отметить, что рассматриваются другие формы электронного узла 30, где только одно из первого электронного устройства 31 и второго электронного устройства 35 представляет собой кристалл.
На фиг. 3 показан пример электронного узла 30, где второе электронное устройство 35 припаяно к первому электронному устройству 31. Следует отметить, что второе электронное устройство 35 может быть прикреплено к первому электронному устройству 31 другими способами. Подход, в соответствии с которым второе электронное устройство 35 прикрепляют к первому электронному устройству 31, будет частично зависеть от требуемой конфигурации и функции электронного узла 30.
На фиг. 4 показан вид с увеличением части электронного узла 30, представленного на фиг. 3. В примере электронного узла 30, представленного на фиг. 3 и 4, полость 32 в первом электронном устройстве 31 продолжается частично через первое электронное устройство 31. В некоторых формах первое электронное устройство 31 включает в себя сквозные межсоединения 36 через кремний, которые электрически соединены со вторым электронным устройством 35.
В некоторых формах электронного узла 30, полость 32 вытравлена в первом электронном устройстве 31 таким образом, что второе электронное устройство 35 устанавливается в эту вытравленную полость 32 и электрически соединяет второе электронное устройство 35 с первым электронным устройством 31 (например, через взаимные соединения с перевернутым кристаллом). Не вытравленный участок первого электронного устройства 31 обеспечивает путь для теплового рассеяния тепла из вытравленной части первого электронного устройства 31. В дополнение к этому, не вытравленная часть первого электронного устройства 31 обеспечивает механическую жесткость для электронного узла 30 во время производства электронного узла 30.
В некоторых формах электронного узла 30, показанного на фиг. 3 и 4, может быть не обязательным вышлифовывать всю нижнюю поверхность пластины, которая включает в себя множество первых электронных устройств 31 (например, микросхему), перед тем, как соответствующее второе электронное устройство будет установлено на первое электронное устройство 31. Вместо этого, только участок пластины, где верхнее устройство должно быть установлено в полость, вытравливают в пластине. Следует отметить, что различные конструкции для взаимных соединений на основе TSV (или не TSV) могут быть сформированы в вытравленных полостях для соединения вторых электронных устройств 35 на пластине. Взаимные соединения и полости, которые окружают соответствующие вторые электронные устройства 35, затем могут быть заполнены эпоксидной смолой (или некоторым другим соответствующим материалом).
Следует отметить, что конфигурация электронных узлов 30, описанная здесь, может увеличивать общую высоту электронного узла 30, поскольку высота не вытравленного участка первого электронного устройства 31 в большей степени управляема. Кроме того, не вытравленный участок первого электронного устройства 31 представляет собой лучший проводник тепла и улучшает распределение тепла от первого электронного устройства 31 по сравнению с использованием ступенчатых IHS или полимера с высокой проводимостью. Не вытравленный участок первого электронного устройства 31 также может обеспечивать структурную жесткость для первого электронного устройства 31, что делает обработку первого электронного устройства 31 гораздо более простой во время производства электронного узла 30.
Следует отметить, что конфигурация электронных узлов 30, описанная здесь, может обеспечивать возможность использования верхней поверхности полости 32 первого электронного устройства 31 в качестве твердого упора для точной установки положения Z других электронных устройств, которые могут быть установлены на первое электронное устройство 31. Кроме того, в электронных узлах может быть предусмотрена плоская поверхность сверху стопки электронных устройств для последующего присоединения IHS. В некоторых формах электронных узлов верхнее электронное устройство в стопке электронных устройств может содержать активный кристалл или только интегрированные пассивные элементы, такие как индуктивности, включающие в себя индуктивности с магнитным сердечником, построенные, используя кремний, или конденсаторы, включающие в себя конденсаторы MIM (металл-изолятор-металл), для улучшения характеристик подаваемого питания.
На фиг. 5 показан вид с увеличением, иллюстрирующий часть другой формы электронного узла 30, показанного на фиг. 3. В примере электронного узла 30, показанного на фиг. 5, полость 32 в первом электронном устройстве 31 продолжается через часть первого электронного устройства 31. Первое электронное устройство 31 может включать в себя промежуточную пластину 37 на передней стороне 38 первого электронного устройства 31. Первое электронное устройство 31 может быть установлено на промежуточной пластине 37 и/или на втором электронном устройстве 35. В некоторых формах промежуточной пластины 37 первое электронное устройство 31 представляет собой пассивное устройство, в котором металлические взаимные соединения на передней стороне используются, как промежуточные пластины (то есть, промежуточная пластина 37 представляет собой часть электронного устройства 31).
Следует отметить, что конфигурация электронных узлов 30, описанная здесь, может обеспечивать укладку кристаллов 2,5D без необходимости изготовления TSV в первом электронном устройстве. Кроме того, электронные узлы могут использоваться для различных схем укладки 3D, а также 2,5D.
На фиг. 6 показан пример электронного пакета 60. Электронный пакет 60 включает в себя подложку 69 и первое электронное устройство 61, которое установлено на подложке 69. Первое электронное устройство 61 включает в себя полость 62, которая продолжается на заднюю сторону 63 первого электронного устройства 61.
Электронный пакет 60 дополнительно включает в себя второе электронное устройство 65. Второе электронное устройство 65 установлено на первом электронном устройстве 61 с полостью 62 в первом электронном устройстве 61.
На фиг. 6 показан пример электронного пакета, где второе электронное устройство 65 припаяно к первому электронному устройству 61. Следует отметить, что второе электронное устройство 65 может быть присоединено к первому электронному устройству 61 другими способами. Подход, в соответствии с которым второе электронное устройство 65 прикреплено к первому электронному устройству 61, будет частично зависеть от требуемой конфигурации и функциональности электронного пакета 60.
На фиг. 7 показан вид с увеличением части электронного пакета 60, показанного на фиг. 6. В примере электронного пакета 60, показанном на фиг. 6 и 7, полость 62 в первом электронном устройстве 61 продолжается частично через первое электронное устройство 61. В некоторых формах первое электронное устройство 61 включает в себя сквозные межсоединения 66 через кремний, которые электрически соединены со вторым электронным устройством 65 и/или подложкой 69.
На фиг. 8 показан вид с увеличением, иллюстрирующий часть другой формы электронного пакета 60, показанного на фиг. 6. В примере электронного пакета 60, показанном на фиг. 8, полость 62 в первом электронном устройстве 61 продолжается через часть первого электронного устройства 61. Первое электронное устройство 61 может включать в себя промежуточную пластину 67 на передней стороне 68 первого электронного устройства 61. Первое электронное устройство 61 может быть установлено на промежуточной пластине 67 и/или втором электронном устройстве 65.
Промежуточная пластина 67 и подложка 69 могут быть сформированы из кремния. В еще других примерных формах электронного пакета 60, по меньшей мере, одна промежуточная пластина 67 и подложка 69 выполнены из стекла. Другой пример материалов для промежуточной пластины 67 и подложки 69 включает в себя, но не ограничен этим, кремний, стекло, кремний на изоляторе, карбид кремния (SiC), арсенид галлия, органические подложки и ламинаты, и т.д. Следует отметить, что промежуточная пластина 67 и подложка 69 могут быть изготовлены из одинакового материала или из разных материалов. Следует отметить, что любая технология, которая известна в настоящее время, или которая будет открыта в будущем, может использоваться для прикрепления такой промежуточной пластины 67 к подложке 69 и для формирования электрических соединений между промежуточной пластиной 67 и подложкой 69.
На фиг. 9 показан электронный пакет 60 по фиг. 6, где электронный пакет 60 включает в себя третье электронное устройство 71. В примерах, показанных здесь, первое, второе и третье электронные устройства 61, 65, 71, каждое представляет собой кристалл. Следует отметить, что рассматриваются другие формы электронного пакета 60, где только одно или два из первого, второго и третьего электронных устройств 61, 65, 71, представляют собой кристалл.
Третье электронное устройство 71 может быть установлено на первом электронном устройстве 61 и/или втором электронном устройстве 65. Кроме того, хотя на фиг. 9 показаны только первое, второе и третье электронные устройства 61, 65, 71, дополнительные электронные устройства могут быть прикреплены к любому из первого, второго и третьего электронным устройствам 61, 65, 71, в зависимости от общей конфигурации электронного пакета 60.
Например, третье электронное устройство 71 может быть припаяно, по меньшей мере, к одному из первого электронного устройства 61 и второго электронного устройства 65. Следует отметить, что третье электронное устройство 71 может быть прикреплено к первому и/или второму электронным устройствам 61, 65 другими способами. Подход, в соответствии с которым третье электронное устройство 71 прикреплено к первому и/или второму электронным устройствам 61, 65, будет частично зависеть от требуемой конфигурации и функциональности электронного пакета 60.
На фиг. 10A-10D показан пример обработки формирования пакета (то есть, поток сборки) для электронного пакета 60, представленного на фиг. 6 и 7.
На фиг. 11A-11D показан пример обработки формирования пакета (то есть, поток сборки) для электронного пакета 60, представленного на фиг. 8.
Электронные узлы 30 и электронные пакеты 60, описанные здесь, могут быть легко адаптированы для производства, в частности, когда электронные узлы 30 и электронные пакеты 60 представляют собой часть 3D или 2,5D стопок электронных устройств (например, микросхем). Кроме того, электронные узлы 30 и электронные пакеты 60, описанные здесь, могут эффективно рассеивать тепло от нижнего электронного устройства, которое представляет собой часть укладки пакета электронных устройств.
На фиг. 12 показана блок-схемой электронного устройства 1200, в котором используется, по меньшей мере, один электронный узел 30 и/или электронный пакет 60, описанный здесь. Электронное устройство 1200 представляет собой просто один пример электронного устройства, в котором могут использоваться описанные здесь формы электронных узлов 30 и/или электронных пакетов 60. Примеры электронного устройства 1200 включает в себя, но не ограничены этим, персональные компьютеры, планшетные компьютеры, мобильные телефоны, игровые устройства, МР3 или другие цифровые музыкальные проигрыватели и т.д. В этом примере электронное устройство 1200 содержит систему обработки данных, которая включает в себя системную шину 1202, для соединения различных компонентов электронного устройства 1200. Системная шина 1202 обеспечивает соединения для передачи данных между различными компонентами электронного устройства 1200 и может быть воплощена, как одиночная шина, как комбинация шин или используя любой другой соответствующий подход.
Электронный узел 1210, как описано здесь, может быть соединен с системной шиной 1202. Электронный узел 1210 может включать в себя любую схему или комбинацию схем. В одном варианте осуществления электронный узел 1210 включает в себя процессор 1212, который может быть любого типа. Используемый здесь термин ʺпроцессорʺ означает любой тип вычислительной схемы, такой как, но без ограничений, микропроцессор, микроконтроллер, микропроцессор со сложным набором команд (CISC), микропроцессор с сокращенным набором команд (RISC), микропроцессор с очень длинным словом инструкций (VLIW), графический процессор, цифровой сигнальный процессор (DSP), многоядерный процессор или любой другой тип процессора или схемы обработки.
Другие типы цепей, которые могут быть включены в электронный узел 1210, представляют собой специально разработанную схему, специализированную интегральную схему (ASIC) и т.п., такую как, например, одна или больше схем (таких как схема 1214 передачи данных), предназначенная для использования в беспроводных устройствах, таких как мобильные телефоны, планшетные компьютеры, переносные компьютеры, устройства двусторонней радиопередачи и аналогичные электронные системы. IС может выполнять любой другой тип функции.
Электронное устройство 1200 также может включать в себя внешнюю память 1220, которая, в свою очередь, может включать в себя один или больше элементов памяти, пригодных для конкретного приложения, таких как основное запоминающее устройство 1222 в форме оперативного запоминающего устройства (RAM), один или больше приводов жесткого диска 1224 и/или один или больше приводов, которые работают со съемными носителями 1226, такими как компактные диски (CD), карты памяти типа флэш, цифровой видеодиск (DVD) и т.п.
Электронное устройство 1200 также может включать в себя устройство 1216 дисплея, один или больше громкоговорителей 1218 и клавиатуру, и/или контроллер 1230, которые могут включать в себя мышь, шаровой указатель, сенсорный экран, устройство распознавания голоса или любое другое устройство, которое позволяет системному пользователю вводить информацию электронное устройство 1200 и принимать информацию из него.
Для лучшей иллюстрации способа и устройства, раскрытых здесь, далее здесь представлен неограничительный список вариантов осуществления:
Пример 1 включает в себя электронный узел, который включает в себя первое электронное устройство. Первое электронное устройство включает в себя полость, которая продолжается до задней стороны первого электронного устройства. Второе электронное устройство установлено в первом электронном устройстве в пределах полости, в первом электронном устройстве.
Пример 2 включает в себя электронный узел по примеру 1, в котором, по меньшей мере, одно из первого электронного устройства и второго электронного устройства представляет собой кристалл.
Пример 3 включает в себя электронный узел по любому одному из примеров 1-2, в котором второе электронное устройство припаяно к первому электронному устройству.
Пример 4 включает в себя электронный узел по любому одному из примеров 1-3, в котором полость в первом электронном устройстве продолжается частично через первое электронное устройство.
Пример 5 включает в себя электронный узел по любому одному из примеров 1-4, в котором первое электронное устройство включает в себя промежуточную пластину на передней стороне первого электронного устройства, и в котором полость в первом электронном устройстве продолжается через первое электронное устройство до промежуточной пластины.
Пример 6 включает в себя электронный узел по примеру 5, в котором второе электронное устройство установлено на промежуточной пластине.
Пример 7 включает в себя электронный узел по любому одному из примеров 1-6, в котором первое электронное устройство включает в себя сквозные межсоединения через кремний, которые электрически соединены со вторым электронным устройством.
Пример 8 включает в себя электронный пакет, который включает в себя подложку, и первое электронное устройство, установленное на подложке. Первое электронное устройство включает в себя полость, которая продолжается до задней стороны первого электронного устройства. Второе электронное устройство установлено на первом электронном устройстве в пределах полости, в первом электронном устройстве.
Пример 9 включает в себя электронный пакет по примеру 8, в котором первое электронное устройство включает в себя сквозные межсоединения через кремний, которые электрически соединяют второе электронное устройство с подложкой.
Пример 10 включает в себя электронный пакет по любому одному из примеров 8-9, и дополнительно включает в себя третье электронное устройство, которое установлено на, по меньшей мере, одном из первого электронного устройства и второго электронного устройства.
Пример 11 включает в себя электронный пакет по примеру 10, в котором третье электронное устройство установлено на первом электронном устройстве и втором электронном устройстве.
Пример 12 включает в себя электронный пакет по любому одному из примеров 10-11, в котором третье электронное устройство припаяно, по меньшей мере, к одному из первого электронного устройства и второго электронного устройства.
Пример 13 включает в себя электронный пакет по любому одному из примеров 10-12, в котором, по меньшей мере, одно из первого электронного устройства, второго электронного устройства и третьего электронного устройства представляет собой кристалл.
Пример 14 включает в себя электронный пакет по любому одному из примеров 8-13, в котором второе электронное устройство припаяно к первому электронному устройству.
Пример 15 включает в себя электронный пакет по любому одному из примеров 8-14, в котором полость, в первом электронном устройстве, продолжается частично через первое электронное устройство.
Пример 16 включает в себя электронный пакет по любому одному из примеров 8-14, в котором первое электронное устройство включает в себя промежуточную пластину на передней стороне первого электронного устройства, и в котором полость в первом электронном устройстве продолжается через первое электронное устройство до промежуточной пластины.
Пример 17 включает в себя электронный пакет по любому одному из примеров 8-16, в котором первое электронное устройство включает в себя сквозные межсоединения через кремний, которые электрически соединяют первое электронное устройство со вторым электронным устройством.
Пример 18 включает в себя электронный пакет, который включает в себя подложку и первое электронное устройство, установленное на подложке. Первое электронное устройство припаяно к подложке и включает в себя полость, которая продолжается до задней стороны первого электронного устройства. Второе электронное устройство припаяно к первому электронному устройству в пределах полости первого электронного устройства, и третье электронное устройство припаяно, по меньшей мере, к одному из первого электронного устройства и второго электронного устройства.
Пример 19 включает в себя электронный пакет по примеру 18, в котором, по меньшей мере, одно из первого электронного устройства, второго электронного устройства и третьего электронного устройства представляет собой кристалл.
Пример 20 включает в себя электронный пакет по примерам 18-19, в котором полость первого электронного устройства продолжается частично через первое электронное устройство.
Эти и другие примеры и свойства настоящих электронных узлов и электронных пакетов будут частично представлены в подробном описании изобретения.
Такой общий обзор предназначен для предоставления неограничительных примеров настоящего предмета изобретения. При этом не предполагается представлять исключительное или исчерпывающее пояснение. Подробное описание изобретения включено для предоставления дополнительной информации об электронных узлах 30 и/или электронных пакетах 60, описанных здесь.
Представленное выше подробное описание изобретения включает в себя ссылки на приложенные чертежи, которые формируют часть подробного описания изобретения. На чертежах показаны, в качестве иллюстрации, конкретные варианты осуществления, в которых изобретение может выполняться на практике. Эти варианты осуществления также называются здесь ʺпримерамиʺ. Такие примеры могут включать в себя элементы, в дополнение к показанным или описанным. Однако авторы настоящей заявки также рассматривают примеры, в которых предусмотрены только показанные или описанные элементы. Кроме того, авторы настоящей заявки также рассматривают примеры, включающие в себя любую комбинацию или перестановку этих показанных или описанных элементов (или одного, или больше их аспектов), либо в отношении определенного примера (или одного, или больше их аспектов), или в отношении других примеров (или одного, или больше их аспектов), показанных или описанных здесь.
В этом документе термины ʺаʺ или ʺanʺ используются, как обычно в патентных документах, и включают в себя один или больше, чем один, независимо от любых других случаев или использования ʺпо меньшей мере, одинʺ, или ʺодин или большеʺ. В данном документе термин ʺилиʺ используется для обозначения не исключающего или, такого, как ʺА или Вʺ, включает в себя ʺА, но не Вʺ, ʺВ, но не Аʺ, и ʺА и В, ʺ если только не обозначено другое. В этом документе термины ʺвключающий в себяʺ и ʺв которомʺ используются, как обычные английские эквиваленты соответствующих терминов ʺсодержащийʺ и ʺв которомʺ. Кроме того, в следующей формуле изобретения термины ʺвключающий в себяʺ и ʺсодержащийʺ являются открытыми, то есть, система, устройство, изделие, композиция, состав или обработка, которая включает в себя элементы, в дополнение к описанным после того термина в формуле изобретения, все еще рассматриваются, как попадающие в пределы объема этого пункта формулы изобретения. Кроме того, в следующей формуле изобретения, термины ʺпервыйʺ, ʺвторойʺ и ʺтретийʺ, и т.д. используются только, как обозначение, и не предназначены для наложения цифровых требований к своим объектам.
Представленное выше описание предназначено для иллюстрации, а не для ограничения. Например, описанные выше примеры (или один или больше их аспектов) могут использоваться в комбинации друг с другом. Могут использоваться другие варианты осуществления, такие как разработанные специалистами в данной области техники после рассмотрения представленного выше описания.
Реферат предусмотрен, в соответствии с 37 C.F.R. § 1.72 (b), для предоставления читателю возможности быстро ознакомиться со свойством технического раскрытия. Он представлен с пониманием того, что он не будет использоваться для интерпретации или ограничения объема или значений формулы изобретения.
Кроме того, в представленном выше Подробном описании изобретения различные свойства могут быть сгруппированы вместе для упрощения раскрытия. Это не следует интерпретировать, как намерение представить, что незаявленное раскрытое свойство является существенным для любого пункта формулы изобретения. Скорее, предмет изобретения может содержаться в менее, чем во всех свойствах конкретного раскрытого варианта осуществления. Таким образом, следующая формула изобретения тем самым включена в Подробное описание изобретения, и при этом каждый пункт формулы изобретения является самостоятельным, как отдельный вариант осуществления, и следует понимать, что такие варианты осуществления могут быть скомбинированы друг с другом в различных комбинациях или в разных перестановках. Объем изобретения должен быть определен со ссылкой на приложенную формулу изобретения вместе с полным объемом эквивалентов для таких пунктов формулы изобретения.

Claims (30)

1. Электронный узел, содержащий:
первое электронное устройство, которое включает в себя полость, углубляющуюся в заднюю сторону первого электронного устройства,
при этом первое электронное устройство включает в себя промежуточную пластину на передней стороне первого электронного устройства, при этом полость в первом электронном устройстве углубляется сквозь первое электронное устройство до промежуточной пластины; и
второе электронное устройство, установленное на первом электронном устройстве в пределах полости в первом электронном устройстве.
2. Электронный узел по п. 1, в котором по меньшей мере одно из первого электронного устройства и второго электронного устройства представляет собой кристалл.
3. Электронный узел по п. 1, в котором второе электронное устройство припаяно к первому электронному устройству.
4. Электронный узел по п. 1, в котором полость в первом электронном устройстве углубляется частично сквозь первое электронное устройство.
5. Электронный узел по п. 1, в котором второе электронное устройство установлено на промежуточной пластине.
6. Электронный узел по п. 1, в котором первое электронное устройство включает в себя сквозные кремниевые межсоединения, электрически соединенные со вторым электронным устройством.
7. Электронный пакет, содержащий:
подложку;
первое электронное устройство, установленное на подложке, причем первое электронное устройство включает в себя полость, углубляющуюся в заднюю сторону первого электронного устройства,
при этом первое электронное устройство включает в себя промежуточную пластину на передней стороне первого электронного устройства, при этом полость в первом электронном устройстве углубляется сквозь первое электронное устройство до промежуточной пластины; и
второе электронное устройство, установленное на первом электронном устройстве в пределах полости в первом электронном устройстве.
8. Электронный пакет по п. 7, в котором первое электронное устройство включает в себя сквозные кремниевые межсоединения, электрически соединяющие второе электронное устройство с подложкой.
9. Электронный пакет по п. 7, дополнительно содержащий третье электронное устройство, установленное по меньшей мере на одном из первого электронного устройства и второго электронного устройства.
10. Электронный пакет по п. 9, в котором третье электронное устройство установлено на первом электронном устройстве и втором электронном устройстве.
11. Электронный пакет по п. 9, в котором третье электронное устройство припаяно по меньшей мере к одному из первого электронного устройства и второго электронного устройства.
12. Электронный пакет по п. 11, в котором по меньшей мере одно из первого электронного устройства, второго электронного устройства и третьего электронного устройства представляет собой кристалл.
13. Электронный пакет по п. 7, в котором второе электронное устройство припаяно к первому электронному устройству.
14. Электронный пакет по п. 7, в котором полость в первом электронном устройстве углубляется частично сквозь первое электронное устройство.
15. Электронный пакет по п. 7, в котором первое электронное устройство включает в себя сквозные кремниевые межсоединения, электрически соединяющие первое электронное устройство со вторым электронным устройством.
16. Электронный пакет, содержащий:
подложку;
первое электронное устройство, припаянное к подложке, причем первое электронное устройство включает в себя полость, углубляющуюся в заднюю сторону первого электронного устройства,
при этом первое электронное устройство включает в себя промежуточную пластину на передней стороне первого электронного устройства, при этом полость в первом электронном устройстве углубляется сквозь первое электронное устройство до промежуточной пластины;
второе электронное устройство, припаянное к первому электронному устройству в пределах полости первого электронного устройства; и
третье электронное устройство, припаянное по меньшей мере к одному из первого электронного устройства и второго электронного устройства.
17. Электронный пакет по п. 16, в котором по меньшей мере одно из первого электронного устройства, второго электронного устройства и третьего электронного устройства представляет собой кристалл.
18. Электронный пакет по п. 16, в котором полость первого электронного устройства углубляется частично сквозь первое электронное устройство.
RU2016147415A 2014-07-02 2014-07-02 Электронный узел, который включает в себя уложенные друг на друга электронные устройства RU2659980C2 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/045217 WO2016003456A1 (en) 2014-07-02 2014-07-02 Electronic assembly that includes stacked electronic devices

Publications (3)

Publication Number Publication Date
RU2016147415A3 RU2016147415A3 (ru) 2018-06-05
RU2016147415A RU2016147415A (ru) 2018-06-05
RU2659980C2 true RU2659980C2 (ru) 2018-07-04

Family

ID=55019800

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016147415A RU2659980C2 (ru) 2014-07-02 2014-07-02 Электронный узел, который включает в себя уложенные друг на друга электронные устройства

Country Status (7)

Country Link
US (1) US9941246B2 (ru)
EP (2) EP3164886A4 (ru)
KR (1) KR101754847B1 (ru)
CN (1) CN105377390B (ru)
RU (1) RU2659980C2 (ru)
TW (1) TWI624910B (ru)
WO (1) WO2016003456A1 (ru)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3164886A4 (en) 2014-07-02 2018-06-20 Intel Corporation Electronic assembly that includes stacked electronic devices
US9583426B2 (en) 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US10283492B2 (en) * 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080128882A1 (en) * 2006-12-05 2008-06-05 Samsung Electronics Co., Ltd. Chip stack package and method of manufacturing the same
US20080142961A1 (en) * 2006-12-14 2008-06-19 Jones Christopher C Ceramic package substrate with recessed device
US20100102428A1 (en) * 2008-10-28 2010-04-29 Samsung Electronics Co., Ltd Semiconductor package
US20110068459A1 (en) * 2009-09-23 2011-03-24 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Interposer with Opening to Contain Semiconductor Die
US20120049332A1 (en) * 2010-08-25 2012-03-01 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
RU2452067C2 (ru) * 2006-06-16 2012-05-27 Российское общество с ограниченной ответственностью "Коннектор Оптикс" Оптоэлектронное устройство для высокоскоростной передачи данных, основанное на сдвиге края стоп-зоны распределенного брэгговского отражателя за счет электрооптического эффекта
US20130181354A1 (en) * 2012-01-12 2013-07-18 Broadcom Corporation Semiconductor Interposer Having a Cavity for Intra-Interposer Die
US20140159247A1 (en) * 2012-12-06 2014-06-12 Texas Instruments Incorporated 3D Semiconductor Interposer for Heterogeneous Integration of Standard Memory and Split-Architecture Processor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234719B1 (ko) * 1997-03-14 1999-12-15 김영환 에리어 어레이 패키지 및 그 제조방법
US7098070B2 (en) * 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
SG149724A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
KR101205144B1 (ko) 2010-06-28 2012-11-26 현대제철 주식회사 건축구조용 ｈ형강 및 그 제조방법
KR20120006770A (ko) * 2010-07-13 2012-01-19 주식회사 하이닉스반도체 테스트 모듈 및 이를 이용한 스택 패키지의 제조방법
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
KR101163899B1 (ko) 2010-08-05 2012-07-09 권대식 분수장치
US9111912B2 (en) * 2013-05-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
EP3164886A4 (en) 2014-07-02 2018-06-20 Intel Corporation Electronic assembly that includes stacked electronic devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2452067C2 (ru) * 2006-06-16 2012-05-27 Российское общество с ограниченной ответственностью "Коннектор Оптикс" Оптоэлектронное устройство для высокоскоростной передачи данных, основанное на сдвиге края стоп-зоны распределенного брэгговского отражателя за счет электрооптического эффекта
US20080128882A1 (en) * 2006-12-05 2008-06-05 Samsung Electronics Co., Ltd. Chip stack package and method of manufacturing the same
US20080142961A1 (en) * 2006-12-14 2008-06-19 Jones Christopher C Ceramic package substrate with recessed device
US20100102428A1 (en) * 2008-10-28 2010-04-29 Samsung Electronics Co., Ltd Semiconductor package
US20110068459A1 (en) * 2009-09-23 2011-03-24 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Interposer with Opening to Contain Semiconductor Die
US20120049332A1 (en) * 2010-08-25 2012-03-01 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
US20130181354A1 (en) * 2012-01-12 2013-07-18 Broadcom Corporation Semiconductor Interposer Having a Cavity for Intra-Interposer Die
US20140159247A1 (en) * 2012-12-06 2014-06-12 Texas Instruments Incorporated 3D Semiconductor Interposer for Heterogeneous Integration of Standard Memory and Split-Architecture Processor

Also Published As

Publication number Publication date
EP3164886A1 (en) 2017-05-10
KR101754847B1 (ko) 2017-07-06
EP3965148A3 (en) 2022-04-20
CN105377390A (zh) 2016-03-02
EP3164886A4 (en) 2018-06-20
EP3965148A2 (en) 2022-03-09
CN105377390B (zh) 2018-12-25
US9941246B2 (en) 2018-04-10
RU2016147415A3 (ru) 2018-06-05
RU2016147415A (ru) 2018-06-05
KR20160021072A (ko) 2016-02-24
TWI624910B (zh) 2018-05-21
US20160260688A1 (en) 2016-09-08
TW201613038A (en) 2016-04-01
WO2016003456A1 (en) 2016-01-07

Similar Documents

Publication Publication Date Title
US10629561B2 (en) Overlapping stacked die package with vertical columns
TWI620292B (zh) 帶有背側導電板的射頻晶粒封裝技術
US8912043B2 (en) Dual-side interconnected CMOS for stacked integrated circuits
JP2016535462A (ja) ワイヤボンディングされたマルチダイスタックを有する集積回路パッケージ
US20150001713A1 (en) Multiple level redistribution layer for multiple chip integration
US11705395B2 (en) Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
US11723188B2 (en) Replacement metal COB integration process for embedded DRAM
KR20150112769A (ko) 적층된 전자 컴포넌트를 포함하는 전자 어셈블리
US20200027867A1 (en) Dynamic random access memory (dram) mounts
RU2659980C2 (ru) Электронный узел, который включает в себя уложенные друг на друга электронные устройства
US9741686B2 (en) Electronic package and method of connecting a first die to a second die to form an electronic package
US9991243B2 (en) Integrated circuit assembly that includes stacked dice
CN107646142A (zh) 通过固相粘合剂和选择性转移的超薄功能性块的异构集成
US20210391234A1 (en) Advanced integrated passive device (ipd) with thin-film heat spreader (tf-hs) layer for high power handling filters in transmit (tx) path
JP6339229B2 (ja) 電子パッケージを作製する方法