KR100234719B1 - 에리어 어레이 패키지 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 11
- 238000000465 moulding Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 229910000679 solder Inorganic materials 0.000 claims description 12
- 239000004593 Epoxy Substances 0.000 claims description 9
- 238000005538 encapsulation Methods 0.000 claims description 7
- 239000008393 encapsulating agent Substances 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 2
- 230000017525 heat dissipation Effects 0.000 abstract description 2
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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Abstract
본 발명은 에리어 어레이 패키지 및 그 제조방법에 관한 것으로, 종래에는 금속와이어를 이용한 와이어본딩을 필수적으로 실시하여 패키지의 경박단소화 및 생산성향상에 한계가 있는 문제점이 있었다. 본 발명 에리어 어레이 패키지는 서브스트레이트(11)의 상면에 일정 깊이의 단차부(11b)를 형성하고, 그 단차부(11b)의 중앙에 일정 깊이의 안착부(11c)를 형성하며, 그 안착부(11c)의 내측에 반도체 칩(13)을 설치함으로서 패키지의 전체 높이가 종래 보다 감소하게 되어 패키지가 경박단소화되는 효과가 있고, 칩(13)의 상면에 형성되어 있는 칩패드(13a)와 서브스트레이트(11)에 형성된 패턴(미도시)을 각각 연결하는 와이어본딩 공정을 배제함으로서 시간의 절감에 따른 생산성 향상의 효과가 있다. 또한, 상기 칩(13)의 하면이 외부로 노출되도록 몰딩부(15)를 형성함으로서 칩의 동작시 발생하는 열을 방출하기 위한 열교환면적이 증가되어 열방출이 잘되는 효과가 있다.
Description
본 발명은 에리어 어레이 패키지(AREA ARRAY PACKAGE) 및 그 제조방법에 관한 것으로, 특히 패키지의 경박단소화 시키고, 생산성을 향상시키도록 하는데 적합한 에리어 어레이 패키지 및 그 제조방법에 관한 것이다.
일반적인 에리어 어레이 패키지의 일종으로 일정공간에서 다수개의 솔더볼(SOLDER BALL)을 부착하여 외부단자로 이용하는 비 지 에이 패키지(BALL GRID PACKAGE)가 소개되고 있다. 이와 같은 일반적인 비 지 에이 패키지는 주어진 면적에서 다핀을 실현할 수 있기 때문에 널리 이용되고 있으며, 이와 같은 비 지 에이 패키지는 외부단자의 길이가 짧아서 외부충격으로 부터 휨발생이 방지되고, 전기적인 신호의 전달이 용이하며, 아울러 마더보드(MOTHER BOARD)에 패키지를 실장시 노(FURNACE)에서 일시에 리플로우(REFLOW) 시켜서 실장함으로서 실장시 시간이 절감되는 장점이 있다. 이와 같은 일반적인 종래 비 지 에이 패키지의 구조가 도 1에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
도 1은 종래 비 지 에이 패키지의 구조를 보인 종단면도로서, 도시된 바와 같이, 종래 비 지 에이 패키지는 다층회로기판인 서브스트레이트(SUBSTRATE)(1)와, 그 서브스트레이트(1)의 상면 중앙에 접착제(2)로 고정부착되는 반도체 칩(CHIP)(3)과, 그 칩(3)의 상면에 형성되는 다수개의 칩패드(CHIP PAD)(3a)와 상기 서브스트레이트(1)의 패턴(PATTERN)(미도시)을 전기적으로 각각 연결하는 금속와이어(4)와, 상기 칩(3), 금속와이어(4)를 감싸도록 서브스트레이트(1)의 상면에 형성되는 몰딩부(5)와, 상기 서브스트레이트(1)의 하면에 부착되며 외부단자가 되는 다수개의 솔더볼(SOLDER BALL)(6)로 구성되어 있다.
상기와 같이 구성되어 있는 본 발명 비 지 에이 패키지의 제조방법을 설명하면 다음과 같다.
상기 서브스트레이트(1)의 상면 중앙에 접착제(2)를 이용하여 반도체 칩(3)를 고정부착하는 다이본딩(DIE BONDING)공정을 실시하고, 상기 반도체 칩(3)의 상면에 형성되어 있는 다수개의 칩패드(3a)와 서브스트레이트(1)에 형성되어 있는 패턴(미도시)을 금속와이어(4)로 각각 연결하는 와이어본딩(WIRE BONDING)공정을 실시하며, 상기 칩(3), 금속와이어(4)를 감싸도록 서브스트레이트(1)의 상을 에폭시(EPOXY)로 몰딩부(5)를 형성하는 몰딩(MOLDING)공정을 실시하고, 상기 서브스트레이트(1)의 하면에 다수개의 솔더볼(6)를 부착하는 솔더볼어태치(SOLDER BALL ATTACH)공정을 실시하여 패키지를 완성한다.
그러나, 상기와 같은 종래 비 지 에이 패키지는 일정 두께를 갖는 서브스트레이트(1)의 상면에 칩(3)을 고정부착하고, 그 칩(3)의 상면에 형성되어 있는 칩패드(3a)와 서브스트레이트(1)의 패턴(미도시)을 연결하는 금속와이어(4)가 루프 높이(LOOP HEIGHT)만큼 일정 높이를 가져야하기 때문에 경박단소화에 한계가 있는 문제점이 있었다.
또한, 상기 칩(3)의 상면에 형성되어 있는 칩패드(3a)와 서브스트레이트(1)의 패턴(미도시)를 각각 금속와이어(4)로 연결하는 와이어본딩작업이 고난도이고 시간이 많이 소요되기 때문에 생산성을 향상시키는데 한계가 있는 문제점이 있었다.
본 발명의 주 목적은 상기와 같은 여러 문제점을 갖지 않는 에리어 어레이 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 서브스트레이트와 금속와이어의 사용을 배제하여 패키지의 경박단소화를 실현할 수 있도록 하는데 적합한 에리어 어레이 패키지를 제공함에 있다.
본 발명의 또다른 목적은 시간이 많이 소요되는 와이어본딩공정을 배제하여 생산성을 향상시키도록 하는데 적합한 에리어 어레이 패키지의 제조방법을 제공함에 있다.
도 1은 종래 비 지 에이 패키지의 구조를 보인 종단면도.
도 2는 본 발명 에리어 어레이 패키지의 구조를 보인 종단면도.
도 3a 내지 3e는 본 발명 에리어 어레이 패키지의 제조순서를 순차적으로 보인 종단면도.
도 4는 본 발명 에리어 어레이 패키지의 제조순서를 보인 공정도.
* * 도면의 주요부분에 대한 부호의 설명 * *
11a: 패턴 11b: 단차부
11c: 안착부 11d: 비어홀
11 : 서브스트레이트 12 : 이방성전도성볼
13a: 칩패드 13 : 칩
14 : 봉지부 15 : 몰딩부
16 : 솔더볼 17 : 메탈 플레이트
18 : 더미 볼
상기와 같은 본 발명의 목적을 달성하기 위하여 다수개의 패턴이 내설되고, 상면에 일정깊이의 단차부가 형성되며, 그 단차부의 중앙에 일정깊이의 안착부가 형성되는 다층회로기판인 서브스트레이트와; 상기 안착부의 저면에 노출된 패턴의 상단부에 부착되는 이방성전도성볼과; 그 이방성전도성볼의 상면에 칩패드가 부착되도록 설치되는 반도체 칩과; 상기 안착부의 내측에 액상봉지제가 주입되어 형성되는 봉지부와; 상기 단차부의 내측에 상기 칩의 하면이 외부로 노출되도록 에폭시로 몰딩되는 몰딩부와; 상기 서브스트레이트의 하면에 설치되며, 상기 패턴의 하단부에 연결되도록 각각 부착되는 다수개의 솔더볼을 구비하여서 구성된 것을 특징으로 하는 에리어 어레이 패키지가 제공된다.
또한, 칩의 상면에 형성되어 있는 다수개의 칩패드 상면에 이방성전도설볼을 각각 부착하는 볼본딩공정을 수행하는 단계와, 상기 칩을 뒤집어서 서브스트레이트의 단차부 중앙에 형성된 안착부의 저면에 노출된 패턴의 상단부에 이방성전도성볼이 부착되도록 설치하는 다이본딩공정을 수행하는 단계와, 상기 단차부의 내측에 액상봉지제를 주입하는 언더필공정을 수행하는 단계와, 상기 칩의 하면이 외부로 노출되도록 단차부의 내측에 에폭시를 주입하는 인캡슐레이션공정을 수행하는 단계와, 상기 서브스트레이트에 내설되어 있는 다수개의 패턴의 하단부에 각각 솔더볼을 부착하는 볼 마운팅공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 에리어 어레이 패키지의 제조방법이 제공된다.
이하, 상기와 같이 구성되는 본 발명 에리어 어레이 패키지의 구조를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명 에리어 어레이 패키지의 구조를 보인 종단면도로서, 도시된 바와 같이, 본 발명 에리어 어레이 패키지는 다수개의 패턴(11a)이 내설되어 있는 다층회로기판인 서브스트레이트(11)의 상면에 일정깊이의 장방형 단차부(11b)가 형성되고, 그 단차부(11b)의 중앙에 일정깊이의 장방형 안착부(11c)가 형성되며, 그 안착부(11c)의 저면에 노출된 상기 패턴(11a)의 상단부에 각각 이방성전도성볼(12)이 부착되고, 그 이방성전도성볼(12)의 상면에 칩패드(13a)가 부착되도록 반도체 칩(13)이 설치되며, 상기 안착부(11c)의 내측에 봉지부(14)가 형성되고, 상기 단차부(11b)의 내측에 상기 칩(13)의 하면이 외부로 노출되도록 에폭시로 몰딩부(15)가 형성되며, 상기 서브스트레이트(11)의 하면에는 패턴(11a)의 하단부에 각각 연결되도록 솔더볼(16)이 부착되어서 구성된다.
그리고, 상기 단차부(11b)의 저면에는 중앙에 사각형의 관통공이 형성되어 있는 일정두께의 메탈 플레이트(METAL PLATE)(17)를 설치하여, 에폭시로 단차부(11b)의 내측에 몰딩부(15)를 형성시 접착력을 향상시킬 수 있도록 구성된다.
또한, 상기 안착부(11c)의 하방으로는 다수개의 비어홀(VIA HOLE)(11d)을 형성하고, 그 비아홀(11c)의 하단부에는 더미 볼(DUMMY BALL)(18)을 부착하여, 칩(13)의 동작시 발생하는 열을 비어홀(11d)과 더미 볼(18)을 통하여 외부로 방출할 수 있도록 구성된다.
상기와 같이 구성되는 본 발명 에리어 어레이 패키지의 제조방법을 도 3과 도4를 참조하여 설명하면 다음과 같다.
도 3a 내지 3e는 본 발명 에리어 어레이 패키지의 제조순서를 순차적으로 보인 종단면도이고, 도 4는 본 발명 에리어 어레이 패키지의 제조순서를 보인 공정도이다.
도시된 바와 같이, 본 발명 에리어 어레이 패키지는 먼저, 웨이퍼 상태에서 칩(13)의 상면에 형성되어 있는 다수개의 칩패드(13a) 상면에 범프(BUMP)(미도시)를 형성하고, 칩(13)를 절단하여 낟개로 분리한 다음, 도 3a와 같이 범프(미도시)가 형성되어 있는 칩패드(13a)의 상면에 이방성전도설볼(12)을 각각 부착하는 볼본딩(BALL BONDING)공정을 실시한다.
상기와 같이 범핑공정이 완료되면 도 3b와 같이 상기 칩(13)을 뒤집어서 서브스트레이트(11)의 단차부(11b) 중앙에 형성된 안착부(11c)의 저면에 노출된 패턴(11a)의 상단부에 이방성전도성볼(12)이 부착되도록 설치하는 다이본딩(DIEBONDING)공정을 실시한다.
그런 다음, 도 3c와 같이 상기 단차부(11b)의 내측에 점도가 낮은 액상봉지제를 주입하여 일정시간이 경과한 후 경화되어 봉지부(14)가 형성되도록 함으로서 결과적으로 이방성전도성볼(12)이 견고하게 부착되도록 하기 위한 언더필(UNDER FILL)공정을 실시한다.
상기와 같이 언더필공정을 완료한 뒤에는 도 3d와 같이 상기 칩(13)의 하면이 외부로 노출되도록 단차부(11b)의 내측에 에폭시를 주입하는 인캡슐레이션(ENCAPSULATION)공정을 실시한다.
그런 다음, 마지막으로 도 3e와 같이 상기 서브스트레이트(11)에 내설되어 있는 다수개의 패턴(11a)의 하단부에 각각 솔더볼(16)을 부착하는 볼 마운팅(BALL MOUNTING)공정을 실시한다.
이상에서 상세히 설명한 바와 같이 본 발명 에리어 어레이 패키지는 서브스트레이트의 상면에 일정 깊이의 단차부를 형성하고, 그 단차부의 중앙에 일정 깊이의 안착부를 형성하며, 그 안착부의 내측에 반도체 칩을 설치함으로서 패키지의 전체 높이가 종래 보다 감소하게 되어 패키지가 경박단소화되는 효과가 있고, 칩의 상면에 형성되어 있는 칩패드와 서브스트레이트에 형성된 패턴을 각각 연결하는 와이어본딩 공정을 배제함으로서 시간의 절감에 따른 생산성 향상의 효과가 있다. 또한, 상기 칩의 하면을 외부로 노출되도록 몰딩부를 형성함으로서 칩의 동작시 발생하는 열을 방출하기 위한 열교환면적이 증가되어 열방출이 잘되는 효과가 있다.
Claims (4)
- 다수개의 패턴이 내설되고, 상면에 일정깊이의 단차부가 형성되며, 그 단차부의 중앙에 일정깊이의 안착부가 형성되는 다층회로기판인 서브스트레이트와;상기 안착부의 저면에 노출된 패턴의 상단부에 부착되는 이방성전도성볼과;그 이방성전도성볼의 상면에 칩패드가 부착되도록 설치되는 반도체 칩과;상기 안착부의 내측에 액상봉지제가 주입되어 형성되는 봉지부와;상기 단차부의 내측에 상기 칩의 하면이 외부로 노출되도록 에폭시로 몰딩되는 몰딩부와,상기 서브스트레이트의 하면에 설치되며, 상기 패턴의 하단부에 각각 연결되도록 부착되는 다수개의 솔더볼을 구비하여서 구성된 것을 특징으로 하는 에리어 어레이 패키지.
- 제 1항에 있어서, 상기 단차부의 저면에는 일정두께의 메탈 플레이트를 설치하여, 에폭시로 단차부의 내측에 몰딩부를 형성시 접착력을 향상시킬 수 있도록 한 것을 특징으로 하는 에리어 어레이 패키지.
- 제 1항에 있어서, 상기 안착부의 하방으로는 다수개의 비어홀을 형성하고, 그 비아홀의 하단부에는 더미 볼을 부착하여, 칩의 동작시 발생하는 열을 비어홀과 더미 볼을 통하여 외부로 방출할 수 있도록 한 것을 특징으로 하는 에리어 어레이 패키지.
- 칩의 상면에 형성되어 있는 다수개의 칩패드 상면에 이방성전도설볼을 각각 부착하는 볼본딩공정을 수행하는 단계와,상기 칩을 뒤집어서 서브스트레이트의 단차부 중앙에 형성된 안착부의 저면에 노출된 패턴의 상단부에 이방성전도성볼이 부착되도록 설치하는 다이본딩공정을 수행하는 단계와,상기 단차부의 내측에 액상봉지제를 주입하는 언더필공정을 수행하는 단계와,상기 칩의 하면이 외부로 노출되도록 단차부의 내측에 에폭시를 주입하는 인캡슐레이션공정을 수행하는 단계와,상기 서브스트레이트에 내설되어 있는 다수개의 패턴의 하단부에 각각 솔더볼을 부착하는 볼 마운팅공정을 수행하는 단계의 순서로 진행하는 것을 특징으로 하는 에리어 어레이 패키지의 제조방법.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970008653A KR100234719B1 (ko) | 1997-03-14 | 1997-03-14 | 에리어 어레이 패키지 및 그 제조방법 |
TW86116757A TW413877B (en) | 1997-03-14 | 1997-11-10 | Package body and semiconductor chip package using same |
US09/021,829 US6031284A (en) | 1997-03-14 | 1998-02-11 | Package body and semiconductor chip package using same |
JP5511698A JPH10261738A (ja) | 1997-03-14 | 1998-03-06 | パッケージボディー及びそのパッケージボディーを利用した半導体チップパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970008653A KR100234719B1 (ko) | 1997-03-14 | 1997-03-14 | 에리어 어레이 패키지 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980073411A KR19980073411A (ko) | 1998-11-05 |
KR100234719B1 true KR100234719B1 (ko) | 1999-12-15 |
Family
ID=19499732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970008653A KR100234719B1 (ko) | 1997-03-14 | 1997-03-14 | 에리어 어레이 패키지 및 그 제조방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6031284A (ko) |
JP (1) | JPH10261738A (ko) |
KR (1) | KR100234719B1 (ko) |
TW (1) | TW413877B (ko) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1997
- 1997-03-14 KR KR1019970008653A patent/KR100234719B1/ko not_active IP Right Cessation
- 1997-11-10 TW TW86116757A patent/TW413877B/zh not_active IP Right Cessation
-
1998
- 1998-02-11 US US09/021,829 patent/US6031284A/en not_active Expired - Lifetime
- 1998-03-06 JP JP5511698A patent/JPH10261738A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPH10261738A (ja) | 1998-09-29 |
US6031284A (en) | 2000-02-29 |
KR19980073411A (ko) | 1998-11-05 |
TW413877B (en) | 2000-12-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20130822 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20140822 Year of fee payment: 16 |
|
LAPS | Lapse due to unpaid annual fee |