KR200162892Y1 - 볼 그리드 어레이 패키지 - Google Patents

볼 그리드 어레이 패키지 Download PDF

Info

Publication number
KR200162892Y1
KR200162892Y1 KR2019970017344U KR19970017344U KR200162892Y1 KR 200162892 Y1 KR200162892 Y1 KR 200162892Y1 KR 2019970017344 U KR2019970017344 U KR 2019970017344U KR 19970017344 U KR19970017344 U KR 19970017344U KR 200162892 Y1 KR200162892 Y1 KR 200162892Y1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
heat sink
attached
tab tape
groove
Prior art date
Application number
KR2019970017344U
Other languages
English (en)
Other versions
KR19990003746U (ko
Inventor
강병영
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR2019970017344U priority Critical patent/KR200162892Y1/ko
Publication of KR19990003746U publication Critical patent/KR19990003746U/ko
Application granted granted Critical
Publication of KR200162892Y1 publication Critical patent/KR200162892Y1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49572Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 고안은 다핀화 및 소형화가 가능한 볼 그리드 어레이 패키지에 관한 것으로 본 고안에 따른 볼 그리드 어레이 패키지는 하부면 중심부에 반도체 칩의 두께보다 더 깊은 홈이 구비된 판 형태의 히트 싱크와, 상기 히트 싱크의 홈 내에 부착되며, 범프가 형성된 다수개의 본딩 패드들이 구비된 반도체 칩과, 상기 히트 싱크의 하부면에 부착되며, 중심부에는 홀이 구비되고, 상기 홀에 인접된 부분이 상기 반도체 칩의 본딩 패드들 상에 형성된 범프에 의해 상기 반도체 칩과 전기적으로 연결되어 있는 회로 패턴이 구비된 탭 테이프와 상기 반도체 칩이 부착된 상기 히트 싱크의 홈부분과 상기 반도체 칩과 전기적으로 연결된 탭 테이프의 소정 부분을 포함하는 영역을 밀봉하는 캡슐재와, 상기 캡슐재에 의해 덮혀지지 않는 상기 탭 테이프 하부면에 도포된 소정 두께의 솔더 페이스트 및 상기 솔더 페이스트 하부면에 열로 배열되도록 형성된 다수개의 솔더 볼을 포함하는 것을 특징으로 한다.

Description

볼 그리드 어레이 패키지
본 고안은 반도체 패키지에 관한 것으로, 보다 상세하게는, 다핀화 및 소형화가 가능한 볼 그리드 어레이 패키지에 관한 것이다.
일반적으로, 공지된 반도체 소자의 제조 공정을 통해 얻어진 반도체 칩들은 칩 절단, 칩 부착, 와이어 본딩, 몰딩 및 드림/포밍 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지화된다.
도 1 은 종래 기술에 따른 반도체 패키지를 도시한 도면으로서, 도시된 바와 같이, 다수개의 본딩 패드들(1a)이 구비된 반도체 칩(1)은 다이 패드(2a), 인너리드(2b) 및 아웃리드(2c)로 이루어진 리드 프레임(Lead Frame)의 상기 다이 패드(2a) 상에 부착되며, 반도체 칩(1)의 본딩 패드들(1a)은 금속 와이어(3)에 의해 인너리드들(2b)과 연결된다. 또한, 반도체 칩(1) 및 이에 와이어 본딩된 인너리드(2b)를 포함하는 공간적 영역이 패키지 몸체(4)를 이루도록 몰딩 컴파운드에 의해 봉지되며 이때, 아웃리드(2c)는 패키지 몸체(4)의 외측으로는 돌출된다.
그러나, 상기와 같은 종래 기술에 따른 패키지는 아웃리드들간의 피치의 제한으로 인하여 다핀화가 어려우며, 또한, 반도체 칩이 몰딩 컴파운드에 의해 봉지되기 때문에 반도체 칩에서 발생되는 열이 외부로 신속하게 방출되지 못하는 문제점이 있었다.
따라서, 본 고안은 패키지 내에 반도체 칩에서 발생되는 열을 신속하게 외부로 방출시킬 수 있는 히드 싱크로 구비함으로써 열방출 효과를 극대화시킬 수 있는 볼 그리드 어레이 패키지(Ball Grid Array : 이하 BGA)를 제공하는 것을 목적으로 한다.
또한, 본 고안은 반도체 칩의 본딩 패드들을 회로 패턴이 구비된 탭 테이프(TAB Tape)와 연결함으로써 다핀화를 달성할 수 있는 BGA 패키지를 제공하는 것을 목적으로 한다.
제1도는 종래 기술에 따른 반도체 패키지를 설명하기 위한 도면
제2도는 본 발명에 따른 볼 그리드 어레이 패키지를 설명하기 위한 도면
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 칩 11 : 본딩 패드
12 : 금 범프 13 : 은 페이스트
14 : 탭 테이프 15 : 캡슐제
16 : 댐 17 : 솔더 페이스트
18 : 솔더 볼 20 : 히트 싱크
상기와 같은 목적은, 하부면 중심부에 반도체 칩의 두께보다 더 깊은 홈이 구비된 판 형태의 히트 싱크와, 상기 히트 싱크의 홈 내에 부착되며, 범프가 형성된 다수개의 본딩 패드들이 구비된 반도체 칩과, 상기 히트 싱크의 하부면에 부착되며, 중심부에는 홀이 구비되고, 상기 홀에 인접된 부분이 상기 반도체 칩의 본딩 패드들 상에 형성된 범프에 의해 상기 반도체 칩과 전기적으로 연결되어 있는 회로 패턴이 구비된 탭 테이프와, 상기 반도체 칩이 부착된 상기 히트 싱크의 홈 부분과 상기 반도체 칩과 전기적으로 연결된 탭 테이프의 소정 부분을 포함하는 영역을 밀봉하는 캡슐재와, 상기 캡슐재에 의해 덮혀지지 않는 상기 탭 테이프 하부면에 도포된 소정 두께의 솔더 페이스트 및 상기 솔더 페이스트 하부면에 열로 배열하도록 형성된 다수개의 솔더 볼을 포함하는 것을 특징으로 하는 본 고안에 따른 BGA 패키지에 의하여 달성된다.
본 고안에 따르면, 히트 싱크를 구비함으로써, 열방출 능력을 극대화시킬수 있으며, 또한, 회로 패턴이 구비된 탭 테이프의 사용으로 패키지의 다핀화가 가능하다.
[실시예]
이하, 도 2를 참조하여 본 고안의 바람직한 실시예를 보다 상세하게 설명한다.
도 2 는 본 고안에 따른 BGA 패키지를 설명하기 도면으로서, 도시된 바와 같이, 다수개의 본딩 패드들(11)이 구비된 반도체 칩(10)은 하부면 중심부에 홈이 구비된 사각형 판 형태를 갖는 히트 싱크(20)의 상기 홈 내부에 부착된다. 여기서, 히트 싱크 중심부에 형성되는 홈의 깊이는 반도체 칩(10)의 두께 보다 더 깊으며, 반도체 칩(10)은 은(Ag) 페이스트(13)와 같은 접착제에 의해 홈 내에 부착된다.
한편, 상기에서 반도체 칩(10)의 보딩 패드들(11) 상에는 금 (Au) 범프(12)가 형성되며, 이는 웨이퍼 단위에서 상기 웨이퍼 상에 금을 증착한 후, 각 본딩 패드 부분을 제외한 나머지 부분에 증착된 금을 식각하여 형성한다.
계속해서, 히트 싱크(20)의 하부면에 소정 회로 패턴이 구비된 탭 테이프(14)가 부착된다. 이때, 탭 테이프(14)는 중심부에 홀이 구비되며, 홀에 인접된 탭테이프(14) 부분은 반도체 칩(10)의 본딩 패드들(11) 상에 형성된 금 범프(12)에 의해 상기 반도체 칩(10)과 전기적으로 연결된다.
또한, 도시된 바와 같이, 히트 싱크(20)의 홈 부분 및 그에 인접된 상기 탭테이프(14) 부분은 금 범프(12)에 의해 본딩된 반도체 칩(10) 및 탭 테이프(14) 부분이 보호되도록 에폭시 수지와 같은 캡슐재(15)에 의해 인캡슐레이션(Encapsulation)된다. 이때, 탭테이프(14) 상의 소정 부분, 즉, 히트 싱크(20)의 홈에 인접되어 부착된 상기 탭 테이프(14) 부분에는 코팅 용액으로된 댐(Dam : 16)이 형성되며, 여기서, 댐(16)은 과도한 인캡슐레이션 공정이 실시되는 것을 방지함과 아울러 보다 용이한 인캡슐레이션 공정을 위해 형성된다.
이어서, 캡슐제(15)에 의해 보호된 탭 테이프(14) 부분을 제외한 나머지 탭 테이프(14) 부분에는 솔더 페이스터(Solder Paste: 17)가 도포되며, 그 상부에는 모듈 제작시에 패키지를 마더 보드(Mother Board) 상에 실장시키기 위한 다수개의 솔더 볼(Solder Ball :18)이 열로 배열되도록 형성된다.
상기에서, 반도체 칩(10)이 히트 싱크(20)에 부착되기 때문에 열방출 능력을 극대화시킬 수 있으며, 또한, 반도체 칩(10)의 각 본딩 패드들(11)은 탭 테이프(14)에 구비된 각 회로 패턴과 독립적으로 연결되어 솔더 볼(18)을 통해 마더 보드 상에 각각 실장되기 때문에 종래 기술에 따른 패키지에서 아웃리드들간의 미세 피치로 인한 다핀화가 어려운 문제를 해결할 수 있다.
이상에서와 같이, 본 고안의 BGA 패키지는 반도체 칩의 각 본딩 패드들을 회로 패턴이 구비된 탭 테이프와 금 범프에 의해 연결되기 때문에 다핀화가 가능하며, 히트 싱크의 사용으로 열방출 효과를 극대화시킬 수 있고, 솔더 볼을 이용하여 마더 보드 상에 패키지를 실장시키기 때문에 미세 피치로 인한 표면 실장의 어려움을 제거할 수 있으며, 패키지와 마더 보드 사이의 짧은 상호연결길이를 제공하여 전기적 성능을 개선시킬 수 있다. 또한, 히트 싱크 내에 반도체 칩을 부착시키고, 상기 반도체 칩과 탭 테이프를 범프를 이용하여 전기적으로 연결함은 물론 본딩된 부분을 캡슐제로 밀봉하기 때문에 패키지의 경박단소화를 달성할 수 있다.
한편, 여기에서는 본 고안의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 고안의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (3)

  1. 하부면 중심부에 반도체 칩의 두께보다 더 깊은홈이 구비된 판 형태의 히트 싱크와,
    상기 히트 싱크의 홈 내에 부착되며, 범프가 형성된 다수개의 본딩 패드들이 구비된 반도체 칩과,
    상기 히트 싱크의 하부면에 부착되며, 중심부에는 홀이 구비되고, 상기 홀에 인접된 부분이 상기 반도체 칩의 본딩 패드들 상에 형성된 범프에 의해 상기 반도체 칩과 전기적으로 연결되어 있는 회로 패턴이 구비된 탭 테이프와,
    상기 반도체 칩이 부착된 상기 히트 싱크의 홈 부분과 상기 반도체 칩과 전기적으로 연결된 탭 테이프의 소정 부분을 포함하는 영역을 밀봉하는 캡슐제와,
    상기 캡슐재에 의해 덮혀지지 않은 상기 탭 테이프 하부면에 도포된 소정두께의 솔더 페이스트 및
    상기 솔더 페이스트 하부면에 열로 배열되도록 형성된 다수개의 솔더 볼을 포함하는 것을 특징으로 하는 볼 그리드 어레이 패키지.
  2. 제 1 항에 있어서, 상기 반도체 칩은 은(Ag) 페이스트에 의해 상기 히트 싱크의 홈 부분에 부착된 것을 특징으로 하는 볼 그리드 어레이 패키지.
  3. 제 1 항에 있어서, 상기 캡슐제의 외측에는 보다 용이한 인캡슐레이션 공정을 위한 코팅 용액으로된 댐(Dam)이 구비된 것을 특징으로 하느 볼 그리드 어레이 패키지
KR2019970017344U 1997-06-30 1997-06-30 볼 그리드 어레이 패키지 KR200162892Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019970017344U KR200162892Y1 (ko) 1997-06-30 1997-06-30 볼 그리드 어레이 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019970017344U KR200162892Y1 (ko) 1997-06-30 1997-06-30 볼 그리드 어레이 패키지

Publications (2)

Publication Number Publication Date
KR19990003746U KR19990003746U (ko) 1999-01-25
KR200162892Y1 true KR200162892Y1 (ko) 1999-12-15

Family

ID=19504964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019970017344U KR200162892Y1 (ko) 1997-06-30 1997-06-30 볼 그리드 어레이 패키지

Country Status (1)

Country Link
KR (1) KR200162892Y1 (ko)

Also Published As

Publication number Publication date
KR19990003746U (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
KR100260997B1 (ko) 반도체패키지
US5241133A (en) Leadless pad array chip carrier
US6599779B2 (en) PBGA substrate for anchoring heat sink
US6781242B1 (en) Thin ball grid array package
US6445077B1 (en) Semiconductor chip package
KR20050022558A (ko) Bga 패키지, 그 제조방법 및 bga 패키지 적층 구조
AU647864B2 (en) Leadless pad array chip carrier
US6650015B2 (en) Cavity-down ball grid array package with semiconductor chip solder ball
WO2004070790A2 (en) Molded high density electronic packaging structure for high performance applications
US20040155331A1 (en) Packaged microelectronic devices and methods for packaging microelectronic devices
KR19990024255U (ko) 적층형 볼 그리드 어레이 패키지
KR200162892Y1 (ko) 볼 그리드 어레이 패키지
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR100260996B1 (ko) 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
KR19990060856A (ko) 볼 그리드 어레이 패키지
KR100390453B1 (ko) 반도체 패키지 및 그 제조방법
KR19990056764A (ko) 볼 그리드 어레이 패키지
KR19990002593U (ko) 칩 크기 패키지
KR100444175B1 (ko) 볼그리드 어레이 적층칩 패키지
KR100384335B1 (ko) 반도체패키지와 그 제조방법
KR0185514B1 (ko) 칩 스케일 패키지 및 그 제조 방법
KR100370480B1 (ko) 반도체 패키지용 리드 프레임
KR200316720Y1 (ko) 볼 그리드 어레이 패키지
KR100265568B1 (ko) 멀티칩모듈
KR100542671B1 (ko) 반도체패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee