KR100265568B1 - 멀티칩모듈 - Google Patents

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Abstract

본 발명은 회로패턴이 구비된 세라믹 기판상에 여러개의 반도체 칩을 실장시킨 멀티 칩 모듈에 관한 것으로서, 본 발명의 멀티 칩 모듈은 적어도 두 개의 반도체 칩들이 절연성 접착제의 개재하에 수개의 방열판들과 교번적으로 부착되어 있고, 이러한 반도체 칩들과 방열판들은 회로패턴이 구비됨과 아울러 상부면에 반도체 칩의 개수와 동일한 개수의 슬로트가 구비된 세라믹 기판 상에 부착·고정되고, 상기 반도체 칩들과 방열판 및 세라믹 기판의 양측면은 알루미늄 재질의 캡에 의해 덮혀지며, 상기 세라믹 기판의 하부에는 솔더 볼들이 배열되어 있는 형태이다.

Description

멀티 칩 모듈
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 회로패턴이 구비된 세라믹 기판상에 다수개의 반도체 칩을 탑재시킨 멀티 칩 모듈(Multi Chip Module)에 관한 것이다.
일반적으로, 공지된 공정을 통해 제조된 반도체 칩들은 칩 절단(Sawing), 칩 부착(Die Attach), 와이어 본딩(Wire Bonding), 몰딩(Molding) 및 트림/포밍(Trim/Forming) 등 일련의 어셈블리(Assembly) 공정을 거쳐 반도체 패키지로 제작된다.
상기한 어셈블리 공정을 통해 제작된 반도체 패키지의 전형적인 예가 도 1 에 도시되어 있는바, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본딩패드들(1a)이 구비된 반도체 칩(1)은 다운-세트(Down-Set)된 리드 프레임(Lead Frame)의 다이 패드(Die Pad : 2a) 상에 부착되어 있으며, 반도체 칩(1)의 본딩패드들(1a)과 리드 프레임의 인너리드(Inner Lead : 2b)는 금속 와이어(3)에 의해 전기적으로 연결되어 있다. 또한, 반도체 칩(1) 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역은 에폭시 수지와 같은 몰딩 컴파운드(Epoxy Molding Compound)에 의해 봉지되어 있고, 몰딩 컴파운드로된 패키지 몸체(4)의 외측으로는 기판에의 실장을 위한 리드 프레임의 아웃리드(Out Lead : 2c)가 돌출되어 있다.
그러나, 상기와 같은 종래의 반도체 패키지는 하나의 패키지에 하나의 반도체 칩을 내장하기 때문에 패키지의 용량을 증대시키는데 한계가 있으며, 상기와 같은 반도체 패키지를 이용하여 모듈(Module)을 제작할 경우에는 회로패턴이 구비된 기판 상에 다수개의 반도체 패키지들을 각각 실장시켜야 하기 때문에, 실장 면적이 증가되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 패키지의 용량을 증대시킴과 동시에 실장면적을 감소시킬 수 있는 멀티 칩 모듈을 제공하는데, 그 목적이 있다.
도 1 은 종래 기술에 따른 반도체 패키지를 도시한 도면.
도 2 는 본 발명의 실시예에 따른 멀티 칩 모듈을 설명하기 위한 분해 사시도.
도 3 은 본 발명의 실시예에 따른 캡이 씌워진 멀티 칩 모듈을 도시한 도면.
도 4 는 본 발명의 실시예에 따른 반도체 칩과 세라믹 기판간의 전기적 접속을 설명하기 위한 도면.
(도면의 주요 부분에 대한 부호의 설명)
10 : 세라믹 기판 12 : 회로패턴
14 : 슬로트 16 : 돌출부
20 : 반도체 칩 22 : 본딩패드
24 : 솔더 범프 30 : 방열판
40 : 캡 50 : 절연성 접착제
60 : 이방성 도전 필름
상기와 같은 목적을 달성하기 위한 본 발명의 멀티 칩 모듈은, 회로패턴이 구비되며, 상부면에는 다수개의 슬로트가 구비된 세라믹 기판; 상기 세라믹 기판 상에 일측면이 부착·고정되며, 상부면에는 본딩패드들이 구비된 적어도 두 개의 반도체 칩들; 및 상기 인접된 반도체 칩들 사이에 각각 개재되어 상기 반도체 칩에서 발생되는 열을 외부로 방출시키기 위한 방열판들을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 하나의 패키지에 다수개의 반도체 칩들을 내장시키기 때문에 패키지의 용량을 증대시킬 수 있으며, 아울러, 실장 면적을 감소시킬 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2 및 도 3 은 본 발명의 실시예에 따른 멀티 칩 모듈을 설명하기 위한 도면으로서, 우선, 도 2 에 도시된 바와 같이, 본 발명의 멀티 칩 모듈은 절연성 접착제(50)의 개재하에 교번적으로 부착·고정되어 있는 수개의 반도체 칩들(20)과 알루미늄 재질의 방열판들(30)이 회로패턴(도시않됨)이 구비되며 상부면에는 수개의 슬로트들(Slot : 14)이 구비된 세라믹 기판(10) 상에 세로 방향으로 부착된 형태이다.
상기에서, 슬로트(14)는 세라믹 기판 상에 부착되는 반도체 칩(20)의 개수와 동일한 개수로 구비되며, 반도체 칩들(20)은 슬로트(14)내에 각각 부착되고, 방열판들(30)은 인접된 슬로트들 사이의 돌출부(16) 상에 배치된다. 이때, 방열판(30)의 크기는 돌출부(16) 높이 만큼이 상기 반도체 칩(20) 보다 작다.
또한, 반도체 칩의 본딩패드들(22)은 슬로트(14)내에 위치되는 반도체 칩 부분에 일렬로 배열되도록 구비되며, 이러한 본딩패드(22)는 세라믹 기판(10)에 구비된 회로패턴과 전기적으로 접속되게 된다. 아울러, 상기 세라믹 기판(10)의 하부면에는 멀티 칩 모듈의 실장을 위한 솔더 볼들(도시않됨)이 배열된다.
계속해서, 도 3 에 도시된 바와 같이, 멀티 칩 모듈의 열방출 효과를 극대화시키기 위하여 세라믹 기판(10) 상에 부착·고정된 반도체 칩들(20)과 방열판들(도시않됨)의 외측면을 알루미늄 재질의 캡(40)으로 덮는다. 이때, 캡(40)은 절연성 접착제에 의해 덮혀지게 되며, 세라믹 기판(10)의 양측면도 함께 덮혀진다.
도 4 는 반도체 칩과 세라믹 기판간의 전기적 접속을 설명하기 위한 도면으로서, 도시된 바와 같이, 반도체 칩(20)의 본딩패드(22) 상에는 전기적 접속 수단인 범프(Bump : 24)가 형성되어 있으며, 회로패턴(12)은 반도체 칩의 본딩패드(22)와 마주보는 슬로트의 일측벽에 구비되어 있고, 이러한 본딩패드(22)와 회로패턴(12)간은 수직 방향으로만 도통되는 이방성 도전 필름(60)에 의해 전기적으로 접속되어 있다.
즉, 세라믹 기판(10)에 반도체 칩(20)을 부착시킬 때, 범프(24)가 형성되어 있는 본딩패드(22)와 회로패턴(12) 사이에 이방성 도전 필름(60)을 개재시켜 세라믹 기판(10)과 반도체 칩들(20)간을 전기적으로 연결시킨다.
한편, 도면에서 미설명된 도면부호 50은 반도체 칩을 부착시키기 위한 절연성 접착제이다.
이상에서와 같이, 본 발명의 멀티 칩 모듈은 세라믹 기판 상에 다수개의 반도체 칩들을 탑재시켜 제작하기 때문에 용량을 향상시킬 수 있으며, 아울러, 실장 면적을 감소시킬 수 있다. 또한, 다수개의 방열판과 캡을 구비시키기 때문에 열방출 효과를 극대화시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (13)

  1. 회로패턴이 구비되며, 상부면에는 다수개의 슬로트가 구비된 세라믹 기판;
    상기 세라믹 기판 상에 일측면이 부착·고정되며, 상부면에는 본딩패드들이 구비된 적어도 두 개의 반도체 칩들; 및
    상기 인접된 반도체 칩들 사이에 각각 개재되어 상기 반도체 칩에서 발생되는 열을 외부로 방출시키기 위한 방열판들을 포함하는 것을 특징으로 하는 멀티 칩 모듈.
  2. 제 1 항에 있어서, 상기 회로패턴은 상기 반도체 칩의 상부면과 마주보는 슬로트의 일측벽에 배치되는 것을 특징으로 하는 멀티 칩 모듈.
  3. 제 1 항에 있어서, 상기 반도체 칩들은 절연성 접착제에 의해 상기 세라믹 기판에 구비된 슬로트 내에 부착되는 것을 특징으로 하는 멀티 칩 모듈.
  4. 제 1 항에 있어서, 상기 본딩패드는 슬로트내에 배치된 반도체 칩 부분에 일렬로 배열된 것을 특징으로 하는 멀티 칩 모듈.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 본딩패드 상에는 솔더 범프가 형성되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  6. 제 5 항에 있어서, 상기 반도체 칩은 그의 본딩패드가 이방성 도전 필름의 개재하에 회로패턴과 전기적으로 연결되어 있는 것을 특징으로 하는 멀티 칩 모듈.
  7. 제 1 항에 있어서, 상기 반도체 칩과 방열판은 절연성 접착제의 개재하에 교번적으로 부착된 것을 특징으로 하는 멀티 칩 모듈.
  8. 제 1 항에 있어서, 상기 방열판은 알루미늄 재질인 것을 특징으로 하는 멀티 칩 모듈.
  9. 제 1 항에 있어서, 상기 방열판은 인접된 슬로트 사이의 돌출부의 높이 만큼이 상기 반도체 칩의 크기 보다 작은 것을 특징으로 하는 멀티 칩 모듈.
  10. 제 1 항에 있어서, 상기 반도체 칩들 및 방열판들과 세라믹기판을 덮기 위한 캡이 더 구비된 것을 특징으로 하는 멀티 칩 모듈.
  11. 제 10 항에 있어서, 상기 캡은 알루미늄 재질인 것을 특징으로 하는 멀티 칩 모듈.
  12. 제 10 항에 있어서, 상기 캡은 절연성 접착제에 의해 부착된 것을 것을 특징으로 하는 멀티 칩 모듈.
  13. 제 1 항에 있어서, 상기 세라믹 기판의 하부면에는 상기 회로패턴과 연결되어 외부단자의 역할을 하는 솔더 볼들이 배열되어 있는 것을 특징으로 하는 멀티 칩 모듈.
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Citations (3)

* Cited by examiner, † Cited by third party
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JPS62260352A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp 半導体装置
JPH0851180A (ja) * 1994-08-09 1996-02-20 Hitachi Ltd 半導体装置
JPH0897359A (ja) * 1994-09-29 1996-04-12 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260352A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp 半導体装置
JPH0851180A (ja) * 1994-08-09 1996-02-20 Hitachi Ltd 半導体装置
JPH0897359A (ja) * 1994-09-29 1996-04-12 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

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