KR100384335B1 - 반도체패키지와 그 제조방법 - Google Patents

Abstract

본 발명은 반도체패키지와 그 제조방법에 관한 것이다.

종래의 CSP 기술은 낱개로 절단 가공된 반도체칩에 회로기판을 부착하는 기술을 통해 거의 칩과 같은 크기로 반도체패키지를 제조할 수는 있지만, 초소형 크기의 낱개로 절단된 반도체칩(1)에 회로기판(2)을 붙이고 볼(3)을 부착해야 하는 등 그 제조공정이 복잡하고 정밀성이 요구되는 제조상의 문제점을 안고 있었다.

본 발명에서는 상기와 같은 종래의 갖는 제반문제점을 해결하기 위하여 반도체칩(10)과 그 크기가 완전히 동일한 CSP 반도체패키지를 제공하고, 나아가 CSP 반도체패키지의 제조공정을 단순화하여 제조원가를 절감할 수 있도록 한 것이다.

Description

반도체패키지와 그 제조방법{A SEMICONDUCTOR PACKAGES AND MANUFACTURING METHOD FOR IT}

본 발명은 반도체패키지와 그 제조방법에 대한 것으로, 더욱 상세하게는 제조 완성된 반도체패키지의 크기가 반도체칩의 크기와 동일하며 그 제조방법이 단순화 된 칩크기형 반도체패키지(이하, "CSP"라 함)와 그 제조방법에 관한 것이다.

일반적으로 실장업계에서는 사방으로 리드(Lead)를 설치할 수 있는 납작한 형상의 반도체패키지인 QFP(Quad Flat Package) 제조기술이 널리 알려져 있다.

그러나, 최근 전자기기의 소형화, 박형화, 다기능화의 추세에 따라 반도체칩의 고집적화가 이루어지고 그에 따라 많은 수의 리드를 갖는 초소형의 반도체패키지가 절실히 요구되고 있는 실정이지만 위의 QFP 기술로는 리드피치(Lead Pitch) 0.3㎜ 이하의 가공기술을 극복하지 못하고 연구만을 거듭하던 중, 미국에서 리드 대신 볼(Ball)을 이용하는 BGA(Ball Grid Array) 반도체패키지 제조기술이 출현함으로써 많은 수의 입출력단자가 설치된 고성능의 반도체패키지를 제공할 수 있게 되었다. 하지만 이러한 BGA 반도체패키지의 경우에 있어서도 일반적으로 패키지의 크기가 크고 두꺼워 초소형·초박형으로의 다기능을 갖는 전자기기에는 그 수용이적합하지 않고 또한 가격이 고가(QFP 반도체패키지의 10배 이상)이며, 또한 내부의 배선처리가 비교적 길고 방열의 문제를 쉽게 해결할 수 없는 등의 문제점이 있었다.

특히, 반도체칩을 실장함에 있어서는 칩의 입출력(I/O)을 외부단자에 연결하기 위해 와이어본딩(Wire Bonding)이나 범핑(Bumping)공정을 거쳐야 하는 바, 이러한 와이어본딩공정을 수반하는 반도체패키지에 있어서는 반드시 반도체칩패드가 반도체칩의 주변에 위치해야 하므로 입출력(I/O) 수의 제한을 받을 수밖에 없었다.

한편, 이러한 시기에 새로운 연구과제로 등장하게 된 것이 CSP 기술이다.

최근의 CSP 기술을 보면 도1의 예시와 같이 낱개의 반도체칩(1) 하면에 칩과 거의 같은 크기의 회로기판(2)을 부착하고 상기 회로기판(2)에 솔더볼(3)을 부착하는 기술에 의해 BGA 반도체패키지와 유사한 CSP 반도체패키지가 만들어지고 이루고 있음을 볼 수 있다.

이와 같이 종래의 CSP 기술은 낱개로 절단 가공된 반도체칩에 회로기판을 부착하는 기술을 통해 거의 칩과 같은 크기로 반도체패키지를 제조할 수는 있지만, 초소형 크기의 낱개로 절단된 반도체칩(1)에 회로기판(2)을 붙이고 솔더볼(3)을 부착해야 하는 등 그 제조공정이 복잡하고 정밀성이 요구되는 제조상의 문제점을 안고 있었다.

이에, 본 발명에서는 상기와 같은 종래의 갖는 제반문제점을 해결하기 위하여 제조가 간단한 새로운 방법의 CSP 반도체패키지를 발명하게 된 것으로, 본 발명의 목적은 칩크기와 완전히 동일한 CSP 반도체패키지를 제공하는데 있으며, 다른 목적은 제조공정의 단순화를 통한 제조원가의 절감효과를 제공하는데 있다.

도 1은 종래 칩크기형 반도체패키지 구조의 일 실시예

도 2a∼2c는 본 발명에 따른 칩크기형 반도체패키지의 일 실시예를 보인 단면구성도 및 표면도

도 3a, 3b는 본 발명에 따른 칩크기형 반도체패키지의 다른 실시예를 보인 단면구성도 및 표면도

도 4, 5는 본 발명의 또다른 실시예

도 6a, 6b는 본 발명의 또다른 실시예

도 7은 본 발명의 제조방법을 나타낸 개략도

도 8은 본 발명의 제조공정을 나타낸 순서도

(도면의 주요부분에 대한 부호의 설명)

1, 10 : 반도체칩 2 : 회로기판

3 : 솔더볼

11 : 패드 20 : 와이어

21 : 볼 30 : 봉지재

40 : 인출단자 100 : 웨이퍼

상기와 같은 목적을 달성하기 위한 본 발명의 CSP 반도체패키지는 다음과 같은 구조 및 제조방법의 특징을 제공한다.

CSP 반도체패키지의 구조에 있어서,

패드(11)가 일정패턴으로 배열된 반도체칩(10);

상기 반도체칩(10) 상면의 가장자리에 형성된 패드(11) 상호간에 연결되어 일정각도로 배열 설치되며, 그 끝단이 외부로 노출되는 와이어(20);

와이어(20)가 배열 설치된 반도체칩(10)의 상면을 봉함하는 봉지재(30);

상기 봉지재(30)의 표면으로 노출된 와이어(20)의 끝단에 부착되는 인출단자(40);

를 포함하는 것을 특징으로 하며,

또한, 그 제조방법에 있어서,

웨이퍼(100)를 구성하는 다수의 반도체칩(10)에 배열된 패드(11)와 패드(11) 상호간을 와이어(20)로 본딩 연결하는 와이어본딩단계;

와이어(20) 본딩된 웨이퍼(100)의 상면을 봉지재(30)로 봉함하는 몰딩단계;

봉지재(30)로 성형된 표면을 일정깊이 연마하여 패드(11)와 패드(11)를 연결하고 있던 와이어(20)를 두 선으로 분리시킴과 동시에 봉지재(30)의 표면으로 와이어(30)의 끝단이 노출되도록 하는 와이어분리단계;

봉지재(30)의 표면에 노출된 와이어(30)의 끝단에 인출단자(40)를 부착하는 입출력단자형성단계; 그리고

웨이퍼(100)를 소잉하여 낱개의 반도체패키지를 형성하는 소잉단계;

를 포함하는 것을 특징으로 한다.

따라서, 본 발명에 의하면 반도체칩(10)과 완전 동일한 크기로 CSP 반도체패키지를 제공할 수 있는 효과와, 제조공정의 단순화를 통한 제조원가의 절감효과를 얻을 수 있는 것이다.

이하, 본 발명을 첨부된 비한정의 예시도면을 통해 보다 구체적으로 설명하면 다음과 같다.

(실시예1)

도2a∼2c는 본 발명에 따른 CSP 반도체패키지의 기본적인 일 실시예를 나타낸 것이고, 도6, 도7은 본 발명의 제조방법 및 제조공정을 간략 도시한 것이다.

먼저, 본 발명의 제조방법을 설명하면,

<웨이퍼 준비>

본 발명의 CSP 반도체패키지를 제조하기 위해 다수의 반도체칩(10)이 형성된웨이퍼(100)를 준비한다. 이때 웨이퍼(100)를 접착테이프가 부착된 캐리어프레임에 부착시킨 후 공정을 진행하게 되면 작업을 쉽게 진행할 수가 있다.

<와이어본딩단계>

웨이퍼(100)를 구성하는 개개의 반도체칩(10) 상면 양쪽의 가장자리 (Edge) 부분에는 통상 와이어가 본딩되는 부위인 패드(11)들이 다수 배열 형성되어 있는 바, 도7에서 예시하듯이 반도체칩(10)의 양쪽 가장자리에 형성되어 서로 마주보고 있는 패드(11)와 패드(11) 상호간을 두께 3∼30mil 정도의 비교적 두꺼운 와이어 (20)로 연결한다. 이때 와이어(20)의 연결 형상은 차후 절단될 와이어(20)의 끝단의 배열상태를 감안하여 도2a의 경우와 같이 2열 구성을 갖도록 아치형으로 연결할 수 있고, 또는 도2b, 2c의 경우와 같이 4열 구성을 갖도록 직삼각형으로 연결할 수가 있다.

<몰드단계>

와이어(20) 본딩된 웨이퍼(100)의 전체 상면을 컴파운드수지 등의 봉지재 (30)를 사용하여 와이어(20)가 완전히 매입되도록 봉함한다. 이때 와이어(20)의 절곡된 탑부가 약간 외부로 노출되어도 무방하다.

<와이어분리단계>

봉지재(30)로 성형된 표면을 일정깊이로 연마하여 패드(11)와 패드(11) 상호간을 연결하고 있던 와이어(20)가 두 선으로 분리되도록 한다. 여기서 연마정도를 조절하면 절단된 와이어(20)의 끝단 배열 상태를 적정한 위치로 유지시킬 수가 있는데, 이때 봉지재(30) 표면을 연마하는 정도에 따라 즉 연마를 깊게 하면 도2b의경우와 같이 와이어(20)의 끝단 배열을 지그재그형으로 구성할 수가 있게 되며 동시에 와이어의 길이를 짧게 할 수 있어 신호전달경로도 크게 줄일 수 있기 때문에 결국 반도체패키지의 전기적 성능을 향상시킬 수 있는 것이고, 반면에 연마를 다소 적게 하면 상대적으로 작업성이 좋아지게 되고 2열씩 와이어(20) 끝단의 배열 위치를 다르게 구성할 수가 있게 된다.

한편, 본 공정을 진행함에 있어서 연마된 봉지재(30) 표면을 매끈하게 처리하기 위한 별도의 공정을 추가할 수도 있고, 또는 와이어(20)의 끝단 단면의 노출이 용이하도록 기계적, 화학적 처리를 수행하는 공정을 더 행할 수도 있다.

그리고, 후공정에서의 솔더볼(또는 범프)에 의한 인출단자(40)를 용이하게 부착할 수 있도록 봉지재(30)의 표면으로 노출된 와이어(20)의 끝단 단면을 니켈(Ni), 은(Ag), 금(Au) 등의 금속으로 도금처리할 수도 있을 것이다.

<입출력단자형성단계>

이어서 봉지재(30)의 표면으로 노출되어 2열 또는 4열의 배열 형태로 드러난 와이어(30)의 끝단에 솔더볼 또는 범프를 부착하여 전기신호를 입출력하기 위한 인출단자(40)를 형성한다.

<소잉단계>

웨이퍼(100)를 소잉하여 낱개의 CSP 반도체패키지를 형성한다.

이와 같은 공정을 거쳐 제조되는 반도체패키지는 도2a∼2c의 예에서 보는 바와 같이, 반도체칩(10)과 완전 동일한 크기를 가지게 되며 그리고 봉지재(30)의 표면으로 노출된 와이어(20)의 끝단에 부착되는 인출단자(40)가 다수열(2열 또는 4열 등)의 다양한 형태로 배열되는 구성을 취하게 되는 것이다.

(실시예 2)

도3a와 도3b의 예시와 같이, 와이어본딩단계에서 파라미터(Parameter)를 조절(예; 2개의 파라미터 사용하여 와이어를 1단계 또는 2단계로 절곡시켜 연결함)하여 봉지재(30) 표면의 연마시, 표면으로 노출되는 와이어(20) 끝단 단면을 지그재그형으로 다수열(예; 8열) 형성할 수 있도록 한 것으로, 도3a는 봉지재(30)의 표면을 많이(보다 깊게) 연마하여 와이어(20)의 길이를 짧게 함으로써 반도체패키지의 전기적 성능을 향상시킨 것이며, 도3b는 경우는 연마를 적게 하여 작업성을 높일 수 있도록 한 것이다.

(실시예 3)

도4의 예시와 같이, 반도체칩(10)에 패드(11)가 가장자리 부분에만 형성되어 있지 않고 다른 부분(중앙쪽)에도 형성되어 있는 경우에도 인접하는 패드(11)와 패드(11) 상호간을 와이어(20)로 본딩 연결하여 전술한 바와 같은 공정을 거치면 다수열의 인출단자(40)를 갖는 다양한 패턴의 CSP 반도체패키지를 제조할 수 있는 것이다.

(실시예 4)

한편, 도5의 예시와 같이, 와이어본딩단계에서 차후에 봉지재(30) 표면의 외부로 노출되는 와이어(20) 끝단의 단면 면적을 증대시키기 위해 와이어(20)에 볼(21)을 형성하게 되면, 이 볼(21) 부분이 봉지재(30)의 표면으로 노출되면서 단면적이 커져 솔더볼 등의 인출단자(40)를 용이하게 부착할 수가 있는 것이다.

(실시예 5)

도6a의 예시와 같이, 웨이퍼(100) 상태에서 인접하는 반도체칩(10)과 반도체칩(10)의 패드(11)끼리를 와이어(20)로 본딩 연결함과 동시에 그 다음줄은 각 반도체칩(10)의 양쪽 가장자리에 형성되어 서로 마주 보고 있는 패드(11)와 패드(11) 상호간을 본딩 연결하여 몰드단계와 와이어분리단계를 거치게 되면, 도6b의 경우와 같이 각각의 반도체칩 패드(11)와 연결되는 분리된 와이어가 설치되게 되는 것이며, 표면에 드러난 각 와이어의 끝단에 솔더볼 등의 인출단자(40)를 형성하면 하나의 훌륭한 CSP 반도체패키지가 만들어지게 된다.

이와 같이 와이어본딩단계에서 파라미터를 조절하고 또한 반도체칩(10)에 형성된 패드(11)의 배열 상태에 따라 다양한 실시예가 나올 수 있고, 또한 노출되는 와이어(20)의 끝단 단면의 배열을 쉽게 조절할 수가 있는 것이다.

이와 같이, 본 발명에 의하면 반도체칩(10)과 완전 동일한 크기로 CSP 반도체패키지를 제공할 수 있는 효과를 얻을 수 있으며, 또한 제조공정의 단순화를 통한 제조원가의 절감효과를 얻을 수 있게 되는 것이다.

이상에서 설명한 것은 본 발명에 의한 CSP 반도체패키지 및 그 제조방법을 설명하기 위한 하나의 실시예에 불과한 것이며, 본 발명은 상기한 실시예에 한정하지 않고 이하의 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

1. 상면, 하면 및 측면을 갖는 판상(板狀)으로서, 상기 상면에는 다수의 패드(11)가 배열된 반도체칩(10);

   상기 반도체칩(10)의 패드(11)에 일단이 연결되고 그 타단은 상면 방향으로 일정길이만큼 연장된 다수의 와이어(20);

   상기 반도체칩(10)의 상면에 형성된 패드(11) 및 와이어(20)를 봉지하되, 상기 와이어(20)의 상단이 상부로 노출되도록 함과 동시에, 상기 반도체칩(10)의 측면과 하면은 외부로 직접 노출되고, 또한 상기 반도체칩(10)의 폭과 동일 폭을 갖는 봉지재(30);

   상기 봉지재(30)의 상면으로 노출된 와이어(20)의 끝단에 부착된 다수의 인출단자(40);

   를 포함하여 이루어진 반도체패키지.
2. 웨이퍼(100)를 구성하는 다수의 반도체칩(10)에 형성된 패드(11)와 패드(11) 상호간을 와이어(20)로 본딩하는 와이어본딩단계;

   와이어(20) 본딩된 웨이퍼(100)의 상면을 봉지재(30)로 봉지하는 봉지단계;

   봉지재(30)로 봉지된 표면을 일정깊이 연마하여 패드(11)와 패드(11)를 연결하고 있던 와이어(20)를 두 선으로 분리시킴과 동시에 봉지재(30)의 표면으로 와이어(30)의 끝단이 노출되도록 하는 와이어분리단계;

   봉지재(30)의 표면에 노출된 와이어(30)의 끝단에 인출단자(40)를 형성하는 입출력단자형성단계;

   그리고, 웨이퍼(100)를 소잉하여 낱개의 반도체패키지를 형성하는 소잉단계;

   를 포함하는 것을 특징으로 하는 반도체패키지의 제조 방법.
3. 제2항에 있어서, 상기 와이어(20)의 본딩 파라미터와 봉지재(30)의 연마 깊이를 조절하여 분리된 두 와이어(20)의 길이 조절이 이루어지도록 함과 동시에 절단된 와이어(20)의 끝단 배열 구성이 2열, 4열 또는 지그재그형의 배열이 이루어지도록 함을 특징으로 하는 반도체패키지의 제조 방법.
4. 제2항에 있어서, 상기 와이어본딩단계에서 와이어(20)의 일정위치에 끝단 단면적을 증대시키기위한 볼(21)을 형성함을 특징으로 하는 반도체패키지 제조 방법.
5. 제2항에 있어서, 상기 와이어본딩단계에서 인접하는 반도체칩(10)의 패드(11)와 패드(11)끼리 와이어(20)로 본딩 연결함과 동시에 그 다음줄은 각 반도체칩(10)의 양쪽 가장자리에 형성되어 서로 마주보고 있는 패드(11)와 패드(11) 상호간을 본딩함을 특징으로 하는 반도체패키지 제조 방법.