KR20020065733A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20020065733A
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Abstract

본 발명은 기존의 반도체 패키지가 갖는 장점을 최대한 살리면서 단점은 해소한 새로운 타입의 반도체 패키지를 제공하기 위한 것으로서, 값싸고 신뢰성 높은 기존의 부자재(附資材)를 이용함으로써 제조 비용 측면에서는 저비용으로 제조가능하고 구조적 측면에서는 경박단소하며 방열성능이 뛰어난 신뢰성 높은 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
이를 위해, 본 발명은 반도체칩(1)과, 상기 반도체칩(1)이 안착되는 다이패드(2)와, 상기 다이패드(2) 주위에 이격되어 위치하며 내측 및 외측 에지부 바텀(bottom)측에 하프에칭 영역이 구비되고 그 사이에는 랜드(3) 영역이 구비되는 리드(5)와, 상기 리드(5)의 내측 하프에칭 영역에 부착되는 어드헤시브 테이프(7)와, 상기 반도체칩(1)의 본딩패드와 상기 리드(5)를 전기적으로 연결하는 전도성 연결부재(4)와, 상기 리드(5)의 랜드(3) 영역만이 노출되도록 하고 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(6)를 포함하여서 된 반도체 패키지 및 그 제조방법이 제공된다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR THE SAME}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기존의 부자재인 리드프레임을 이용하면서도 경박단소화되며 열방출 성능이 향상된 새로운 구조의 반도체 패키지를 제공하기 위한 것이다.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.
한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.
이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.
반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 예로 들어 설명하면 다음과 같다.
먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일 칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.
또한, 분리된 각각의 반도체 칩은 리드프레임의 다이패드에 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.
한편, 전술한 바와 같이 반도체 칩을 리드프레임의 다이패드에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로 하는 경우가 있기 때문이다.
상기와 같이 반도체 칩을 본딩한 후에는 칩의 본딩패드와 리드프레임의 인너리드를 와이어로 본딩함으로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.
또한, 와이어 본딩에 의해 반도체 칩과 인너리드가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합함으로써 몰드바디를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.
그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.
상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체 칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.
그러나, 상기 BGA 패키지는 기존의 리드프레임에 비해 값이 비싼 회로기판을 사용하므로 제조원가가 높아지고, 반도체 칩 및 골드 와이어의 보호를 위해 봉지공정 수행시 상형 및 하형에 의해 회로기판이 눌러져 솔더마스크에 크랙이 발생할 우려가 높아지는 등의 단점이 있다.
한편, BLP(Bottom Leaded Package)는 패키지 몸체의 바텀면을 통해 노출된 리드를 이용하여 기판에 실장하므로, 패키지 몸체의 두께를 아웃터리드를 갖는 DIP나 QFP 타입에 비해 작게 할 수 있다.
상기한 반도체 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조공정의 유연성, 제조비용등에 있어 제각기 장점 및 단점을 갖고 있다.
따라서, 상기한 각 패키지들의 장점을 살리면서 단점을 해소한 새로운 타입의 반도체 패키지가 지속적으로 연구 개발되고 있는 실정이다.
본 발명은 상기한 바와 같은 실정에 따라 기존의 반도체 패키지가 갖는 장점을 최대한 살리면서 단점은 해소한 새로운 타입의 반도체 패키지를 제공하기 위해 안출된 것으로, 값싸고 신뢰성 높은 기존의 부자재(附資材)를 이용함으로써 제조 비용 측면에서는 저비용으로 제조가능하고 구조적 측면에서는 경박단소하며 방열성능이 뛰어난 신뢰성 높은 반도체 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 패키지를 나타낸 종단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체 패키지 제조 과정을 나타낸 것으로서,
도 2a는 다이 어태치 후의 상태도
도 2b는 와이어 본딩 후의 상태도
도 2c는 몰딩 후의 상태도
* 도면의 주요부분에 대한 부호의 설명 *
1:반도체 칩2:다이패드
3:랜드4:전도성 연결부재
5:리드6:몰드바디
7:어드헤시브 테이프
상기한 목적을 달성하기 위한 본 발명에 따르면, 반도체칩과, 상기 반도체칩이 안착되는 다이패드와, 상기 다이패드 주위에 이격되어 위치하며 내측 및 외측 에지부 바텀측에 하프에칭 영역이 구비되고 그 사이에는 랜드 영역이 구비되는 리드와, 상기 리드의 내측 하프에칭 영역에 부착되는 어드헤시브 테이프와, 상기 반도체칩의 본딩패드와 상기 리드를 전기적으로 연결하는 전도성 연결부재와, 상기 리드의 랜드 영역만이 노출되도록 하고 이를 제외한 나머지 전체 구조를 감싸는 몰드바디를 포함하여서 된 반도체 패키지가 제공된다.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 내측 및 외측 에지부 바텀측에 하프에칭 영역이 구비되고 그 사이에는 랜드 영역이 구비되며 상기 내측 에지부의 하프에칭 영역에는 어드헤시브 테이프가 부착된 랜드 그리드 타입의 리드를 구비한 리드프레임의 다이패드 상에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 상기 내측 및 외측 에지부 바텀측이 하프 에칭된 리드를 와이어등의 전도성 연결부재로 연결하는 단계와, 상기 전도성 연결부재 및 반도체칩이 봉지되도록 몰드바디를 형성하는 단계를 포함하여서 됨을 특징으로 하는 반도체 패키지 제조방법이 제공된다.
이하, 본 발명의 실시예에 대해 도 1 및, 도 2a 내지 도 2c를 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 패키지를 나타낸 종단면도로서, 반도체칩(1)과, 상기 다이패드(2) 주위에 이격되어 위치하며 내측 및 외측 에지부 바텀(bottom)측에 하프에칭 영역이 구비되고 그 사이에는 랜드(3) 영역이 구비되는 리드(5)와, 상기 리드(5)의 내측 하프에칭 영역에 부착되는 어드헤시브 테이프(7)와, 상기 반도체칩(1)의 본딩패드와 상기 리드(5)를 전기적으로 연결하는 전도성 연결부재(4)와, 상기 리드(5)의 랜드(3) 영역만이 노출되도록 하고 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(6)를 포함하여 구성된다.
이 때, 상기 전도성 연결부재(4)는 골드, 알루미늄, 또는 구리중의 어느 하나이거나 이들을 포함한 합금으로 이루어진다.
이와 같이 구성된 본 발명의 반도체 패키지의 제조과정은 다음과 같다.
먼저, 리드프레임의 다이패드(2) 상에 반도체칩(1)을 부착한다.
이 때, 상기 다이패드(2) 외측에 위치한 리드(5)의 내측 및 외측 에지부 바텀(bottom)측에는 하프에칭 영역이 구비되고 그 사이에는 랜드(3) 영역이 구비되어 있다.
또한, 상기 리드(5)의 내측 에지부의 하프에칭 영역에는 어드헤시브 테이프(7) 부착되어 있다.
상기 어드헤시브 테이프(7)는 리드프레임 제조시 리드(5) 내측 에지부의 하프에칭 영역에 부착되는 것이 바람직하나, 반드시 리드프레임 제조시 부착되어야 하는 것은 아니며 패키지 과정에서 부착될 수도 있다.
한편, 다이패드(2) 상에 반도체칩(1)을 부착한 다음에는 상기 반도체칩(1)의 본딩패드와 상기 리드(5)를 골드와이어 등의 전도성 연결부재(4)를 이용하여 전기적으로 연결한다.
이 때, 본 발명의 패키지는 리드(5)의 내측 에지부 바텀측에 어드헤시브 테이프(7)가 구비됨으로 인해, 리드(5)의 내측 에지부에 대한 지지력이 생겨 와이어 본딩시 핸들링이 용이하게 된다.
즉, 리드(5)의 내측 에지부 바텀측에 어드헤시브 테이프(7)가 구비됨으로 인해 와이어 본딩 불량이 방지된다.
이어, 봉지제를 이용하여 리드(5)의 랜드(3) 영역만이 노출되고 나머지 구조는 감싸지도록 봉지하여 몰드바디(6)를 형성한다.
이 때에도, 본 발명에서는 리드(5)의 내측 에지부 바텀측에 에지부를 지지할 수 있는 어드헤시브 테이프(7)가 구비됨으로 인해, 리드(5)의 내측 에지부가 처져 몰드바디(6) 외측으로 돌출되는 몰딩 불량을 방지할 수 있게 된다.
한편, 몰드바디(6)를 형성하는 몰딩공정이 완료됨에 따라 반도체칩(1)과 전도성 연결부재(4)는 외부의 영향으로부터 보호된다.
이와 같이 제조된 본 발명의 패키지는 리드(5)의 내측 및 외측 에지부 바텀측에 하프에칭 영역이 구비되어 있으므로, 리드(5)에 대한 몰드바디(6)의 지지력 및 상호간의 결합력이 향상되어 리드 들뜸이나 갭발생이 방지된다.
또한, 외측 에지부 바텀측이 하프 에칭되어 그 두께가 줄어들고, 상기 외측 에지부의 하프 에칭된 영역은 몰드바디(6)가 감싸고 있으므로 인해, 메탈 버(burr)의 발생을 방지할 수 있게 된다.
즉, 외측 에지부 바텀측이 하프 에칭되어 있지 않다면, 싱귤레이션시에 메탈 버가 발생할 가능성이 높으나, 본 발명에서는 리드(5)의 외측 에지 부분 상·하부에 양측에 봉지제가 위치하므로 인해 메탈 버의 발생이 방지되는 것이다.
그리고, 실장시의 전기적 신뢰성 향상을 위해 랜드(3) 영역에 플레이팅되는 골드등의 도금량을 줄여 플레이팅 비용을 절감할 수 있게 된다.
특히, 상기한 본 발명의 패키지는 리드(5)의 내측 에지부 바텀측에 구비된 하프에칭 영역 상에 내측 에지부를 지지하는 어드헤시브 테이프(7)가 구비됨으로 인해, 리드(5)의 내측 에지부에 대한 지지력이 생겨 와이어 본딩시 핸들링이 용이하며, 리드(5)의 내측 에지부 처짐에 의한 몰딩 불량을 방지할 수 있게 된다.
한편, 상기한 본 발명의 반도체 패키지는 리드프레임 상에서 스트립 단위로 몰딩까지 진행한 후에, 소잉 또는 펀칭하여 개별 유니트로 분리시킬 수도 있음은 물론이다.
또한, 상기에서 다이패드(2)의 상면 전체 또는 반도체칩(1) 부착영역을 하프에칭하여 와이어 루프를 완만하게 하므로써, 본딩 신뢰성을 향상시킬 수 있음도 물론이다.
이상에서와 같이, 본 발명은 기존의 반도체 패키지가 갖는 장점을 최대한 살리면서 단점은 해소한 새로운 타입의 반도체 패키지를 제공하기 위한 것이다.
즉, 본 발명의 패키지는 리드의 내측 및 외측 에지부 바텀측에 하프에칭 영역이 구비되어 있으므로, 리드에 대한 몰드바디의 지지력 및 상호간의 결합력이 향상되어 리드 들뜸이나 갭발생이 방지되며, 외측 에지부 바텀측이 하프 에칭되어 그 두께가 줄어들고 리드가 몰드바디 함몰되므로 인해, 메탈 버(burr)의 발생이 방지된다.
그리고, 실장시의 전기적 신뢰성 향상을 위해 랜드 영역에 플레이팅되는 골드등의 도금량을 줄여 플레이팅 비용을 절감할 수 있게 된다.
요컨대, 본 발명은 값싸고 신뢰성 높은 기존의 부자재(附資材)를 이용함으로써 제조 비용 측면에서는 저비용으로 제조가능하고 구조적 측면에서는 경박단소하며 방열성능이 뛰어난 신뢰성 높은 반도체 패키지의 제조를 제공할 수 있게 된다.

Claims (4)

  1. 반도체칩과,
    상기 반도체칩이 안착되는 다이패드와,
    상기 다이패드 주위에 이격되어 위치하며 내측 및 외측 에지부 바텀측에 하프에칭 영역이 구비되고 그 사이에는 랜드 영역이 구비되는 리드와,
    상기 리드의 내측 하프에칭 영역에 부착되는 어드헤시브 테이프와,
    상기 반도체칩의 본딩패드와 상기 리드를 전기적으로 연결하는 전도성 연결부재와,
    상기 리드의 랜드 영역만이 노출되도록 하고 이를 제외한 나머지 전체 구조를 감싸는 몰드바디를 포함하여서 된 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 전도성 연결부재는 골드, 알루미늄, 또는 구리중의 어느 하나이거나, 이들을 포함한 합금으로 이루어짐을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 다이패드의 상면 전체 또는 반도체칩 부착영역이 하프에칭된 것을 특징으로 하는 반도체 패키지.
  4. 내측 및 외측 에지부 바텀측에 하프에칭 영역이 구비되고 그 사이에는 랜드 영역이 구비되며 상기 내측 에지부의 하프에칭 영역에는 어드헤시브 테이프가 부착된 랜드 그리드 타입의 리드를 구비한 리드프레임의 다이패드 상에 반도체칩을 부착하는 단계와
    상기 반도체칩의 본딩패드와 상기 내측 및 외측 에지부 바텀측이 하프 에칭된 리드를 와이어등의 전도성 연결부재로 연결하는 단계와,
    상기 전도성 연결부재 및 반도체칩이 봉지되도록 몰드바디를 형성하는 단계를 포함하여서 됨을 특징으로 하는 반도체 패키지 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825797B1 (ko) * 2006-12-20 2008-04-28 삼성전자주식회사 반도체 패키지 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
KR20000009885A (ko) * 1998-07-29 2000-02-15 윤종용 볼 그리드 어레이 타입의 반도체 패키지
EP0989608A2 (en) * 1998-09-21 2000-03-29 Amkor Technology Inc. Plastic integrated circuit device package and method of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
KR20000009885A (ko) * 1998-07-29 2000-02-15 윤종용 볼 그리드 어레이 타입의 반도체 패키지
EP0989608A2 (en) * 1998-09-21 2000-03-29 Amkor Technology Inc. Plastic integrated circuit device package and method of making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825797B1 (ko) * 2006-12-20 2008-04-28 삼성전자주식회사 반도체 패키지 및 그 제조방법

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