KR102094924B1 - 관통전극을 갖는 반도체 패키지 및 그 제조방법 - Google Patents

관통전극을 갖는 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 관통전극을 갖는 반도체 패키지 및 그 제조방법에 관한 것으로, 제2 관통전극을 갖는 웨이퍼 레벨의 제2 반도체 기판의 전면 상에 제1 관통전극을 갖는 칩 레벨의 제1 반도체 기판을 포함하는 제1 반도체 칩들이 제1 몰드막으로 몰딩되어 적층된 웨이퍼 레벨 패키지를 형성하고, 제3 관통전극을 갖는 칩 레벨의 제3 반도체 기판의 전면 상에 칩 레벨의 제4 반도체 기판을 포함하는 제4 반도체 칩들이 제2 몰드막으로 몰딩되어 적층된 칩 레벨 패키지를 형성하고, 상기 웨이퍼 레벨 패키지의 제2 반도체 기판의 후면 상에 상기 칩 레벨 패키지를 복수개 적층하고, 상기 웨이퍼 레벨 패키지의 제1 몰드막과 상기 제1 반도체 칩들을 연마하여 상기 제1 관통전극들을 노출시키고, 그리고 상기 연마된 제1 반도체 칩 상에 상기 제1 관통전극들과 연결되는 외부전극들을 형성하는 것을 포함한다.

Description

관통전극을 갖는 반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES HAVING THROUGH ELECTRODES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 패키지 및 그 제조방법에 관한 것이다.
종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라 관통전극(TSV) 기술이 제안되었다. 관통전극을 반도체 패키지에 적용하기 위해선 접착제를 이용하여 웨이퍼를 캐리어를 본딩한 후 웨이퍼를 연마하고 캐리어를 디본딩하는 것이 일반적이다. 이처럼 반도체 패키지에 관통전극을 적용하기 위해선 캐리어 공정이 필요하므로 생산성 하락과 공정비용 상승과 같은 문제점이 있었다.
본 발명은 종래 기술에서의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 공정 비용을 줄이고 생산성을 향상시킬 수 있는 관통전극을 갖는 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 관통전극을 갖는 반도체 패키지 및 그 제조방법은 웨이퍼 몰딩 기술을 이용하여 캐리어가 필요하지 않은 것을 일 특징으로 한다. 본 발명은 웨이퍼 연마 전후에 캐리어의 본딩 및 디본딩 공정을 스킵할 수 있는 것을 다른 특징으로 한다. 본 발명은 웨이퍼와 유사한 열팽창계수를 갖는 수지로 몰드층을 형성하는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 제1 전면과 그 반대면인 제1 후면을 갖는 제1 반도체 기판, 그리고 상기 제1 반도체 기판을 관통하는 제1 관통전극을 포함하는 제1 반도체 칩; 제2 전면과 그 반대면인 제2 후면을 갖는 제2 반도체 기판, 그리고 상기 제2 반도체 기판을 관통하는 제2 관통전극을 포함하며, 상기 제2 전면이 상기 제1 전면을 마주보는 프런트-투-프런트 방식으로 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩; 제3 전면과 그 반대면이 제3 후면을 갖는 제3 반도체 기판, 그리고 상기 제3 반도체 기판을 관통하는 제3 관통전극을 포함하며, 상기 제3 후면이 상기 제2 후면을 마주보는 백-투-백 방식으로 상기 제2 반도체 칩 상에 적층된 제3 반도체 칩; 그리고 제4 전면과 그 반대면인 제4 후면을 갖는 제4 반도체 기판을 포함하며, 상기 제4 전면이 상기 제3 전면을 마주보는 프런트-투-프런트 방식으로 상기 제3 반도체 칩 상에 적층된 제4 반도체 칩을 포함하는 것을 특징으로 한다.
본 실시예의 패키지에 있어서, 상기 제1 내지 제4 반도체 칩들을 몰딩하는 몰드막을 더 포함할 수 있다. 상기 몰드막은: 상기 제2 반도체 기판의 제2 전면 상에 제공되어 상기 제1 반도체 칩의 제1 후면을 노출시키는 상태로 상기 제1 반도체 칩을 둘러싸는 제1 몰드막; 상기 제3 반도체 기판의 제3 전면 상에 제공되어 상기 제4 반도체 칩을 둘러싸는 제2 몰드막; 그리고 상기 제2 반도체 기판의 제2 후면 상에 제공되어 상기 제3 반도체 칩을 둘러싸며 그리고 상기 제3 몰드막으로 둘러싸인 상기 제4 반도체 칩을 더 둘러싸는 제3 몰드막을 포함할 수 있다. 상기 제2 반도체 칩의 측면은 상기 몰드막으로 몰딩되지 아니하고 노출될 수 있다.
본 실시예의 패키지에 있어서, 상기 제1 내지 제4 반도체 칩들은 각각의 전면 상에 제공된 집적회로층을 각각 포함하고, 상기 제1 반도체 칩의 제1 집적회로층은 상기 제2 반도체 칩의 제2 집적회로층을 마주보고, 그리고 상기 제3 반도체 칩의 제3 집적회로층은 상기 제4 반도체 칩의 제4 집적회로층을 마주볼 수 있다.
본 실시예의 패키지에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 제공되어 상기 제1 및 2 반도체 칩들을 전기적으로 연결하는 제1 연결전극; 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 제공되어 상기 제2 및 제3 반도체 칩들을 전기적으로 연결하는, 상기 제3 반도체 칩의 제3 후면 상에 제공되어 상기 제3 관통전극과 연결된 후면전극; 그리고 상기 제3 반도체 칩과 상기 제4 반도체 칩 사이에 제공되어 상기 제3 및 4 반도체 칩들을 전기적으로 연결하는 제2 연결전극을 더 포함할 수 있다.
본 실시예의 패키지에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 기판의 제1 후면 상에 제공되어 상기 제1 관통전극과 전기적으로 연결되는 외부전극을 더 포함할 수 있다.
본 실시예의 패키지에 있어서, 상기 제1 내지 제4 반도체 칩들이 실장되는 전면과 그 반대면인 후면을 갖는 패키지 기판; 그리고 상기 패키지 기판의 전면 상에 제공되어 상기 제1 내지 제4 반도체 칩들을 둘러싸는 외부 몰드막을 더 포함하며, 상기 패키지 기판은 상기 제1 반도체 칩의 외부전극과 전기적으로 연결될 수 있다.
본 실시예의 패키지에 있어서, 상기 제1 내지 제4 반도체 칩들을 몰딩하는 몰드막을 더 포함할 수 있다. 상기 몰드막은: 상기 제2 반도체 기판의 제2 전면 상에 제공되어 상기 제1 반도체 칩의 제1 후면을 노출시키는 상태로 상기 제1 반도체 칩을 둘러싸는 제1 몰드막; 상기 제3 반도체 기판의 제3 전면 상에 제공되어 상기 제4 반도체 칩을 둘러싸는 제2 몰드막; 그리고 상기 제2 반도체 기판의 제2 후면 상에 제공되어 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이에 채워진 제3 몰드막을 포함할 수 있다. 상기 제2 및 제3 반도체 칩의 측면들은 상기 몰드막으로 몰딩되지 아니하고 노출될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은: 제2 관통전극을 갖는 웨이퍼 레벨의 제2 반도체 기판의 전면 상에 제1 관통전극을 갖는 칩 레벨의 제1 반도체 기판을 포함하는 제1 반도체 칩들이 제1 몰드막으로 몰딩되어 적층된 웨이퍼 레벨 패키지를 형성하고; 제3 관통전극을 갖는 칩 레벨의 제3 반도체 기판의 전면 상에 칩 레벨의 제4 반도체 기판을 포함하는 제4 반도체 칩들이 제2 몰드막으로 몰딩되어 적층된 칩 레벨 패키지를 형성하고; 상기 웨이퍼 레벨 패키지의 제2 반도체 기판의 후면 상에 상기 칩 레벨 패키지를 복수개 적층하고; 상기 웨이퍼 레벨 패키지의 제1 몰드막과 상기 제1 반도체 칩들을 연마하여 상기 제1 관통전극들을 노출시키고; 그리고 상기 연마된 제1 반도체 칩 상에 상기 제1 관통전극들과 연결되는 외부전극들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 웨이퍼 레벨 패키지를 형성하는 것은: 상기 제1 반도체 칩들을 상기 제2 반도체 기판의 전면 상에 적층하고; 상기 제2 반도체 기판의 전면 상에 상기 제1 반도체 칩들을 몰딩하는 상기 제1 몰드막을 형성하고; 상기 제2 반도체 기판의 후면을 연마하여 상기 제2 관통전극을 노출시키고; 그리고 상기 제2 반도체 기판의 후면 상에 상기 제2 관통전극과 연결되는 후면전극을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 웨이퍼 레벨 패키지는: 상기 제1 반도체 기판의 전면 상에 제공되어 상기 제1 관통전극과 전기적으로 연결되는 제1 집적회로층; 그리고 상기 제2 반도체 기판의 전면 상에 제공되어 상기 제2 관통전극과 전기적으로 연결되는 제2 집적회로층을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 웨이퍼 레벨 패키지를 형성하는 것은: 상기 제2 반도체 기판의 전면 상에 상기 제1 반도체 칩들을 적층하기 이전에, 상기 제2 반도체 기판의 전면 상에 관통전극을 갖는 칩 레벨의 반도체 기판을 포함하는 부가적인 반도체 칩들을 적층하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 칩 레벨 패키지를 형성하는 것은: 상기 제4 반도체 칩들을 웨이퍼 레벨의 반도체 기판의 전면 상에 적층하고; 상기 웨이퍼 레벨의 반도체 기판의 전면 상에 상기 제4 반도체 칩들을 몰딩하는 제3 몰드막을 형성하고; 상기 웨이퍼 레벨의 반도체 기판의 후면을 연마하여 상기 제3 관통전극을 노출시키고; 상기 웨이퍼 레벨의 반도체 기판의 후면 상에 상기 제3 관통전극과 연결되는 후면전극을 형성하고; 그리고 상기 제4 반도체 칩들이 분리되도록 상기 웨이퍼 레벨의 반도체 기판을 쏘잉하여 상기 칩 레벨의 제3 반도체 기판을 포함하는 제3 반도체 칩을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 칩 레벨 패키지를 형성하는 것은: 상기 제4 반도체 칩들을 웨이퍼 레벨의 반도체 기판의 전면 상에 적층하기 이전에, 상기 웨이퍼 레벨의 반도체 기판의 전면 상에 관통전극을 갖는 칩 레벨의 반도체 기판을 포함하는 반도체 칩들을 적층하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제4 반도체 칩은 상기 제3 반도체 칩 상에 상기 제3 반도체 칩의 전면이 상기 제4 반도체 칩의 전면을 마주보는 프런트-투-프런트 구조로 적층될 수 있다.
본 실시예의 방법에 있어서, 상기 칩 레벨 패키지는: 상기 제3 반도체 기판의 전면 상에 제공되어 상기 제3 관통전극과 전기적으로 연결된 제3 집적회로층; 그리고 상기 제4 반도체 기판의 전면 상에 제공되어 상기 후면전극과 전기적으로 연결되는 제4 집적회로층을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제3 몰드막은 상기 제2 몰드막으로 둘러싸여, 상기 제4 반도체 칩은 상기 제2 및 제3 몰드막들로 이중 몰딩될 수 있다.
본 실시예의 방법에 있어서, 상기 외부전극을 형성한 이후에 혹은 이전에, 상기 칩 레벨 패키지들이 분리되도록 상기 웨이퍼 레벨 패키지를 쏘잉하여, 상기 웨이퍼 레벨에서 칩 레벨로 분리된 제2 반도체 기판을 포함하는 제2 반도체 칩을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 상기 제2 반도체 기판의 전면이 상기 제1 반도체 기판의 전면을 마주보는 프런트-투-프런트 방식으로 적층될 수 있다.
본 실시예의 방법에 있어서, 상기 제2 반도체 칩의 측면은 상기 제1 및 제2 몰드막들로 몰딩되지 아니하고 노출될 수 있다.
본 실시예의 방법에 있어서, 상기 제1 및 제2 반도체 칩들 그리고 상기 칩 레벨 패키지를 패키지 기판 상에 실장하고 몰딩하는 것을 더 포함할 수 있다.
본 발명에 의하면, 본 발명에 의하면, 웨이퍼를 연마하는데 있어서 필요한 캐리어의 본딩 및 디본딩 공정이 필요없어 생산성을 향상시키고 공정 비용을 감축할 수 있는 효과가 있다. 웨이퍼와 유사한 열팽창계수를 갖는 몰드층을 웨이퍼 상에 형성하므로써 웨이퍼의 휨 현상을 없애거나 줄일 수 있어 공정 불량을 억제할 수 있는 효과가 있다. 아울러, 본 발명은 관통전극의 형성을 위한 비아 퍼스트, 비아 미들, 및 비아 라스트 공정 중 어떤 스킴과도 호환성이 있다.
도 1a 내지 1m은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1n은 도 1l의 변형예를 도시한 단면도이다.
도 1o는 도 1m의 변형예를 도시한 단면도이다.
도 2a 내지 2i는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3a 내지 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다.
도 4b는 본 발명의 실시예들에 따른 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1m은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1n은 도 1l의 변형예를 도시한 단면도이고, 도 1o는 도 1m의 변형예를 도시한 단면도이다.
도 1a를 참조하면, 복수개의 제1 반도체 칩들(100)을 칩-온-웨이퍼(COW) 방식으로 제2 반도체 칩(200) 상에 적층할 수 있다. 예컨대, 제1 반도체 칩들(100)을 제2 반도체 칩(200)의 제2 반도체 기판(201) 상에 적층하여 상기 칩-온-웨이퍼 구조를 구현할 수 있다.
제1 반도체 칩(100)은 전면(101a)과 후면(101b)을 갖는 제1 반도체 기판(101), 제1 반도체 기판(101)의 전면(101a) 상에 제공된 제1 집적회로층(103), 그리고 제1 집적회로층(103)과 전기적으로 연결되며 제1 반도체 기판(101)의 일부를 수직 관통하는 하나 혹은 그 이상의 제1 관통전극들(121)을 포함할 수 있다. 제1 반도체 기판(101)은 실리콘과 같은 반도체로 이루어진 칩 레벨의 반도체 기판일 수 있다. 제1 집적회로층(103)은 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 제1 관통전극(121)은 비아 퍼스트(Via First) 혹은 비아 미들(Via Middle) 방식으로 형성되어 제1 반도체 기판(101)에 제공되어 있을 수 있다.
제2 반도체 칩(200)은 전면(201a)과 후면(201b)을 갖는 제2 반도체 기판(201), 제2 반도체 기판(201)의 전면(201a) 상에 제공된 제2 집적회로층(203), 그리고 제2 반도체 기판(201)의 일부를 수직 관통하여 제2 집적회로층(203)과 전기적으로 연결된 하나 혹은 그 이상의 제2 관통전극들(221)을 포함할 수 있다. 제2 반도체 기판(201)은 실리콘과 같은 반도체로 이루어진 웨이퍼 레벨의 반도체 기판일 수 있다. 제2 집적회로층(203)은 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 제2 관통전극(221)은 비아 퍼스트(Via First) 혹은 비아 미들(Via Middle) 방식으로 형성되어 제2 반도체 기판(201)에 제공되어 있을 수 있다.
제1 반도체 칩들(100)은 제2 반도체 칩(200) 상에 프런트-투-프런트(front-to-front) 방식으로 적층되어 제2 반도체 칩(200)과 전기적으로 연결될 수 있다. 이를테면, 제1 반도체 칩들(100)은 제2 반도체 칩(200) 상에 플립칩 본딩되어 제1 반도체 기판(101)의 전면(101a)과 제2 반도체 기판(201)의 전면(201a)이 서로 마주볼 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 제1 집적회로층(103)과 제2 집적회로층(203)을 전기적으로 연결하는 가령 솔더볼 형태의 제1 연결전극들(123)이 제공될 수 있다.
도 1b를 참조하면, 제2 반도체 칩(200) 상에 제1 몰드막(601)을 형성하고, 제2 반도체 칩(200)을 박형화할 수 있다. 일례로, 제2 반도체 기판(201)의 전면(201a) 상에 제1 반도체 칩들(100)을 덮는 제1 몰드막(601)을 형성하고, 제2 반도체 기판(201)의 후면(201b)을 연마할 수 있다.
제1 몰드막(601)은 제2 반도체 칩(200)의 후면 연마시 제2 반도체 기판(201)이 휘어지는 것을 억제할 수 있는 임의의 두께를 가질 수 있다. 제1 몰드막(601)은 절연체, 가령 에폭시 수지와 같은 고분자 물질을 포함할 수 있다. 제1 몰드막(601)은, 대략 3ppm/℃의 열팽창계수(CTE)를 갖는 실리콘과 유사하게, 에폭시 수지에 실리카가 혼합된(예: 약 80wt%의 실리카 함량) 약 5~7ppm/℃의 CTE를 갖는 에폭시 필러 복합체를 포함할 수 있다. 이처럼 제2 반도체 기판(201)의 CTE와 유사한 CTE를 갖는 제1 몰드막(601)을 형성하므로써 제2 반도체 기판(201)의 휨 현상이 없어지거나 줄어들 수 있다.
제1 몰드막(601)이 제2 반도체 칩(200)을 지지하는 상태에서, 그라인더(90)로써 제2 반도체 기판(201)의 후면(201b)을 연마하므로써 제2 반도체 칩(200)이 박형화될 수 있다. 상기 제2 반도체 칩(200)의 후면 연마에 의해 제2 반도체 기판(201)의 두께가 축소되어 제2 관통전극들(221)을 노출시키는 리세스된 후면(201c)이 드러날 수 있다. 제1 몰드막(601)은 후면 연마 공정에서 캐리어 역할을 할 수 있다. 따라서, 캐리어의 본딩 및 디본딩 공정을 스킵할 수 있다.
도 1c를 참조하면, 제2 반도체 기판(201)의 후면(201c) 상에 제2 관통전극들(221)과 전기적으로 연결되는 가령 패드 형태의 후면전극들(223)을 형성할 수 있다. 상기 일련의 공정들을 통해 제1 몰드막(601)으로 몰딩된 복수개의 제1 반도체 칩들(100)이 웨이퍼 레벨의 제2 반도체 칩(200) 상에 칩-온-웨이퍼(COW) 방식으로 적층된, 2H 적층 마이크로 필라 그리드 어레이(2 Height Stacked Micro Pillar Grid Array) 형태의 제1 웨이퍼 레벨 패키지(1)가 제조될 수 있다.
도 1d를 참조하면, 복수개의 제4 반도체 칩들(400)을 칩-온-웨이퍼(COW) 방식으로 제3 반도체 칩(200) 상에 적층할 수 있다. 예컨대, 제4 반도체 칩들(400)을 제3 반도체 칩(300)의 제3 반도체 기판(301) 상에 적층하여 상기 칩-온-웨이퍼 구조를 구현할 수 있다.
제3 반도체 칩(100)은 전면(301a)과 후면(301b)을 갖는 제3 반도체 기판(301), 제3 반도체 기판(301)의 전면(301a) 상에 제공된 제3 집적회로층(303), 그리고 제3 집적회로층(303)과 전기적으로 연결되며 제3 반도체 기판(301)의 일부를 수직 관통하는 하나 혹은 그 이상의 제3 관통전극들(321)을 포함할 수 있다. 제3 반도체 기판(301)은 실리콘과 같은 반도체로 이루어진 웨이퍼 레벨의 반도체 기판일 수 있다. 제3 집적회로층(303)은 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 제3 관통전극(321)은 비아 퍼스트(Via First) 혹은 비아 미들(Via Middle) 방식으로 형성되어 제3 반도체 기판(301)에 제공되어 있을 수 있다.
제4 반도체 칩(400)은 전면(401a)과 후면(401b)을 갖는 제4 반도체 기판(401), 그리고 제4 반도체 기판(401)의 전면(401a) 상에 제공된 제4 집적회로층(403)을 포함할 수 있다. 제4 반도체 칩(400)은 관통전극을 포함하지 않을 수 있다. 제4 반도체 기판(401)은 실리콘과 같은 반도체로 이루어진 칩 레벨의 반도체 기판일 수 있다. 제4 집적회로층(403)은 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다.
제4 반도체 칩들(400)은 제3 반도체 칩(300) 상에 프런트-투-프런트(front-to-front) 방식으로 적층되어 제3 반도체 칩(300)과 전기적으로 연결될 수 있다. 이를테면, 제4 반도체 칩들(400)은 제3 반도체 칩(300) 상에 플립칩 본딩되어 제3 반도체 기판(301)의 전면(301a)과 제4 반도체 기판(401)의 전면(401a)이 서로 마주볼 수 있다. 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에 제3 집적회로층(303)과 제4 집적회로층(403)을 전기적으로 연결하는 가령 솔더볼 형태의 제2 연결전극들(423)이 제공될 수 있다.
도 1e를 참조하면, 제3 반도체 칩(300) 상에 제2 몰드막(602)을 형성하고, 제3 반도체 칩(300)을 박형화할 수 있다. 일례로, 제3 반도체 기판(301)의 전면(301a) 상에 제4 반도체 칩들(400)을 덮는 제2 몰드막(602)을 형성하고, 제3 반도체 기판(301)의 후면(301b)을 연마할 수 있다.
제2 몰드막(602)은 제3 반도체 칩(300)의 후면 연마시 제3 반도체 기판(301)이 휘어지는 것을 억제할 수 있는 임의의 두께를 가질 수 있다. 제2 몰드막(602)은 제1 몰드막(601)과 동일하거나 유사한 물질, 가령 에폭시 수지에 실리카가 혼합된(예: 약 80wt%의 실리카 함량) 약 5~7ppm/℃의 CTE를 갖는 에폭시 필러 복합체를 포함할 수 있다. 제3 반도체 기판(301)의 CTE와 유사한 CTE를 갖는 제2 몰드막(602)을 형성하므로써 제3 반도체 기판(301)의 휨 현상이 없어지거나 줄어들 수 있다.
제2 몰드막(602)이 제3 반도체 칩(300)을 지지하는 상태에서, 그라인더(90)로써 제3 반도체 기판(301)의 후면(301b)을 연마하므로써 제3 반도체 칩(300)이 박형화될 수 있다. 상기 제3 반도체 칩(300)의 후면 연마에 의해 제3 반도체 기판(301)의 두께가 축소되어 제3 관통전극들(321)을 노출시키는 리세스된 후면(301c)이 드러날 수 있다. 제2 몰드막(602)은 후면 연마 공정에서 캐리어 역할을 할 수 있어서 캐리어의 본딩 및 디본딩 공정을 스킵할 수 있다.
도 1f를 참조하면, 제3 반도체 기판(301)의 후면(301c) 상에 제3 관통전극들(321)과 전기적으로 연결되는 가령 솔더볼 형태의 후면전극들(323)을 형성할 수 있다. 상기 일련의 공정들을 통해 제2 몰드막(602)으로 몰딩된 복수개의 제4 반도체 칩들(400)이 웨이퍼 레벨의 제3 반도체 칩(300) 상에 칩-온-웨이퍼(COW) 방식으로 적층된, 2H 적층 마이크로 필라 그리드 어레이(2 Height Stacked Micro Pillar Grid Array) 형태의 제2 웨이퍼 레벨 패키지(2)가 제조될 수 있다.
도 1g를 참조하면, 제2 웨이퍼 레벨 패키지(2)를 쏘잉할 수 있다. 예컨대, 블레이드(95) 혹은 레이저로써 인접한 제4 반도체 칩들(400) 사이의 제2 몰드막(602)과 제3 반도체 칩(300)을 분리할 수 있다.
도 1h를 참조하면, 전술한 쏘잉 공정에 의해 제2 몰드막(602)으로 몰딩된 제4 반도체 칩(400)이 칩 레벨로 분리된 제3 반도체 칩(300) 상에 적층된, 2H 적층 마이크로 필라 그리드 어레이(2 Height Stacked Micro Pillar Grid Array) 형태의 칩 레벨의 적층 패키지(3)가 제조될 수 있다.
도 1i를 참조하면, 복수개의 적층 패키지들(3)을 칩-온-웨이퍼(COW) 방식으로 제1 웨이퍼 레벨 패키지(1) 상에 적층하고 몰딩할 수 있다. 예컨대, 제1 웨이퍼 레벨 패키지(1)를 뒤집어 제2 반도체 기판(201)의 후면(201c)이 위를 향하게 하고, 적층 패키지들(3)을 제2 반도체 기판(201)의 후면(201c) 상에 적층하고, 그리고 제2 반도체 기판(201)의 후면(201c) 상에 적층 패키지들(3)을 몰딩하는 제3 몰드막(603)을 형성할 수 있다. 이로써, 제1 웨이퍼 레벨 패키지(1) 상에 적층 패키지들(3)이 적층된 패키지 스택(4)이 형성될 수 있다.
제3 반도체 칩들(300)이 제2 반도체 칩(200) 상에 백-투-백(back-to-back) 방식으로 적층되어 제3 반도체 기판(301)의 후면(301c)과 제2 반도체 기판(201)의 후면(201c)이 서로 마주볼 수 있다. 제3 반도체 칩(300)의 후면전극들(323)과 제2 반도체 칩(200)의 후면전극들(223)을 매개로 제3 관통전극들(321)이 제2 관통전극들(221)과 연결되고, 이에 따라 적층 패키지들(3)이 제1 웨이퍼 레벨 패키지(1)와 전기적으로 연결될 수 있다. 제3 몰드막(603)은 제1 몰드막(601) 및/또는 제2 몰드막(602)과 동일하거나 유사한 물질로 형성할 수 있다.
도 1j를 참조하면, 패키지 스택(4)의 후면을 연마할 수 있다. 가령, 제3 몰드막(603)이 제1 웨이퍼 레벨 패키지(1)를 지지하는 상태에서, 그라인더(90)로써 제1 몰드막(601)과 제1 반도체 기판(101)을 연마하여 제1 반도체 칩들(100)을 박형화할 수 있다. 상기 연마에 의해 제1 반도체 기판(101)의 두께가 축소되어 제1 관통전극들(121)을 노출시키는 제1 반도체 기판(101)의 리세스된 후면(101c)이 드러날 수 있다. 제1 몰드막(601)은 상기 연마에 의해 제1 반도체 기판(101)의 후면(101c)을 노출시키는 형태로 변형될 수 있다.
도 1k를 참조하면, 제1 반도체 칩들(100) 상에 외부전극들(125)을 형성하고 패키지 스택(4)을 쏘잉할 수 있다. 일례로, 제1 반도체 기판(101)의 후면(101c) 상에 제1 관통전극들(121)과 전기적으로 연결되는 가령 솔더볼 형태의 외부전극들(125)을 형성할 수 있다. 외부전극들(125)을 형성한 이후 혹은 그 이전에 블레이드(95) 혹은 레이저로써 제3 몰드막(603), 제2 반도체 칩(200) 및 제1 몰드막(601)을 분리할 수 있다.
도 1l을 참조하면, 패키지 스택(4)의 쏘잉에 의해 4H 적층 마이크로 필라 그리드 어레이(4 Height Stacked Micro Pillar Grid Array) 형태의 반도체 패키지(5)가 제조될 수 있다. 반도체 패키지(5)는 쏘잉에 의해 칩 레벨로 분리된 제2 반도체 칩(200) 상에 적층된 적층 패키지(3)를 포함할 수 있다.
일례로, 반도체 패키지(5)는 제1 반도체 기판(101)의 전면(101a)이 위를 향하며 제1 관통전극들(121)을 갖는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 프런트-투-프런트(front-to-front) 방식으로 적층되고 제2 관통전극들(221)을 갖는 제2 반도체 칩(200), 제2 반도체 칩(200) 상에 백-투-백(back-to-back) 방식으로 적층되고 제3 관통전극들(321)을 갖는 제3 반도체 칩(300), 그리고 제3 반도체 칩(300) 상에 프런트-투-프런트(front-to-front) 방식으로 적층된 제4 반도체 칩(400)을 포함할 수 있다.
제1 연결전극들(123)을 매개로 제1 관통전극들(121)과 제2 관통전극들(221)이 연결되므로써 제1 반도체 칩(100)과 제2 반도체 칩(200)이 전기적으로 연결될 수 있다. 유사하게, 후면전극들(323)을 매개로 제2 관통전극들(221)과 제3 관통전극들(321)이 연결되므로써 제2 반도체 칩(200)과 제3 반도체 칩(300)이 전기적으로 연결될 수 있다. 제3 반도체 칩(300)과 제4 반도체 칩(400)은 제2 연결단자들(423)이 제3 관통전극들(321)과 연결되므로써 서로 전기적으로 연결될 수 있다.
제1 반도체 칩(100)은 제1 반도체 기판(101)의 후면(101c)을 노출시키는 제1 몰드막(601)으로 몰딩될 수 있다. 제2 반도체 칩(200)은 제1 몰드막(601)과 제3 몰드막(603)으로 몰딩되되 그 측면(200s)이 노출될 수 있다. 제3 반도체 칩(300) 상에 제4 반도체 칩(400)이 적층되고 제2 몰드막(602)으로 몰딩된 적층 패키지(3)는 제3 몰드막(603)으로 몰딩될 수 있다. 따라서, 제3 반도체 칩(300)은 제2 몰드막(602) 및 제3 몰드막(603)으로 둘러싸여 몰딩될 수 있고, 제4 반도체 칩(400)은 제2 몰드막(602) 및 제3 몰드막(603)으로 둘러싸여 2중 몰딩될 수 있다. 다른 예로, 제3 몰드막(603)이 적층 패키지(3)의 상면 및 하면을 몰딩하므로써 적층 패키지(3)의 측면(3s)이 노출될 수 있다.
제1 반도체 기판(101)의 후면(101c)으로부터 돌출된 외부전극들(125)이 전기적 장치(예: 반도체 칩, 반도체 패키지, 인쇄회로기판, 모듈 기판)와 연결되므로써, 반도체 패키지(5)가 그 전기적 장치와 전기적으로 연결될 수 있다.
다른 예로서, 도 1n에 도시된 바와 같이, 6H 적층 마이크로 필라 그리드 어레이(6 Height Stacked Micro Pillar Grid Array) 형태의 반도체 패키지(5c)가 제조될 수 있다. 예컨대, 제1 반도체 칩(100: 이하, 제1 하부 반도체 칩)과 제2 반도체 칩(200) 사이에 제1 하부 반도체 칩(100)과 동일하거나 유사한 구조를 갖는 제1 상부 반도체 칩(100a)이 더 포함되고, 제3 반도체 칩(300)과 제4 반도체 칩(400: 이하, 제4 상부 반도체 칩) 사이에 제4 상부 반도체 칩(400)과 동일하거나 유사한 구조를 갖는 제4 하부 반도체 칩(400a)이 더 포함된 반도체 패키지(5c)가 제조될 수 있다.
제1 상부 반도체 칩(100a)은 제1 하부 반도체 칩(100) 및 제2 반도체 칩(200)과 전기적으로 연결되는 관통전극들(121a)과 연결전극들(123a)을 갖는 반도체 기판(111a)을 포함할 수 있다. 제1 상부 반도체 칩(100a)은, 도 1c의 제1 웨이퍼 레벨 패키지(1)를 제조할 때 제1 하부 반도체 칩(100)이 적층되기 이전에, 제2 반도체 칩(200) 상에 칩-온-웨이퍼(COW) 방식으로 적층되고 제1 몰드막(601)으로 몰딩되므로써 형성될 수 있다. 제1 상부 반도체 칩(100a)은 제1 하부 반도체 칩(100)과는 백-투-프런트(back-to-front) 구조를 이루며 제2 반도체 칩(200)과는 프런트-투-프런트(front-to-front) 구조를 이룰 수 있다.
제4 하부 반도체 칩(400a)은 제3 반도체 칩(300) 및 제4 상부 반도체 칩(400)과 전기적으로 연결되는 관통전극들(421a)과 연결전극들(423a)을 갖는 반도체 기판(411a)을 포함할 수 있다. 제4 하부 반도체 칩(400a)은, 도 1f의 제2 웨이퍼 레벨 패키지(2)를 제조할 때 제4 상부 반도체 칩(400)이 적층되기 이전에, 제3 반도체 칩(300) 상에 칩-온-웨이퍼(COW) 방식으로 적층되고 제2 몰드막(602)으로 몰딩되므로써 형성될 수 있다. 제4 하부 반도체 칩(400a)은 제3 반도체 칩(300)과는 백-투-프런트(back-to-front) 구조를 이루며 제4 상부 반도체 칩(400)과는 프런트-투-프런트(front-to-front) 구조를 이룰 수 있다.
도 1m을 참조하면, 반도체 패키지(5)를 패키지 기판(80) 상에 실장하여 반도체 패키지(6)를 제조할 수 있다. 일례로, 인쇄회로기판과 같은 패키지 기판(80)의 전면(80a) 상에 반도체 패키지(5)를 실장하고 반도체 패키지(5)를 덮는 외부 몰드막(83)을 형성하여 반도체 패키지(6)를 제조할 수 있다. 패키지 기판(80)의 후면(80b)에 솔더볼(85)을 부착할 수 있다. 반도체 패키지(5)는 외부전극들(125)을 매개로 패키지 기판(80)과 전기적으로 연결되고 솔더볼(85)을 통해 전기적 장치(예: 반도체 칩, 반도체 패키지, 모듈 기판)와 전기적으로 연결될 수 있다.
다른 예로, 도 1o에 도시된 바와 같이, 도 1n의 반도체 패키지(5c)를 인쇄회로기판과 같은 패키지 기판(80)에 실장하고 외부 몰드막(83)을 형성하여 반도체 패키지(6c)를 제조할 수 있다.
<실시예 2>
도 2a 내지 2i는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하에선 실시예 1과 상이한 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략한다.
도 2a를 참조하면, 복수개의 제1 반도체 칩들(100)을 칩-온-웨이퍼(COW) 방식으로 제2 반도체 칩(200)의 제2 반도체 기판(201)의 전면(201a) 상에 플립칩 본딩할 수 있다. 제1 반도체 칩들(100)은 제2 반도체 칩(200) 상에 프런트-투-프런트(front-to-front) 방식으로 적층되고 제1 연결전극들(123)을 매개로 제2 반도체 칩(200)과 전기적으로 연결될 수 있다. 제1 반도체 칩(100)은 칩 레벨의 제1 반도체 기판(101)의 전면(101a) 상에 형성된 제1 집적회로층(103)을 포함할 수 있다. 제2 반도체 칩(200)은 웨이퍼 레벨의 제2 반도체 기판(201)의 전면(201a) 상에 형성된 제2 집적회로층(203)을 포함할 수 있다.
도 2b를 참조하면, 제2 반도체 기판(201)의 전면(201a) 상에 제1 반도체 칩들(100)을 덮는 제1 몰드막(601)을 형성할 수 있다. 그런다음, 제1 몰드막(601)이 제2 반도체 칩(200)을 지지하는 상태에서 그라인더(90)로써 제2 반도체 기판(201)의 후면(201b)을 연마할 수 있다. 상기 후면 연마에 의해 제2 반도체 기판(201)의 두께가 축소되고 리세스된 후면(201c)이 드러날 수 있다.
도 2c를 참조하면, 제2 반도체 기판(201)을 관통하여 제2 집적회로층(203)과 전기적으로 연결되는 제2 관통전극들(221)을 형성할 수 있다. 예컨대, 제2 반도체 기판(201)의 후면(201c)을 드라이 에칭하거나 드릴링하여 수직 홀(220)을 형성하고, 수직 홀(220)을 텅스텐이나 구리 등과 같은 전도체를 전기도금하거나 증착하여 제2 관통전극(221)을 형성할 수 있다.
제2 반도체 기판(201)의 후면(201c) 상에 제2 관통전극(221)과 연결되는 패드 형태의 후면전극(223)를 더 형성할 수 있다. 일례로, 제2 관통전극(221)과 후면전극(223)를 동시에 도금하거나 증착하여 일체화된 하나의 구조로 형성할 수 있다. 다른 예로, 제2 관통전극(221)을 형성한 이후에 별개의 공정으로 후면전극(223)을 형성할 수 있다.
상기 일련의 공정을 통해 비아 라스트(Via Last) 공정으로 형성된 제2 관통전극들(221)을 갖는 웨이퍼 레벨의 제2 반도체 칩(200) 상에 칩-온-웨이퍼(COW) 방식으로 제1 반도체 칩들(100)이 적층된, 2H 적층 마이크로 필라 그리드 어레이(2 Height Stacked Micro Pillar Grid Array) 형태의 제1 웨이퍼 레벨 패키지(1a)가 제조될 수 있다.
도 2d를 참조하면, 복수개의 제4 반도체 칩들(400)을 칩-온-웨이퍼(COW) 방식으로 제3 반도체 칩(300)의 제3 반도체 기판(301)의 전면(301a) 상에 플립칩 본딩할 수 있다. 제4 반도체 칩들(400)은 제3 반도체 칩(300) 상에 프런트-투-프런트(front-to-front) 방식으로 적층되고 제2 연결전극들(423)을 매개로 제3 반도체 칩(300)과 전기적으로 연결될 수 있다. 제3 반도체 칩(300)은 웨이퍼 레벨의 제3 반도체 기판(301)의 전면(301a) 상에 형성된 제3 집적회로층(303)을 포함할 수 있다. 제4 반도체 칩(400)은 칩 레벨의 제4 반도체 기판(401)의 전면(401a) 상에 형성된 제4 집적회로층(403)을 포함할 수 있다.
도 2e를 참조하면, 제3 반도체 기판(301)의 전면(301a) 상에 제4 반도체 칩들(400)을 덮는 제2 몰드막(602)을 형성할 수 있다. 그런다음, 제2 몰드막(602)이 제3 반도체 칩(300)을 지지하는 상태에서 그라인더(90)로써 제3 반도체 기판(301)의 후면(301b)을 연마할 수 있다. 상기 후면 연마에 의해 제3 반도체 기판(301)의 두께가 축소되고 리세스된 후면(301c)이 드러날 수 있다.
도 2f를 참조하면, 제3 반도체 기판(301)을 관통하여 제3 집적회로층(303)과 전기적으로 연결되는 제3 관통전극들(321)을 형성할 수 있다. 예컨대, 제3 반도체 기판(301)의 후면(301c)을 드라이 에칭하거나 드릴링하여 수직 홀(320)을 형성하고, 수직 홀(320)을 텅스텐이나 구리 등과 같은 전도체를 전기도금하거나 증착하여 제3 관통전극(321)을 형성할 수 있다. 제3 반도체 기판(301)의 후면(301c) 상에 제3 관통전극(321)과 연결되는 솔더볼 형태의 후면전극(323)을 더 형성할 수 있다.
상기 일련의 공정을 통해 비아 라스트(Via Last) 공정으로 형성된 제3 관통전극들(321)을 갖는 웨이퍼 레벨의 제3 반도체 칩(300) 상에 칩-온-웨이퍼(COW) 방식으로 제4 반도체 칩들(400)이 적층된, 2H 적층 마이크로 필라 그리드 어레이(2 Height Stacked Micro Pillar Grid Array) 형태의 제2 웨이퍼 레벨 패키지(2a)가 제조될 수 있다.
도 2g를 참조하면, 제2 웨이퍼 레벨 패키지(2a)를 쏘잉하여 형성된 복수개의 적층 패키지들(3a)을 칩-온-웨이퍼(COW) 방식으로 제1 웨이퍼 레벨 패키지(1a) 상에 적층하고 몰딩할 수 있다. 예컨대, 적층 패키지들(3a)을 제2 반도체 기판(201)의 후면(201c) 상에 적층한 후 제2 반도체 기판(201)의 후면(201c) 상에 적층 패키지들(3a)을 몰딩하는 제3 몰드막(603)을 형성할 수 있다. 이에 따라, 제1 웨이퍼 레벨 패키지(1a) 상에 적층 패키지들(2a)이 적층된 패키지 스택(4a)이 형성될 수 있다.
도 2h를 참조하면, 제3 몰드막(603)이 제1 웨이퍼 레벨 패키지(1a)를 지지하는 상태에서, 그라인더(90)로써 제1 몰드막(601)과 제1 반도체 기판(101)의 후면(101b)을 연마하여 제1 반도체 칩들(100)을 박형화할 수 있다. 상기 후면 연마에 의해 제1 반도체 기판(101)의 두께가 축소되어 제1 관통전극들(121)을 노출시키는 제1 반도체 기판(101)의 리세스된 후면(101c)이 드러날 수 있다.
도 2i를 참조하면, 비아 라스트(Via Last) 공정으로 제1 반도체 기판(101)을 관통하여 제1 집적회로층(103)과 전기적으로 연결되는 제1 관통전극들(121)을 형성할 수 있다. 예컨대, 제1 반도체 기판(101)의 후면(101c)을 드라이 에칭하거나 드릴링하여 수직 홀(120)을 형성하고, 수직 홀(120)을 텅스텐이나 구리 등과 같은 전도체를 전기도금하거나 증착하여 제1 관통전극(121)을 형성할 수 있다. 제1 반도체 기판(101)의 후면(101c) 상에 제1 관통전극(121)과 연결되는 솔더볼 형태의 외부전극(125)을 더 형성할 수 있다. 이어서, 패키지 스택(4a)을 도 1k에서 설명한 바와 동일하거나 유사한 공정으로 쏘잉하여 도 1l의 반도체 패키지(5)를 제조할 수 있다. 패키지 스택(4a)의 쏘잉에 의해 형성된 반도체 패키지(5)를 도 1m에서와 같이 패키지 기판(80) 상에 실장하여 반도체 패키지(6)를 제조할 수 있다.
<제3 실시예>
도 3a 내지 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하에선 실시예 1과 상이한 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략한다.
도 3a를 참조하면, 제2 웨이퍼 레벨 패키지(2)를 제1 웨이퍼 레벨 패키지(1) 상에 적층하고 몰딩하여 패키지 스택(4b)을 형성할 수 있다. 예컨대, 도 1a 내지 1c를 참조하여 설명한 바와 동일 또는 유사한 공정으로 2H 적층 마이크로 필라 그리드 어레이(2 Height Stacked Micro Pillar Grid Array) 형태의 제1 웨이퍼 레벨 패키지(1)를 형성하고, 도 1d 내지 1f를 참조하여 설명한 바와 동일 또는 유사한 공정으로 2H 적층 마이크로 필라 그리드 어레이(2 Height Stacked Micro Pillar Grid Array) 형태의 제2 웨이퍼 레벨 패키지(2)를 형성할 수 있다. 제1 웨이퍼 레벨 패키지(1)의 제2 반도체 기판(201)의 후면(201c) 상에 웨이퍼-온-웨이퍼(WOW) 방식으로 제2 웨이퍼 레벨 패키지(2)를 적층하고, 제2 반도체 기판(201)의 후면(101c) 상에 제2 웨이퍼 레벨 패키지(2)를 몰딩하는 제3 몰드막(603)을 형성할 수 있다.
도 3b를 참조하면, 제3 몰드막(603)이 제1 웨이퍼 레벨 패키지(1)를 지지하는 상태에서 그라인더(90)로써 제1 몰드막(601)과 제1 반도체 기판(101)의 후면(101b)을 연마할 수 있다. 상기 연마에 의해 제1 반도체 기판(101)의 두께가 축소되어 제1 관통전극들(121)을 노출시키는 제1 반도체 기판(101)의 리세스된 후면(101c)이 드러날 수 있다.
도 3c를 참조하면, 제1 반도체 기판(101)의 후면(101c) 상에 제1 관통전극들(121)과 전기적으로 연결되는 외부전극들(125)을 형성할 수 있다. 외부전극들(125)을 형성한 이후에 혹은 그 이전에 블레이드(95) 혹은 레이저로써 패키지 스택(4b)을 쏘잉할 수 있다.
도 3d를 참조하면, 상기 패키지 스택(4b)의 쏘잉에 의해 제1 반도체 칩(100) 내지 제4 반도체 칩(400)이 순차 적층된 4H 적층 마이크로 필라 그리드 어레이(4 Height Stacked Micro Pillar Grid Array) 반도체 패키지(5b)가 제조될 수 있다. 반도체 패키지(5b)에 있어서, 제2 반도체 칩(200)의 측면(200s)과 제3 반도체 칩(300)의 측면(300s)은 몰딩되지 아니하고 노출될 수 있다. 이 외는 도 1l의 반도체 패키지(5)와 동일하거나 유사하게 구성될 수 있다.
도 3e를 참조하면, 반도체 패키지(5b)를 인쇄회로기판과 같은 패키지 기판(80)의 전면(80a) 상에 실장하고 외부 몰드막(83)으로 몰딩하여 반도체 패키지(6b)를 제조할 수 있다. 패키지 기판(80)의 후면(80b)에 솔더볼(85)을 부착하여 반도체 패키지(6b)를 다른 전기적 장치(예: 반도체 칩, 반도체 패키지, 모듈 기판)에 전기적으로 연결할 수 있다.
<응용예>
도 4a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다. 도 4b는 본 발명의 실시예들에 따른 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 실시예들의 반도체 패키지들(5,6,5b,6b) 중 적어도 어느 하나를 포함할 수 있다.
도 4b를 참조하면, 정보 처리 시스템(1300)은 본 실시예들의 반도체 패키지들(5,6,5b,6b) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 4a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

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  8. 제2 관통전극을 갖는 웨이퍼 레벨의 제2 반도체 기판의 전면 상에 제1 관통전극을 갖는 칩 레벨의 제1 반도체 기판을 포함하는 제1 반도체 칩들이 제1 몰드막으로 몰딩되어 적층된 웨이퍼 레벨 패키지를 형성하고;
    제3 관통전극을 갖는 칩 레벨의 제3 반도체 기판의 전면 상에 칩 레벨의 제4 반도체 기판을 포함하는 제4 반도체 칩이 제2 몰드막으로 몰딩되어 적층된 칩 레벨 패키지를 형성하고;
    상기 웨이퍼 레벨 패키지의 제2 반도체 기판의 후면 상에 상기 칩 레벨 패키지를 복수개 적층하고;
    상기 웨이퍼 레벨 패키지의 제1 몰드막과 상기 제1 반도체 칩들을 연마하여 상기 제1 관통전극들을 노출시키고; 그리고
    상기 연마된 제1 반도체 칩들 상에 상기 제1 관통전극들과 연결되는 외부전극들을 형성하는 것을;
    포함하고,
    상기 웨이퍼 레벨 패키지를 형성하는 것은:
    상기 제1 반도체 칩들을 상기 제2 반도체 기판의 전면 상에 적층하고;
    상기 제2 반도체 기판의 전면 상에 상기 제1 반도체 칩들을 몰딩하는 상기 제1 몰드막을 형성하고;
    상기 제2 반도체 기판의 후면을 연마하여 상기 제2 관통전극을 노출시키고; 그리고
    상기 제2 반도체 기판의 후면 상에 상기 제2 관통전극과 연결되는 후면전극을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  9. 제2 관통전극을 갖는 웨이퍼 레벨의 제2 반도체 기판의 전면 상에 제1 관통전극을 갖는 칩 레벨의 제1 반도체 기판을 포함하는 제1 반도체 칩들이 제1 몰드막으로 몰딩되어 적층된 웨이퍼 레벨 패키지를 형성하고; 그리고,
    상기 웨이퍼 레벨 패키지의 제1 몰드막과 상기 제1 반도체 칩들을 연마하여 상기 제1 관통전극들을 노출시키는 것을 포함하되,
    상기 웨이퍼 레벨 패키지를 형성하는 것은:
    상기 제1 반도체 기판의 전면이 상기 제2 반도체 기판의 전면을 향하도록, 상기 제1 반도체 칩들을 상기 제2 반도체 기판의 전면 상에 적층하고;
    상기 제2 반도체 기판의 전면 상에 상기 제1 반도체 칩들을 몰딩하는 상기 제1 몰드막을 형성하고;
    상기 제2 반도체 기판의 후면을 연마하여 상기 제2 관통전극을 노출시키고; 그리고
    상기 제2 반도체 기판의 후면 상에 상기 제2 관통전극과 연결되는 후면전극을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 웨이퍼 레벨 패키지는:
    상기 제1 반도체 기판의 전면 상에 제공되어 상기 제1 관통전극과 전기적으로 연결되는 제1 집적회로층; 그리고
    상기 제2 반도체 기판의 전면 상에 제공되어 상기 제2 관통전극과 전기적으로 연결되는 제2 집적회로층을;
    더 포함하는 반도체 패키지의 제조방법.
  11. 제9항에 있어서,
    상기 웨이퍼 레벨 패키지를 형성하는 것은:
    상기 제2 반도체 기판의 전면 상에 상기 제1 반도체 칩들을 적층하기 이전에,
    상기 제2 반도체 기판의 전면 상에 관통전극을 갖는 칩 레벨의 반도체 기판을 포함하는 부가적인 반도체 칩들을 적층하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  12. 제8항에 있어서,
    상기 칩 레벨 패키지를 형성하는 것은:
    상기 제4 반도체칩을 복수 개로 준비하는 것;
    상기 제4 반도체 칩들을 웨이퍼 레벨의 반도체 기판의 전면 상에 적층하고;
    상기 웨이퍼 레벨의 반도체 기판의 전면 상에 상기 제4 반도체 칩들을 몰딩하는 제3 몰드막을 형성하고;
    상기 웨이퍼 레벨의 반도체 기판의 후면을 연마하여 상기 제3 관통전극을 노출시키고;
    상기 웨이퍼 레벨의 반도체 기판의 후면 상에 상기 제3 관통전극과 연결되는 후면전극을 형성하고; 그리고
    상기 제4 반도체 칩들이 분리되도록 상기 웨이퍼 레벨의 반도체 기판을 쏘잉하여 상기 칩 레벨의 제3 반도체 기판을 포함하는 제3 반도체 칩을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 칩 레벨 패키지를 형성하는 것은:
    상기 제4 반도체칩을 복수 개로 준비하는 것;
    상기 제4 반도체 칩들을 웨이퍼 레벨의 반도체 기판의 전면 상에 적층하기 이전에,
    상기 웨이퍼 레벨의 반도체 기판의 전면 상에 관통전극을 갖는 칩 레벨의 반도체 기판을 포함하는 반도체 칩들을 적층하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  14. 제12항에 있어서,
    상기 제4 반도체 칩은 상기 제3 반도체 칩 상에 상기 제3 반도체 칩의 전면이 상기 제4 반도체 칩의 전면을 마주보는 프런트-투-프런트 구조로 적층되는 반도체 패키지의 제조방법.
  15. 제12항에 있어서,
    상기 칩 레벨 패키지는:
    상기 제3 반도체 기판의 전면 상에 제공되어 상기 제3 관통전극과 전기적으로 연결된 제3 집적회로층; 그리고
    상기 제4 반도체 기판의 전면 상에 제공되어 상기 후면전극과 전기적으로 연결되는 제4 집적회로층을;
    더 포함하는 반도체 패키지의 제조방법.
  16. 제12항에 있어서,
    상기 제3 몰드막은 상기 제2 몰드막으로 둘러싸여, 상기 제4 반도체 칩은 상기 제2 및 제3 몰드막들로 이중 몰딩되는 반도체 패키지의 제조방법.
  17. 제8항에 있어서,
    상기 외부전극을 형성한 이후에 혹은 이전에,
    상기 칩 레벨 패키지들이 분리되도록 상기 웨이퍼 레벨 패키지를 쏘잉하여, 상기 웨이퍼 레벨에서 칩 레벨로 분리된 제2 반도체 기판을 포함하는 제2 반도체 칩을 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  18. 제17항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 프런트-투-프런트 방식으로 적층되는 반도체 패키지의 제조방법.
  19. 제17항에 있어서,
    상기 제2 반도체 칩의 측면은 상기 제1 및 제2 몰드막들로 몰딩되지 아니하고 노출되는 반도체 패키지의 제조방법.
  20. 제17항에 있어서,
    상기 제1 및 제2 반도체 칩들 그리고 상기 칩 레벨 패키지를 패키지 기판 상에 실장하고 몰딩하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
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