CN202394958U - 晶圆级半导体封装构造 - Google Patents

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Abstract

本实用新型公开一种晶圆级半导体封装构造，其包含：一重布线层，具有数个重分布焊垫，以结合数个外部凸块；一第一芯片，位于所述重布线层上，并具有数个第一穿硅导通孔及数个转接凸块，所述第一穿硅导通孔贯穿第一芯片，并电性连接在所述重布线层与所述转接凸块之间；一第二芯片，位于所述第一芯片上，并具有数个第二穿硅导通孔，所述第二穿硅导通孔贯穿第二芯片，并结合所述转接凸块；及一堆叠用重布线层，位于所述第二芯片上，并具有数个堆叠用重分布焊垫，所述堆叠用重分布焊垫通过所述堆叠用重布线层向下电性连接所述第二穿硅导通孔。

Description

晶圆级半导体封装构造
技术领域
本实用新型涉及一种晶圆级半导体封装构造，特别是有关于一种具有堆叠芯片及双面重布线层的晶圆级半导体封装构造。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造，上述系统封装又可再分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。此外，也有为了缩小封装构造体积而产生的设计概念，例如晶圆级封装构造(wafer level package，WLP)、芯片尺寸封装构造(chip scale package，CSP)以及无外引脚封装构造(quad-flatno-lead package，QFN)等。
举例来说，请参照图1所示，其揭示一种由现有晶圆级封装构造(WLP)构成的封装体上堆叠封装体(POP)构造，其包含一第一晶圆级封装构造100及一第二晶圆级封装构造200，其中所述第一晶圆级封装构造100包含一第一芯片11、一第一封装胶材12、一第一重布线层(re-distributed layer，RDL)13、数颗第一凸块14及数个穿胶导通孔(through molding via，TMV)15，所述穿胶导通孔15贯穿所述第一封装胶材12，且其底端通过所述第一重布线层13电性连接所述第一凸块14，及其顶端电性连接所述第一封装胶材12上表面的数个转接垫16；同时，所述第二晶圆级封装构造200包含一第二芯片21、一第二封装胶材22、一第二重布线层23及数颗第二凸块24。在组装时，所述第二晶圆级封装构造200堆叠在所述第一晶圆级封装构造100的所述第一封装胶材12上，且所述第二凸块24电性连接所述转接垫16。因此，所述第二芯片21可以通过所述第二重布线层23、第二凸块24、转接垫16、穿胶导通孔15、第一重布线层13及第一凸块14来形成一输入/输出的电性连接路径，以传输所述第二晶圆级封装构造200的电源、信号或做为接地用途。
然而，上述现有晶圆级封装构造构成的封装体上堆叠封装体构造的问题在于：虽然可以将二个或以上的晶圆级封装构造100、200堆叠在一起成为一种微型化系统封装(SIP)构造，但是由于所述第一晶圆级封装构造100必需在所述第一封装胶材12内设置足够数量的穿胶导通孔15以供对应连接所述第二晶圆级封装构造200的第二凸块24，因此所述第一封装胶材12必需具备足够的体积，这导致所述第一晶圆级封装构造100的整个体积无法被进一步缩小，不利于系统封装构造的微型化。反之，若要控制所述第一封装胶材12仅具一有限体积，则所述第一封装胶材12将无法设置太多的穿胶导通孔15，如此也将使所述第二晶圆级封装构造200的第二凸块24数量受到限制，进而影响系统封装构造所能提供的芯片计算能力。再者，受限于目前制作所述穿胶导通孔15的技术水平，其制作的良率也仍旧相对低落。结果，目前封装产业已无法于有限的封装空间内再设计出比现有晶圆级封装构造的POP架构具有更高电路布局密度的微型化系统封装设计。
故，有必要提供一种晶圆级半导体封装构造，以解决现有技术所存在的问题。
实用新型内容
有鉴于此，本实用新型提供一种晶圆级半导体封装构造，以解决现有晶圆级封装技术所存在的无法兼顾高电路布局密度及堆叠体积微型化的技术问题。
本实用新型的主要目的在于提供一种晶圆级半导体封装构造，其首先制作出具有堆叠芯片及双面重布线层的半导体晶圆，接着再由重新布置(reconstitution)芯片位置的半导体晶圆切割出晶圆级封装(wafer level package，WLP)的微型化封装单元，各微型化封装单元具有穿硅导通孔(through siliconvia，TSV)及堆叠用重布线层，故可用来堆叠结合另一晶圆级封装构造，因此确实能利用堆叠芯片、穿硅导通孔及堆叠用重布线层来增加单一封装构造本身的电路布局密度、提高晶圆级封装构造的POP架构的堆叠可行性，并进而使晶圆级封装构造及其POP架构的体积能顺利实现轻薄短小化。
为达成本实用新型的前述目的，本实用新型提供一种晶圆级半导体封装构造，其中所述晶圆级半导体封装构造包含：
一重布线层，具有数个重分布焊垫，以结合数个外部凸块；
一第一芯片，位于所述重布线层上，并具有数个第一穿硅导通孔及数个转接凸块，所述第一穿硅导通孔贯穿第一芯片，并电性连接在所述重布线层与所述转接凸块之间；
一第二芯片，位于所述第一芯片上，并具有数个第二穿硅导通孔，所述第二穿硅导通孔贯穿第二芯片，并结合所述转接凸块；以及
一堆叠用重布线层，位于所述第二芯片上，并具有数个堆叠用重分布焊垫，所述堆叠用重分布焊垫通过所述堆叠用重布线层向下电性连接所述第二穿硅导通孔。
在本实用新型的一实施例中，所述第一芯片具有一朝上的第一有源表面、一朝下的第一背面，所述第一有源表面设有数个第一接垫以结合所述转接凸块，且所述第一接垫向下电性连接所述第一穿硅导通孔；或者，所述第一芯片具有一朝下的第一有源表面、一朝上的第一背面，所述第一背面设有数个第一接垫以结合所述转接凸块，且所述第一接垫向下电性连接所述第一穿硅导通孔。
在本实用新型的一实施例中，所述第二芯片具有一朝下的第二有源表面、一朝上的第二背面，所述第二有源表面设有数个第二接垫以结合所述转接凸块，所述第二接垫向上电性连接所述第二穿硅导通孔；或者，所述第二芯片具有一朝上的第二有源表面、一朝下的第二背面，所述第二背面设有数个第二接垫以结合所述转接凸块，所述第二接垫向上电性连接所述第二穿硅导通孔。
在本实用新型的一实施例中，所述晶圆级半导体封装构造另包含一封装胶材，所述封装胶材包覆保护所述第一芯片及第二芯片。
在本实用新型的一实施例中，所述封装胶材内另包含数个穿胶导通孔，所述穿胶导通孔贯穿所述封装胶材，且电性连接在所述重布线层及堆叠用重布线层之间。
在本实用新型的一实施例中，所述第一芯片及第二芯片之间另包含一粘着层。
在本实用新型的一实施例中，所述堆叠用重布线层的堆叠用重分布焊垫另结合一附加封装构造的数个凸块。
在本实用新型的一实施例中，所述附加封装构造选自另一晶圆级半导体封装构造。
再者，本实用新型提供另一种晶圆级半导体封装构造，其中所述晶圆级半导体封装构造包含：
一重布线层，具有数个重分布焊垫，以结合数个外部凸块；
一第一芯片，位于所述重布线层上，并具有一第一有源表面、一第一背面及数个第一穿硅导通孔，所述第一有源表面或第一背面朝上并设有数个第一接垫以结合数个转接凸块，所述第一穿硅导通孔贯穿第一芯片，及所述第一接垫通过所述第一穿硅导通孔向下电性连接至所述重布线层及其重分布焊垫；
一第二芯片，位于所述第一芯片上，并具有一第二有源表面、一第二背面及数个第二穿硅导通孔，所述第二有源表面或第二背面朝上并设有数个第二接垫以结合所述转接凸块，所述第二穿硅导通孔贯穿第二芯片，及所述第二接垫电性连接所述第二穿硅导通孔；
一堆叠用重布线层，位于所述第二芯片上，并具有数个堆叠用重分布焊垫，所述堆叠用重分布焊垫通过所述堆叠用重布线层向下电性连接所述第二穿硅导通孔；以及
一封装胶材，所述封装胶材包覆保护所述第一芯片及第二芯片。
附图说明
图1是一种由现有晶圆级封装构造(WLP)构成的封装体上堆叠封装体(POP)构造的示意图。
图2A、2B、2C、2D、2E、2F、2G及2H是本实用新型第一实施例晶圆级半导体封装构造的制造方法各步骤的流程示意图。
图3是本实用新型第二实施例晶圆级半导体封装构造的剖视图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂，下文特举本实用新型较佳实施例，并配合附图，作详细说明如下。再者，本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
请参照图2A至2H所示，其揭示本实用新型第一实施例的晶圆级半导体封装构造(wafer level package，WLP)的制造方法各步骤的示意图，本实用新型将于下文利用图2A至2H逐一详细说明第一实施例各步骤的详细加工处理过程，及各元件的细部构造、组装关系及其运作原理。
请参照图2A所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法首先是：提供一半导体晶圆30，其中所述半导体晶圆30是以晶圆制造工艺先在其第一表面加工形成表面电路层(未绘示)，以定义成一第一有源表面31，其中背对所述第一有源表面31的另一表面则为一第一背面32。所述半导体晶圆30在形成表面电路层后，基本上即可预定义出数个芯片，此时的芯片仍相互邻接，尚未进行分割单离。再者，所述半导体晶圆30例如选自一硅晶圆，但并不限于此。所述第一有源表面31的表面电路层具有数个第一接垫33，所述半导体晶圆30内部具有数个第一穿硅导通孔(through silicon via，TSV)34，所述第一穿硅导通孔34贯穿形成在所述半导体晶圆30的第一有源表面31及第一背面32之间。所述第一穿硅导通孔34的材质可为铜、银、金或铝等。再者，所述数个第一接垫33也另结合数个转接凸块34，所述转接凸块34可选自锡凸块、金凸块、铜柱凸块(Cu pillar bumps)或镍柱凸块。
请参照图2B所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法接着是：对图2A的半导体晶圆30进行切割，以形成每个独立单一的第一芯片36，另外准备一承载板40(如一支撑框和一保护胶带)，但也可以使用其它等效支撑组件来替代。此时，利用机械手臂逐一吸取而将已各自独立的第一芯片36依序重新布置(reconstitution)于此承载板40上，因而可以视为是转而形成另一个重新布置芯片位置的半导体晶圆。在切割后，每二相邻第一芯片36之间各具有一间距。
请参照图2C所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法接着是：另以相似图2A及2B的步骤来预制另一重新布置芯片位置的半导体晶圆，其也具有一承载板和数个各自独立的第二芯片50，接着并将承载有所述第二芯片50的承载板及保护胶带倒置，使所述第二芯片50向下对应堆叠结合到各所述第一芯片36上。在本步骤中，所述第二芯片50具有一第二有源表面51、一第二背面52、数个第二接垫53及数个第二穿硅导通孔54，所述第二有源表面51上具有表面电路层及数个第二接垫53，所述第二芯片50内部具有所述第二穿硅导通孔54，所述第二穿硅导通孔54贯穿形成在所述第二芯片50的第二有源表面51及第二背面52之间。所述第二穿硅导通孔54的材质可为铜、银、金或铝等。所述第二芯片50的第二有源表面51朝下，及其第二背面52朝上，所述第二有源表面51通过所述第二接垫53焊接结合所述转接凸块34，以电性连接至所述第一芯片36。再者，所述第一芯片36及第二芯片50之间优选另夹设有一粘着层55，以增加两芯片之间的堆叠结构强度。
请参照图2D所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法接着是：对每二相邻第一芯片36及第二芯片50的堆叠体之间的间距进行注胶(molding)作业，以在所述间距位置形成一封装胶材60。所述封装胶材60例如为一环氧树脂层，其材料特别是可做为电路板绝缘层或封装胶材的环氧树脂化合物，但并不仅限于此。所述封装胶材60可以绝缘的连接、支撑及包覆保护所述第一芯片36及第二芯片50，其中所述数个第一芯片36及第二芯片50的堆叠体是概呈数组/矩阵状(array)的等距排列在所述封装胶材60中。
请参照图2E所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法接着是：移除所述承载板40，以及在所述第一芯片36的第一背面32及所述封装胶材60的同一侧表面(下表面)上制做一重布线层(re-distributedlayer，RDL)70，所述重布线层70具有数个重分布焊垫71，以结合数个外部凸块72。在本步骤中，所述重布线层70是由交替堆叠的数层绝缘层及线路层所共同构成的。所述重布线层70由其最外侧的绝缘层裸露出所述数个重分布焊垫71，所述重分布焊垫71的目的是用以重新安排所述第一芯片36的第一有源表面31的接垫位置以及扩大其接垫间距。所述外部凸块72形成在所述重分布焊垫71上，以做为信号、电源或接地的输入/输出端。
请参照图2F所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法接着是：另外在所述第二芯片50的第二背面52及所述封装胶材60的同一侧表面(上表面)上制做一堆叠用重布线层80，所述堆叠用重布线层80具有数个堆叠用重分布焊垫81。在本步骤中，所述堆叠用重布线层80同样也是由交替堆叠的数层绝缘层及线路层所共同构成的。所述堆叠用重布线层80由其最外侧的绝缘层裸露出所述数个堆叠用重分布焊垫81，所述堆叠用重分布焊垫81的目的是用以重新安排所述第二芯片50的第二有源表面51的接垫位置以及扩大其接垫间距。
请参照图2F所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法接着是：对所述封装胶材60进行切割作业，以分离出数个晶圆级半导体封装构造300，其中每一晶圆级半导体封装构造300包含：一重布线层70、一第一芯片36、一第二芯片50、一堆叠用重布线层80及一封装胶材60。所述重布线层70具有数个重分布焊垫71，以结合数个外部凸块72。所述第一芯片36位于所述重布线层70上，并具有一朝上(或朝下)的第一有源表面31、一朝下(或朝上)的第一背面32及数个第一穿硅导通孔34，所述第一有源表面31(或第一背面32)设有数个第一接垫33以结合数个转接凸块35，所述第一穿硅导通孔34贯穿第一芯片36，及所述第一接垫33通过所述第一穿硅导通孔34向下电性连接至所述重布线层70及其重分布焊垫71。所述第二芯片50位于所述第一芯片36上，并具有一朝下(或朝上)的第二有源表面51、一朝上(或朝下)的第二背面52及数个第二穿硅导通孔54，所述第二有源表面51(或第二背面52)设有数个第二接垫53以结合所述第一芯片36的转接凸块35，所述第二穿硅导通孔54贯穿第二芯片50，及所述第二接垫53电性连接所述第二穿硅导通孔54。所述堆叠用重布线层80位于所述第二芯片50上，并具有数个堆叠用重分布焊垫81，所述堆叠用重分布焊垫81通过所述堆叠用重布线层80向下电性连接所述第二芯片50的第二穿硅导通孔54。所述封装胶材60主要包覆保护所述第一芯片36及第二芯片50。
请参照图2G所示，本实用新型第一实施例的晶圆级半导体封装构造的制造方法最后是：必要时，可以利用所述晶圆级半导体封装构造300来堆叠结合另一附加封装构造400，其中所述堆叠用重布线层80的堆叠用重分布焊垫81用以结合所述附加封装构造400的数个凸块401，所述附加封装构造400可以选自另一晶圆级半导体封装构造(WLP)，但并不限于此类型的封装构造。在堆叠结合所述所述附加封装构造400后，所述附加封装构造400的芯片可以依序通过所述凸块401、堆叠用重分布焊垫81、堆叠用重布线层80、第二穿硅导通孔54、第二有源表面51、第二接垫53、转接凸块35、第一接垫33、第一有源表面31、第一穿硅导通孔34、重布线层70、重分布焊垫71及外部凸块72，来共同构成一电性导通路径，以对所述附加封装构造400进行传输电源、信号或做为接地用途。另一方面，所述第二芯片50的第二有源表面51也通过其他的第二接垫53、转接凸块35、第一接垫33、第一有源表面31、第一穿硅导通孔34、重布线层70、重分布焊垫71及外部凸块72，来共同构成另一电性导通路径，以对所述第二芯片50进行传输电源、信号或做为接地用途。同时，所述第一芯片36的第一有源表面31也通过其他不同的第一穿硅导通孔34、重布线层70、重分布焊垫71及外部凸块72，来共同构成又一电性导通路径，以对所述第一芯片36进行传输电源、信号或做为接地用途。
请参照图3所示，本实用新型第二实施例的晶圆级半导体封装构造及其制造方法相似于本实用新型第一实施例，并大致沿用相同元件名称及图号，但第二实施例的差异特征在于：所述第二实施例的晶圆级半导体封装构造300进一步在所述封装胶材60内增设数个穿胶导通孔(through molding via，TMV)61，所述穿胶导通孔61贯穿所述封装胶材60，且其底端通过所述重布线层70电性连接所述外部凸块72，及其顶端电性连接所述堆叠用重布线层80的堆叠用重分布焊垫81，并再进一步向上电性连接所述附加封装构造400的凸块401及芯片。因此，所述穿胶导通孔61也能做为增加纵向上、下电性连接路径的辅助手段。
如上所述，相较于现有晶圆级封装技术所存在的无法兼顾高电路布局密度及堆叠体积微型化的技术问题，图2A至3的本实用新型主要是首先制作出具有堆叠芯片及双面重布线层的半导体晶圆，接着再由重新布置(reconstitution)芯片位置的半导体晶圆切割出晶圆级封装(WLP)的微型化封装单元，各微型化封装单元具有穿硅导通孔(TSV)及堆叠用重布线层，故可用来堆叠结合另一晶圆级封装构造，因此确实能利用堆叠芯片、穿硅导通孔及堆叠用重布线层来增加单一封装构造本身的电路布局密度、提高晶圆级封装构造的封装体上堆叠封装体(POP)架构的堆叠可行性，并进而使晶圆级封装构造及其POP架构的体积能顺利实现轻薄短小化。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种晶圆级半导体封装构造，其特征在于：所述晶圆级半导体封装构造包含：
一重布线层，具有数个重分布焊垫，以结合数个外部凸块；
一第一芯片，位于所述重布线层上，并具有数个第一穿硅导通孔及数个转接凸块，所述第一穿硅导通孔贯穿第一芯片，并电性连接在所述重布线层与所述转接凸块之间；
一第二芯片，位于所述第一芯片上，并具有数个第二穿硅导通孔，所述第二穿硅导通孔贯穿第二芯片，并结合所述转接凸块；以及
一堆叠用重布线层，位于所述第二芯片上，并具有数个堆叠用重分布焊垫，所述堆叠用重分布焊垫通过所述堆叠用重布线层向下电性连接所述第二穿硅导通孔。
2.如权利要求1所述的晶圆级半导体封装构造，其特征在于：所述第一芯片具有一朝上的第一有源表面、一朝下的第一背面，所述第一有源表面设有数个第一接垫以结合所述转接凸块，且所述第一接垫向下电性连接所述第一穿硅导通孔；或者，所述第一芯片具有一朝下的第一有源表面、一朝上的第一背面，所述第一背面设有数个第一接垫以结合所述转接凸块，且所述第一接垫向下电性连接所述第一穿硅导通孔。
3.如权利要求1所述的晶圆级半导体封装构造，其特征在于：所述第二芯片具有一朝下的第二有源表面、一朝上的第二背面，所述第二有源表面设有数个第二接垫以结合所述转接凸块，所述第二接垫向上电性连接所述第二穿硅导通孔；或者，所述第二芯片具有一朝上的第二有源表面、一朝下的第二背面，所述第二背面设有数个第二接垫以结合所述转接凸块，所述第二接垫向上电性连接所述第二穿硅导通孔。
4.如权利要求1所述的晶圆级半导体封装构造，其特征在于：所述晶圆级半导体封装构造另包含一封装胶材，所述封装胶材包覆保护所述第一芯片及第二芯片。
5.如权利要求4所述的晶圆级半导体封装构造，其特征在于：所述封装胶材内另包含数个穿胶导通孔，所述穿胶导通孔贯穿所述封装胶材，且电性连接在所述重布线层及堆叠用重布线层之间。
6.如权利要求1所述的晶圆级半导体封装构造，其特征在于：所述第一芯片及第二芯片之间另包含一粘着层。
7.如权利要求1所述的晶圆级半导体封装构造，其特征在于：所述堆叠用重布线层的堆叠用重分布焊垫另结合一附加封装构造的数个凸块。
8.如权利要求7所述的晶圆级半导体封装构造，其特征在于：所述附加封装构造选自另一晶圆级半导体封装构造。
9.一种晶圆级半导体封装构造，其特征在于：所述晶圆级半导体封装构造包含：
一重布线层，具有数个重分布焊垫，以结合数个外部凸块；
一第一芯片，位于所述重布线层上，并具有一第一有源表面、一第一背面及数个第一穿硅导通孔，所述第一有源表面或第一背面朝上并设有数个第一接垫以结合数个转接凸块，所述第一穿硅导通孔贯穿第一芯片，及所述第一接垫通过所述第一穿硅导通孔向下电性连接至所述重布线层及其重分布焊垫；
一第二芯片，位于所述第一芯片上，并具有一第二有源表面、一第二背面及数个第二穿硅导通孔，所述第二有源表面或第二背面朝上并设有数个第二接垫以结合所述转接凸块，所述第二穿硅导通孔贯穿第二芯片，及所述第二接垫电性连接所述第二穿硅导通孔；
一堆叠用重布线层，位于所述第二芯片上，并具有数个堆叠用重分布焊垫，所述堆叠用重分布焊垫通过所述堆叠用重布线层向下电性连接所述第二穿硅导通孔；以及
一封装胶材，所述封装胶材包覆保护所述第一芯片及第二芯片。
10.如权利要求9所述的晶圆级半导体封装构造，其特征在于：所述封装胶材内另包含数个穿胶导通孔，所述穿胶导通孔贯穿所述封装胶材，且电性连接在所述重布线层及堆叠用重布线层之间。
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