CN202423279U - 多芯片晶圆级半导体封装构造 - Google Patents

多芯片晶圆级半导体封装构造 Download PDF

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Abstract

本实用新型公开一种多芯片晶圆级半导体封装构造，其包含：一重布线电路层；至少一第一芯片，位于所述重布线电路层上，并电性连接所述重布线电路层；一间隔层，位于所述重布线电路层上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个位在所述转接垫及重布线层之间的导通孔及数个柱状凸块，所述柱状凸块结合在所述转接垫及重布线电路层之间，且所述柱状凸块排列在所述第一芯片的周边；一第一封装胶材，位于所述重布线电路层上，并包覆所述第一芯片及间隔层；以及至少一第二芯片，位于所述间隔层的重布线层上，并电性连接到所述重布线层。

Description

多芯片晶圆级半导体封装构造
技术领域
本实用新型涉及一种多芯片晶圆级半导体封装构造，特别是有关于一种可以提供具多个芯片的微型化系统封装模块的晶圆级半导体封装构造。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造，上述系统封装又可再分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。此外，也有为了缩小封装构造体积而产生的设计概念，例如晶圆级封装构造(wafer level package，WLP)、芯片尺寸封装构造(chip scale package，CSP)以及无外引脚封装构造(qua-flatno-lead package，QFN)等。
举例来说，请参照图1所示，其揭示一种由现有晶圆级封装构造(WLP)构成的封装体上堆叠封装体(POP)构造，其包含一第一晶圆级封装构造100及一第二晶圆级封装构造200，其中所述第一晶圆级封装构造100包含一第一芯片11、一第一封装胶材12、一第一重布线层(re-distributed layer，RDL)13、数颗第一凸块l4及数个穿胶导通孔(through molding via，TMV)15，所述穿胶导通孔15贯穿所述第一封装胶材12，且其底端通过所述第一重布线层13电性连接所述第一凸块14，及其顶端电性连接所述第一封装胶材12上表面的数个转接垫l6；同时，所述第二晶圆级封装构造200包含一第二芯片21、一第二封装胶材22、一第二重布线层23及数颗第二凸块24。在组装时，所述第二晶圆级封装构造200堆叠在所述第一晶圆级封装构造100的所述第一封装胶材12上，且所述第二凸块24电性连接所述转接垫16。因此，所述第二芯片21可以通过所述第二重布线层23、第二凸块24、转接垫16、穿胶导通孔15、第一重布线层13及第一凸块14来形成一输入/输出的电性连接路径，以传输所述第二晶圆级封装构造200的电源、信号或做为接地用途。
然而，上述现有晶圆级封装构造构成的封装体上堆叠封装体构造的问题在于：虽然可以将二个或以上的晶圆级封装构造100、200堆叠在一起成为一种微型化系统封装(SIP)构造，但是由于所述第一晶圆级封装构造100必需在所述第一封装胶材l2内设置足够数量的穿胶导通孔15以供对应连接所述第二晶圆级封装构造200的第二凸块24，因此所述第一封装胶材12必需具备足够的体积，这导致所述第一晶圆级封装构造100的整个体积无法被进一步缩小，不利于系统封装构造的微型化。反之，若要控制所述第一封装胶材12仅具一有限体积，则所述第一封装胶材12将无法设置太多的穿胶导通孔15，如此也将使所述第二晶圆级封装构造200的第二凸块24数量受到限制，进而影响系统封装构造所能提供的芯片计算能力。再者，受限于目前制作所述穿胶导通孔15的技术水平，其制作的良率也仍旧相对低落。结果，目前封装产业难以在有限的封装空间内更进一步设计出比现有晶圆级封装构造的POP架构具有更高电路布局密度的微型化系统封装设计。
故，有必要提供一种多芯片晶圆级半导体封装构造，以解决现有技术所存在的问题。
实用新型内容
有鉴于此，本实用新型提供一种多芯片晶圆级半导体封装构造，以解决现有晶圆级封装技术所存在的无法兼顾高电路布局密度及堆叠体积微型化的技术问题。
本实用新型的主要目的在于提供一种多芯片晶圆级半导体封装构造，其是在制造期间是先制作重布线电路层，再于重布线电路层的一侧依序结合至少一第一芯片及一具柱状凸块的间隔层，并利用间隔层上的重布线层的重分布接垫来结合至少一第二芯片，且在重布线电路层另一侧设置外接凸块做为输入/输出端子，如此可以在不使用POP架构的情况下完成多个芯片的模块化封装，而直接建构一个多芯片的晶圆级半导体封装(wafer level package，WLP)构造，因此有利于增加单一封装构造本身的电路布局密度、提升封装构造的散热效率，并进而使晶圆级封装构造的体积能顺利实现轻薄短小化。
为达成本实用新型的前述目的，本实用新型提供一种多芯片晶圆级半导体封装构造，其中所述多芯片晶圆级半导体封装构造包含：
一重布线电路层，具有一第一表面及一第二表面；
至少一第一芯片，位于所述重布线电路层的第一表面上，并电性连接到所述重布线电路层；
一间隔层，位于所述重布线电路层的第一表面上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个导通孔及数个柱状凸块，所述导通孔位于所述间隔层内并连接在所述转接垫及重布线层之间，所述柱状凸块结合在所述间隔层的转接垫及所述重布线电路层之间，且所述柱状凸块排列在所述第一芯片的周边；
一第一封装胶材，位于所述重布线电路层的第一表面上，并包覆所述第一芯片、所述间隔层的重布线层的周边、所述转接垫与所述柱状凸块；以及
至少一第二芯片，位于所述间隔层的重布线层上，并电性连接到所述间隔层的重布线层上。
在本实用新型的一实施例中，所述第一封装胶材具有一开口，所述开口裸露所述间隔层的重布线层的一中央区的数个重分布接垫，所述第二芯片位于所述开口内的重布线层的中央区上。
在本实用新型的一实施例中，所述第一封装胶材另包覆所述间隔层的重布线层的一中央区及所述第二芯片。
在本实用新型的一实施例中，所述第一封装胶材为光刻胶(photo-resist)、环氧树脂(epoxy)、压合片(prepreg)或激光活化材料(1aser activated material)。
在本实用新型的一实施例中，所述多芯片晶圆级半导体封装构造另包含：一第二封装胶材，位于所述第一封装胶材及所述间隔层的重布线层上，以包覆所述重布线层的一中央区及所述第二芯片。
在本实用新型的一实施例中，所述第二封装胶材为环氧树脂。
在本实用新型的一实施例中，所述第一芯片具有一朝下的第一有源表面，所述第一有源表面设有数个第一焊垫，所述第一焊垫通过数个第一凸块电性连接到所述重布线电路层的第一表面裸露的数个第一接垫上。
在本实用新型的一实施例中，所述第一凸块可以选自锡凸块、金凸块、铜柱凸块(Cu pillar bumps)或镍柱凸块。
在本实用新型的一实施例中，所述第二芯片具有一朝下的第二有源表面，所述第二有源表面设有数个第二焊垫，所述第二焊垫通过数个第二凸块电性连接到所述间隔层的重布线层裸露出的数个重分布接垫上。
在本实用新型的一实施例中，所述第二凸块可以选自锡凸块、金凸块、铜柱凸块或镍柱凸块。
在本实用新型的一实施例中，所述间隔层是选自硅间隔层(siliconinterposer)、玻璃间隔层、有机(organic)间隔层(例如小型印刷电路基板)或其他具高导热性的绝缘间隔层(例如氮化铝间隔层)。
在本实用新型的一实施例中，每一所述柱状凸块的一底端具有一预焊料(pre-solder)，以焊接结合所述重布线电路层的第一表面裸露的数个第一接垫。
在本实用新型的一实施例中，所述重布线电路层的第二表面具有数个第二接垫，所述第二接垫分别结合有一外接凸块。
在本实用新型的一实施例中，所述外接凸块可以选自锡凸块、金凸块、铜柱凸块或镍柱凸块。
再者，本实用新型提供另一种多芯片晶圆级半导体封装构造，其中所述多芯片晶圆级半导体封装构造包含：
一重布线电路层，具有一第一表面及一第二表面，所述第一表面设有数个第一接垫，及所述第二表面设有数个第二接垫；
至少一第一芯片，位于所述重布线电路层的第一表面上，并设有数个第一焊垫，所述第一焊垫电性连接到所述重布线电路层的第一接垫上；
一间隔层，位于所述重布线电路层的第一表面上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个导通孔及数个柱状凸块，所述导通孔位于所述间隔层内并连接在所述转接垫及重布线层之间，所述重布线层裸露有数个重分布接垫，所述柱状凸块结合在所述间隔层的转接垫及所述重布线电路层的第一接垫之间，且所述柱状凸块排列在所述第一芯片的周边；
一第一封装胶材，位于所述重布线电路层的第一表面上，并包覆所述第一芯片、所述间隔层的重布线层的周边、所述转接垫与所述柱状凸块；以及
至少一第二芯片，位于所述间隔层的重布线层上，并设有数个第二焊垫，所述第二焊垫电性连接到所述间隔层的重分布接垫上。
附图说明
图1是一种由现有晶圆级封装构造(WLP)构成的封装体上堆叠封装体(POP)构造的示意图。
图2A、2B、2C、2D及2E是本实用新型第一实施例多芯片晶圆级半导体封装构造制造方法各步骤的流程示意图。
图3是本实用新型第二实施例多芯片晶圆级半导体封装构造的示意图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂，下文特举本实用新型较佳实施例，并配合附图，作详细说明如下。再者，本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
请参照图2A至2E所示，其揭示本实用新型第一实施例的多芯片晶圆级半导体封装构造的制造方法各步骤的流程示意图，本实用新型将于下文利用图2A至2D逐一详细说明第一实施例各步骤的详细加工处理过程，及各元件的细部构造、组装关系及其运作原理。
请参照图2A所示，本实用新型第一实施例的多芯片晶圆级半导体封装构造的制造方法首先是；准备一临时性载板30，并在所述临时性载板30的一粘着层301上依增层工艺(build-up process)制作一重布线电路层31；接着，并将至少一第一芯片32堆叠结合在所述重布线电路层31上。在本步骤中，所述临时性载板30可以是具有足够硬度的金属板(如不锈钢板或铜板等)、玻璃板或塑胶板等。所述粘着层301优选是铜种子层(Cu seed layer)或紫外光胶布(UVtape)。所述重布线电路层31是指由多个绝缘层及电路层交替堆叠排列而成的复合堆叠层，其中包含的绝缘层及电路层的层数是依照产品重新分布焊垫位置及间距的需求来进行设计的。在依增层工艺制作完成所述重布线电路层31后，此时所述重布线电路层31具有一第一表面(即上表面)及一第二表面(即下表面)，所述第一表面裸露有数个第一接垫311，及所述第二表面裸露有数个第二接垫312。
再者，所述至少一第一芯片32位于所述重布线电路层31的第一表面上，并具有一朝下的第一有源表面及一朝上的第一背面，所述第一有源表面设有数个第一焊垫321，所述第一焊垫321通过数个第一凸块322结合到所述重布线电路层31的第一接垫311上。所述第一凸块322可以选自锡凸块、金凸块、铜柱凸块(Cu pillar bumps)或镍柱凸块，但并不限于此。另外，所述重布线电路层31与第一芯片32之间的空隙也可选择填入底部填充胶(underfill)323。
请参照图2B所示，本实用新型第一实施例的多芯片晶圆级半导体封装构造的制造方法接着是：提供一具有柱状凸块332的间隔层33，所述间隔层33利用所述柱状凸块332结合在所述重布线电路层31的第一表面的第一接垫311上。在本步骤中，所述间隔层33可以选自硅间隔层(silicon interposer)、玻璃间隔层、有机(organic)间隔层(例如小型印刷电路基板)或其他具高导热性的绝缘间隔层(例如氮化铝间隔层)。本实施例的间隔层33例如选自硅间隔层，其中所述间隔层33位于所述重布线电路层31的第一表面上及所述第一芯片32的上方，所述间隔层33具有一第一转接表面(即上表面)及一第二转接表面(即下表面)，并设有数个转接垫331、数个柱状凸块332、数个预焊料(pre-solder)333、数个导通孔334及一重布线层335。所述转接垫331形成在所述所述间隔层33的第二转接表面上，且所述转接垫331的表面可预先涂布有镍/金层或镍/钯/金层。所述柱状凸块332可为铜柱凸块或镍柱凸块，其顶端结合在所述转接垫331上，以及其底端具有所述预焊料333。所述预焊料333可为各种焊锡合金，例如无铅焊料，其用以焊接结合所述重布线电路层31的第一表面的第一接垫311，如此所述柱状凸块332即可用以结合及电性连接在所述间隔层33的转接垫331及所述重布线电路层31的第一接垫311之间，其中所述柱状凸块332排列在所述第一芯片32的周边。
再者，所述导通孔334位于所述间隔层33内，当所述间隔层33为硅间隔层，所述导通孔334即属于穿硅导通孔(through silicon via，TSV)。所述导通孔334用以电性连接在所述转接垫331及重布线层335之间。所述重布线层335形成在所述所述间隔层33的第一转接表面上，且裸露有数个重分布接垫(re-distribution pads)336，所述重分布接垫336的形态依产品需求可设计成扇入式(fan-in type)或扇出式(fan-out type)，也就是用以将所述转接垫331的接垫位置通过上层重分布线路来向内或向外延伸并重新排列接垫位置及间距。
请参照图2C所示，本实用新型第一实施例的多芯片晶圆级半导体封装构造的制造方法接着是：制作一第一封装胶材34，位于所述重布线电路层31的第一表面上并包覆保护所述第一芯片32及所述间隔层33。在本步骤中，所述第一封装胶材34可选自光刻胶(photo-resist)、环氧树脂(epoxy)、压合片(prepreg)或激光活化材料(laser activated material)，例如所述第一封装胶材34可选自压合片，所述压合片是指由环氧树脂及玻璃纤维复合而成的半固化预浸材料，其可在压合堆叠于所述重布线电路层31的第一表面上之后适当的变形，并填满所述第一芯片32与间隔层33之间的空隙，接着再加热使压合片固化，以形成所述第一封装胶材34。必要时，在制作所述第一封装胶材34之前，优选是预先在所述重布线电路层31与第一芯片32之间的空隙填入底部填充胶。
请参照图2D所示，本实用新型第一实施例的多芯片晶圆级半导体封装构造的制造方法接着是：加工去除一部份的所述第一封装胶材34，以形成一开口341，以便至少裸露所述间隔层33的重布线层335的一中央区；随后，去除所述临时性载板30及粘着层301，并在所述重布线电路层31的第二接垫312上结合数个外接凸块35。在本步骤中，本实用新型是先制作一整层的第一封装胶材34后，再利用紫外光照、械械钻孔或激光钻孔等方式来制作所述开口341。再者，本实用新型也可以在前一步骤制作所述所述第一封装胶材34的期间，利用注胶模具的模穴形状来直接对应成型所述开口341。所述第一封装胶材34的开口341裸露所述间隔层33的重布线层335的一中央区(未标示)，所述中央区是指所述重布线层335具有数个重分布接垫336的一相对中央区域。所述间隔层33的重布线层335的周边唇缘区域通常不具有重分布接垫336，因此所述第一封装胶材34可以包覆所述间隔层33的重布线层335的周边，同时所述第一封装胶材34也包覆了所述重布线电路层31的第一表面、所述第一芯片32、所述转接垫331、柱状凸块332及预焊料333等部位。
随后，去除所述临时性载板30及粘着层301，并在所述重布线电路层31的第二表面的第二接垫312上结合数个外接凸块35。在本步骤中，当所述粘着层301为铜种子层时，首先以外力剥除所述临时性载板30，接着再蚀刻去除所述粘着层301，随后对所述重布线电路层31裸露出的第二表面的第二接垫3l2进行表面处理，例如镀上镍/金层或镍/钯/金层，以便制作及结合所述外接凸块35。所述外接凸块35可以选自锡凸块、金凸块、铜柱凸块或镍柱凸块，但并不限于此。在另一实施方式中，所述临时性载板30可为玻璃板，及所述粘着层301为紫外光胶布，此时可通过紫外光照射所述粘着层301使其失去黏性，而使所述重布线电路层31顺利的与所述临时性载板30及粘着层301相互分离，并接着同样可进行所述第二接垫3l2的表面处理，以及制作所述外接凸块35。
请参照图2E所示，本实用新型第一实施例的多芯片晶圆级半导体封装构造的制造方法接着是：将至少一第二芯片36结合到所述间隔层33上，并利用一第二封装胶材37来包覆所述第一封装胶材34的开口341、所述间隔层33及所述第二芯片36。在本步骤中，所述至少一第二芯片36位于所述间隔层33的重布线层335的中央区上，并各具有一朝下的第二有源表面及一朝上的第二背面，所述第二有源表面设有数个第二焊垫361，所述第二焊垫361通过数个第二凸块362结合到所述间隔层33的重布线层335的重分布接垫336上。所述第二凸块362可以选自锡凸块、金凸块、铜柱凸块或镍柱凸块，但并不限于此。接着，所述第二封装胶材37例如是掺杂有固态填充物的环氧树脂基材，其可以利用移转注模成型(transfer molding)工艺来制作。所述第二封装胶材37是用来包覆保护所述第一封装胶材34的开口341内的所述间隔层33、第二凸块362及第二芯片36等构件的。在制作所述第二封装胶材37之前，也可预先使用底部填充胶来填充在所述间隔层33及第二芯片36之间。
在完成上一步骤后，即可对所述重布线电路层31、第一封装胶材34及第二封装胶材37进行切割，以分离成数个多芯片晶圆级半导体封装构造300，其中每一个多芯片晶圆级半导体封装构造300皆包含：一重布线电路层31、至少一第一芯片32、一间隔层33、一第一封装胶材34、数个外接凸块35、至少一第二芯片36及一第二封装胶材37。所述重布线电路层31具有一第一表面(即上表面)及一第二表面(即下表面)，所述第一表面设有数个第一接垫311，及所述第二表面设有数个第二接垫312。所述至少一第一芯片32位于所述重布线电路层31的第一表面上，并设有数个第一焊垫321，所述第一焊垫321通过数个第一凸块322电性连接到所述重布线电路层31的第一接垫311上。所述间隔层33位于所述重布线电路层31的第一表面上及所述第一芯片32的上方，并设有数个转接垫331、数个柱状凸块332、数个预焊料333、数个导通孔334及一重布线层335，所述导通孔334位于所述间隔层33内并连接在所述转接垫331及重布线层335之间，所述重布线层335裸露有数个重分布接垫336，所述柱状凸块332结合在所述间隔层33的转接垫331及所述重布线电路层31的第一接垫311之间，所述预焊料333结合在所述柱状凸块332的底端及所述第一接垫311之间，且所述柱状凸块332排列在所述第一芯片32的周边。
再者，所述第一封装胶材34位于所述重布线电路层31的第一表面上，并包覆所述第一芯片32、所述间隔层33的重布线层335的周边、所述转接垫331与所述柱状凸块332，所述第一封装胶材34具有一开口341，所述开口341裸露所述间隔层33的重布线层335的中央区的重分布接垫336。所述第二芯片36位于所述开口341内的重布线层335的中央区上，并设有数个第二焊垫361，所述第二焊垫361通过数个第二凸块362电性连接到所述间隔层33的重分布接垫336上。所述第二封装胶材37位于所述第一封装胶材34及所述间隔层33的重布线层335上，用以包覆所述重布线层335的重分布接垫336及所述第二芯片36。所述数个外接凸块35在所述重布线电路层31的第二接垫312上，以做为输入/输出端子，以传输电源、信号或做为接地用途。
请参照图3所示，本实用新型第二实施例的多芯片晶圆级半导体封装构造及其制造方法相似于本实用新型第一实施例，并大致沿用相同元件名称及图号，但第二实施例的差异特征在于：所述第二实施例的多芯片晶圆级半导体封装构造的制造方法是在图2B的步骤后，先将至少一第二芯片36结合在所述间隔层33的重布线层335上，接着才进行图2C的封胶步骤，因此所述第一封装胶材34不但包覆所述第一芯片32、所述间隔层33的重布线层335的周边、所述转接垫331与所述柱状凸块332，也同时直接包覆了所述间隔层33的重布线层335的一中央区的数个重分布接垫336及所述第二芯片36。因此，所述第二实施例即可省去图2D中对所述第一封装胶材34进行开孔形成所述开口341的加工处理成本，以及省去图2E中再制作所述第二封装胶材37的加工处理成本。至于所述第二实施例对应于图2A至2E的其他未于此处提及的加工处理过程则基本上相似于第一实施例各步骤的描述。
如上所述，相较于现有晶圆级封装技术所存在的无法兼顾高电路布局密度及堆叠体积微型化的技术问题，图2A至3的本实用新型的多芯片晶圆级半导体封装构造是在制造期间是先制作所述重布线电路层31，再于所述重布线电路层31的一侧依序结合所述至少一第一芯片32及所述具柱状凸块332的间隔层33，并利用所述间隔层33上的重布线层335的重分布接垫336来结合所述至少一第二芯片36，且在所述重布线电路层31另一侧设置所述外接凸块35做为输入/输出端子，如此可以在不使用POP架构的情况下完成多个芯片的模块化封装，而直接建构一个多芯片晶圆级半导体封装构造300，因此有利于增加单一封装构造本身的电路布局密度、提升封装构造的散热效率，并进而使晶圆级封装构造的体积能顺利实现轻薄短小化。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种多芯片晶圆级半导体封装构造，其特征在于：所述多芯片晶圆级半导体封装构造包含：
一重布线电路层，具有一第一表面及一第二表面；
至少一第一芯片，位于所述重布线电路层的第一表面上，并电性连接到所述重布线电路层；
一间隔层，位于所述重布线电路层的第一表面上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个导通孔及数个柱状凸块，所述导通孔位于所述间隔层内并连接在所述转接垫及重布线层之间，所述柱状凸块结合在所述间隔层的转接垫及所述重布线电路层之间，且所述柱状凸块排列在所述第一芯片的周边；
一第一封装胶材，位于所述重布线电路层的第一表面上，并包覆所述第一芯片、所述间隔层的重布线层的周边、所述转接垫与所述柱状凸块；以及至少一第二芯片，位于所述间隔层的重布线层上，并电性连接到所述间隔层的重布线层上。
2.如权利要求1所述的多芯片晶圆级半导体封装构造，其特征在于：所述第一封装胶材具有一开口，所述开口裸露所述间隔层的重布线层的一中央区的数个重分布接垫，所述第二芯片位于所述开口内的重布线层的中央区上。
3.如权利要求1所述的多芯片晶圆级半导体封装构造，其特征在于：所述第一封装胶材另包覆所述间隔层的重布线层的一中央区及所述第二芯片。
4.如权利要求1所述的多芯片晶圆级半导体封装构造，其特征在于：所述第一封装胶材为光刻胶、环氧树脂、压合片或激光活化材料。
5.如权利要求1所述的多芯片晶圆级半导体封装构造，其特征在于：所述多芯片晶圆级半导体封装构造另包含：一第二封装胶材，位于所述第一封装胶材及所述间隔层的重布线层上，以包覆所述重布线层的一中央区及所述第二芯片。
6.如权利要求5所述的多芯片晶圆级半导体封装构造，其特征在于：所述第二封装胶材为环氧树脂。
7.如权利要求1所述的多芯片晶圆级半导体封装构造，其特征在于：所述间隔层是选自硅间隔层、玻璃间隔层、有机间隔层或氮化铝间隔层。
8.如权利要求1所述的多芯片晶圆级半导体封装构造，其特征在于：每一所述柱状凸块的一底端具有一预焊料，以焊接结合所述重布线电路层的第一表面裸露的数个第一接垫。
9.如权利要求1所述的多芯片晶圆级半导体封装构造，其特征在于：所述重布线电路层的第二表面具有数个第二接垫，所述第二接垫分别结合有一外接凸块。
10.一种多芯片晶圆级半导体封装构造，其特征在于：所述多芯片晶圆级半导体封装构造包含：
一重布线电路层，具有一第一表面及一第二表面，所述第一表面设有数个第一接垫，及所述第二表面设有数个第二接垫；
至少一第一芯片，位于所述重布线电路层的第一表面上，并设有数个第一焊垫，所述第一焊垫电性连接到所述重布线电路层的第一接垫上；
一间隔层，位于所述重布线电路层的第一表面上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个导通孔及数个柱状凸块，所述导通孔位于所述间隔层内并连接在所述转接垫及重布线层之间，所述重布线层裸露有数个重分布接垫，所述柱状凸块结合在所述间隔层的转接垫及所述重布线电路层的第一接垫之间，且所述柱状凸块排列在所述第一芯片的周边；
一第一封装胶材，位于所述重布线电路层的第一表面上，并包覆所述第一芯片、所述间隔层的重布线层的周边、所述转接垫与所述柱状凸块；以及
至少一第二芯片，位于所述间隔层的重布线层上，并设有数个第二焊垫，所述第二焊垫电性连接到所述间隔层的重分布接垫上。
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