CN112038330B - 一种多芯片堆叠的三维扇出型封装结构及其封装方法 - Google Patents
一种多芯片堆叠的三维扇出型封装结构及其封装方法 Download PDFInfo
- Publication number
- CN112038330B CN112038330B CN202011083683.3A CN202011083683A CN112038330B CN 112038330 B CN112038330 B CN 112038330B CN 202011083683 A CN202011083683 A CN 202011083683A CN 112038330 B CN112038330 B CN 112038330B
- Authority
- CN
- China
- Prior art keywords
- chip
- layer
- metal
- rewiring
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 109
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 243
- 229910052751 metal Inorganic materials 0.000 claims abstract description 243
- 239000005022 packaging material Substances 0.000 claims description 35
- 239000002131 composite material Substances 0.000 claims description 27
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 26
- 239000011248 coating agent Substances 0.000 claims description 19
- 238000000576 coating method Methods 0.000 claims description 19
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 19
- 229910000679 solder Inorganic materials 0.000 claims description 19
- 238000009713 electroplating Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 13
- 229910052759 nickel Inorganic materials 0.000 claims description 13
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 12
- 239000010931 gold Substances 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 12
- 238000005476 soldering Methods 0.000 claims description 12
- 239000000853 adhesive Substances 0.000 claims description 9
- 230000001070 adhesive effect Effects 0.000 claims description 9
- 238000000227 grinding Methods 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 8
- 150000002739 metals Chemical class 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 161
- 238000000465 moulding Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- VKLKXFOZNHEBSW-UHFFFAOYSA-N 5-[[3-[(4-morpholin-4-ylbenzoyl)amino]phenyl]methoxy]pyridine-3-carboxamide Chemical compound O1CCN(CC1)C1=CC=C(C(=O)NC=2C=C(COC=3C=NC=C(C(=O)N)C=3)C=CC=2)C=C1 VKLKXFOZNHEBSW-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- HTSGKJQDMSTCGS-UHFFFAOYSA-N 1,4-bis(4-chlorophenyl)-2-(4-methylphenyl)sulfonylbutane-1,4-dione Chemical compound C1=CC(C)=CC=C1S(=O)(=O)C(C(=O)C=1C=CC(Cl)=CC=1)CC(=O)C1=CC=C(Cl)C=C1 HTSGKJQDMSTCGS-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明公开了一种多芯片堆叠的三维扇出型封装结构及其封装方法,属于半导体封装技术领域。其第二封装体堆叠设置在第一封装体的上方,并通过再布线金属层Ⅱ(6)实现电信连接,所述芯片Ⅰ(4)依次通过金属引脚(44)、再布线金属层Ⅱ(6)与芯片Ⅱ(8)连接,和/或所述芯片Ⅰ(4)依次通过金属引脚(44)、再布线金属层Ⅱ(6)、金属互联柱(53)、再布线金属层Ⅰ(3)将电信号向下传导。该封装结构解决了现有的三维扇出型封装结构无法应用于超高密度多芯片模组的问题。
Description
技术领域
本发明涉及一种多芯片堆叠的三维扇出型封装结构及其封装方法,属于芯片封装技术领域。
背景技术
扇出型的英文全称为(Fan-Out Packaging;FOP),中文全称为(扇出型封装),其采取将芯片内引脚拉线出来的方式,让多种不同裸晶埋进去,通过高密度再布线相连,提高互联密度,并缩短了芯片之间距离,降低了封装厚度并节省空间,提高了互联性能。然而对于多颗芯片密集封装,扇出后的面积过大,封装密度不足,无法应用于超高密度多芯片模组。
发明内容
承上所述,本发明的目的在于克服现有芯片封装结构的不足,提供一种多芯片堆叠的三维扇出型封装结构及其封装方法,以解决现有的三维扇出型封装结构无法应用于超高密度多芯片模组的问题。
本发明的目的是这样实现的:
本发明提供了一种多芯片堆叠的三维扇出型封装结构,其由下而上依次包括第一封装体、再布线金属层Ⅱ和第二封装体,所述第二封装体堆叠设置在第一封装体的上方,并通过再布线金属层Ⅱ实现电信连接,
所述第一封装体包括再布线金属层Ⅰ、芯片Ⅰ封装体、若干个金属互联柱、塑封料Ⅰ,
所述芯片Ⅰ封装体包括芯片Ⅰ、金属引脚、芯片绝缘层和芯片塑封料,所述芯片Ⅰ正装在再布线金属层Ⅰ的上表面,所述芯片绝缘层覆盖芯片Ⅰ的正面,并设有芯片绝缘层开口露出芯片Ⅰ的芯片电极,所述金属引脚通过芯片绝缘层开口与芯片电极连接,所述芯片塑封料塑封金属引脚,
所述金属互联柱设置在芯片Ⅰ封装体的周围并与再布线金属层Ⅰ连接,所述塑封料Ⅰ于再布线金属层Ⅰ上方包封芯片Ⅰ封装体和金属互联柱,其上表面与金属互联柱的顶端、芯片Ⅰ封装体的顶端齐平;
所述再布线金属层Ⅱ的上表面设置上层复合金属焊盘,所述上层复合金属焊盘上设置金属合金层;
所述第二封装体包括若干个芯片Ⅱ、芯片下凸块金属、焊球、底填胶和塑封料Ⅱ,所述芯片下凸块金属设置于芯片Ⅱ的正面,所述芯片Ⅱ依次通过芯片下凸块金属、焊球、金属合金层与再布线金属层Ⅱ的上层复合金属焊盘倒装连接;
所述底填胶填充芯片Ⅱ底部及其芯片间隙,所述塑封料Ⅱ于再布线金属层Ⅱ上方塑封芯片Ⅱ,并露出芯片Ⅱ的背面;
所述芯片Ⅰ依次通过金属引脚、再布线金属层Ⅱ与芯片Ⅱ连接,和/或所述芯片Ⅰ依次通过金属引脚、再布线金属层Ⅱ、金属互联柱、再布线金属层Ⅰ将电信号向下传导。
进一步地,所述第一封装体的塑封料Ⅰ还塑封被动元件Ⅰ,所述被动元件Ⅰ设置于再布线金属层Ⅰ的上表面。
进一步地,所述第一封装体还包括粘结剂,所述芯片Ⅰ封装体的芯片Ⅰ的背面通过粘结剂与再布线金属层Ⅰ连接。
进一步地,所述第二封装体的塑封料Ⅱ还塑封被动元件Ⅱ,所述被动元件Ⅱ设置于再布线金属层Ⅱ的上表面。
进一步地,所述上层复合金属焊盘包括铜层和镍层,所述镍层覆盖铜层之上。
进一步地,所述金属合金层包括金层和焊锡层,所述焊锡层覆盖金层。
进一步地,还包括金属微凸块和球栅阵列焊球,所述金属微凸块设置于再布线金属层Ⅰ的下方与其焊盘连接,所述球栅阵列焊球通过金属微凸块与再布线金属层Ⅰ连接。
本发明还提供了一种三维扇出型封装结构的封装方法, 其实施步骤如下:
骤一、取一临时载片L1,并在上表面制备可释放涂层L2;
步骤二、在可释放涂层L2上方通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅰ,所述再布线金属层Ⅰ的上表面设置有芯片预留区域和上层焊盘、其下表面设置有底层焊盘;
步骤三、在再布线金属层Ⅰ上,通过光刻与电镀的工艺,形成与叠层芯片互联的金属柱Ⅱ,金属柱Ⅱ分布在芯片预留区域的周围,与再布线金属层Ⅰ的上层焊盘连接;
步骤四、将芯片Ⅰ封装体的芯片Ⅰ的背面通过粘结剂贴装到再布线金属层Ⅰ的芯片预留区域上,芯片Ⅰ的金属柱Ⅱ朝上;
所述芯片Ⅰ封装体包括芯片Ⅰ、金属引脚、芯片绝缘层和芯片塑封料,所述芯片绝缘层覆盖芯片Ⅰ的正面,并设有芯片绝缘层开口露出芯片Ⅰ的芯片电极,所述金属引脚通过芯片绝缘层开口与芯片电极连接,所述芯片塑封料塑封金属引脚,芯片Ⅰ的金属引脚外露出第一封装体;
步骤五、于再布线金属层Ⅰ上方用塑封料将芯片Ⅰ封装体、金属柱Ⅱ进行第一次包封,形成第一封装体,并通过研磨的方式,将芯片Ⅰ封装体的芯片Ⅰ的金属引脚和再布线金属层Ⅰ上互联金属柱Ⅱ露出;
步骤六、在塑封圆片表面通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅱ的下层焊盘 ;
步骤七、再次通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅱ,并形成再布线金属层Ⅱ的上层复合金属焊盘和金属合金层,所述金属合金层包括金层和焊锡层,所述焊锡层覆盖金层;
步骤八、通过倒装的方式贴装芯片Ⅱ,具体地,芯片Ⅱ下方设置芯片下凸块金属,芯片Ⅱ依次通过芯片下凸块金属、焊球、金属合金层与再布线金属层Ⅱ的上层复合金属焊盘倒装连接;所述再布线金属层Ⅱ的上表面设置上层复合金属焊盘,所述上层复合金属焊盘包括铜层和镍层,所述镍层覆盖铜层之上;
步骤九、用底填胶填充同一封装体的芯片Ⅱ底部及其芯片间隙;
步骤十、于再布线金属层Ⅱ上用塑封料将芯片Ⅱ进行第二次包封,形成第二封装体;
步骤十一、通过研磨工艺减薄第二封装体的芯片Ⅱ背面的塑封料,并暴露出芯片Ⅱ的背面硅面;
步骤十二、将临时载片L1上可释放涂层L2反应掉,将临时载片L1从塑封圆片上取下,露出封装体预留的底层焊盘;塑封料表面通过电镀以及填充绝缘材料形成外接金属微凸块,通过回流工艺形成外接球栅阵列焊球;
步骤十三、将完成上述塑封的圆片切割成复数颗单颗封装体。
进一步地,上述工艺还包括步骤:步骤四中,还包括被动元件Ⅰ,所述被动元件Ⅰ设置于再布线金属层Ⅰ的上表面,与其上层焊盘连接;步骤五中,第一封装体的塑封料Ⅰ还塑封被动元件Ⅰ。
进一步地,上述工艺还包括步骤:步骤八中,还包括被动元件Ⅰ,所述被动元件Ⅰ焊接到再布线金属层Ⅱ上,与其上层复合金属焊盘连接;步骤十中,第二封装体的塑封料还塑封被动元件Ⅰ。
有益效果
1、本发明多芯片堆叠的扇出型封装结构,兼顾扇出型封装布线密度大,互联间距小的优点,并通过三维堆叠的方式有效利用了垂直方向的空间;
2、基于本发明提供的该种封装结构及其制造方法获得的最终单颗产品,除了露出的金属锡球凸点外及功能芯片背面硅外,将全部由塑封胶包裹,形成良好的机械强度;使用再布线作为同层芯片之间互联电路,形成平面方向的扇出型结构;利用垂直方向的互联金属柱Ⅱ将上层的第一封装体的再布线金属层Ⅰ与下层第二封装体内的再布线金属层Ⅱ互联,进而形成下层芯片Ⅰ与上层芯片Ⅱ之间的三维互联;最终实现功能芯片间的三维扇出型互联,用更小尺寸形成高密度互联,相比传统的扇出型封装结构或三维堆叠工艺,该方案集成度更高且更有利于实现。
附图说明
图1为本发明一种多芯片堆叠的三维扇出型封装结构的实施例的剖面示意图;
图2至图4为图1中第一封装体内的芯片Ⅰ与被动元件Ⅰ的分布示意图;
图5A到图5M为图1的实施例的一种多芯片堆叠的三维扇出型封装结构的封装方法的制作流程示意图;
主要元件符号说明
再布线金属层Ⅰ3
芯片Ⅰ4
金属引脚44
芯片绝缘层46
芯片塑封料48
上层焊盘51
金属互联柱53
塑封料Ⅰ55
铜层71
镍层72
金属合金层73
芯片下凸块金属75
芯片Ⅱ8
底填胶83
塑封料Ⅱ86
底层焊盘91
金属微凸块93
球栅阵列焊球95
载片L1
可释放涂层L2。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明,在附图中示出了本发明的示例性实施例,从而本公开将本发明的范围充分地传达给本领域的技术人员。然而,本发明可以以许多不同的形式实现,并且不应被解释为限制于这里阐述的实施例。
下面结合附图和实施例对本发明进行进一步地说明。
本发明一种多芯片堆叠的三维扇出型封装结构,其由下而上依次包括第一封装体、再布线金属层Ⅱ6和第二封装体,所述第二封装体堆叠设置在第一封装体的上方,并通过再布线金属层Ⅱ6连接电信连接,如图1至4所示。
所述第一封装体包括再布线金属层Ⅰ3、芯片Ⅰ封装体、若干个金属互联柱53、塑封料Ⅰ55,再布线金属层Ⅰ3的上表面设有芯片Ⅰ封装体、金属互联柱53的预留上层焊盘51,其下表面设有底层焊盘91。
所述芯片Ⅰ封装体包括芯片Ⅰ4、金属引脚44、芯片绝缘层46和芯片塑封料48,所述芯片Ⅰ4正装在再布线金属层Ⅰ3的上表面,具体地,还可以在再布线金属层Ⅰ3的正面设置粘结剂42,所述芯片Ⅰ封装体的芯片Ⅰ4的背面通过粘结剂42与再布线金属层Ⅰ3连接。
所述芯片绝缘层46覆盖芯片Ⅰ4的正面,并设有芯片绝缘层开口露出芯片Ⅰ4的芯片电极,所述金属引脚44通过芯片绝缘层开口与芯片Ⅰ4的芯片电极41连接,所述芯片塑封料48塑封金属引脚44。芯片Ⅰ4的金属引脚44外露出第一封装体。
所述金属互联柱53设置在芯片Ⅰ封装体的周围并与再布线金属层Ⅰ3连接,所述塑封料Ⅰ55于再布线金属层Ⅰ3上方包封芯片Ⅰ封装体和金属互联柱53,其上表面与金属互联柱53的顶端、芯片Ⅰ封装体的顶端齐平;
所述再布线金属层Ⅱ6的上表面设置上层复合金属焊盘,上层复合金属焊盘包括铜层71和镍层72,所述镍层72覆盖铜层71之上。所述再布线金属层Ⅱ6的下表面设置芯片Ⅰ封装体的芯片Ⅰ4、金属互联柱53的下层焊盘 56。所述再布线金属层Ⅱ6包括多层金属层以及绝缘层。
所述上层复合金属焊盘上设置金属合金层,73金属合金层73包括金层和焊锡层,所述焊锡层覆盖金层;
所述第二封装体包括若干个芯片Ⅱ8、芯片下凸块金属75、焊球74、底填胶83和塑封料Ⅱ86,芯片Ⅱ8为功能芯片。所述芯片下凸块金属75设置于芯片Ⅱ8的正面,所述芯片Ⅱ8依次通过芯片下凸块金属75、焊球74、金属合金层与再布线金属层Ⅱ6的上层复合金属焊盘倒装连接;
所述底填胶83填充芯片Ⅱ8底部及其芯片间隙,所述塑封料Ⅱ86于再布线金属层Ⅱ6上方塑封芯片Ⅱ8,并露出芯片Ⅱ8的背面;
所述芯片Ⅰ4依次通过金属引脚44、再布线金属层Ⅱ6与芯片Ⅱ8连接,和/或所述芯片Ⅰ4依次通过金属引脚44、再布线金属层Ⅱ6、金属互联柱53、再布线金属层Ⅰ3将电信号向下传导,使得芯片Ⅰ4的每一个金属引脚44通过再布线金属层Ⅱ6跟至少一个金属互联柱53相连接或与至少一个芯片Ⅱ8相连接。再布线金属层Ⅰ3的下方还可以设置金属微凸块93和球栅阵列焊球95,所述金属微凸块93设置于再布线金属层Ⅰ3的下方与其底层焊盘91连接,所述球栅阵列焊球95通过金属微凸块93与再布线金属层Ⅰ3连接。
本发明一种多芯片堆叠的三维扇出型封装结构的上述实施例,通过堆叠在第一封装体上方的第二封装体的再布线金属层Ⅱ6,第二封装体内包裹的芯片Ⅱ8与位于第二封装体内的再布线路的焊盘互联,进而与第一封装体内芯片Ⅰ4以及再布线金属层Ⅰ3形成三维互联。
本发明一种多芯片堆叠的三维扇出型封装结构,其第一封装体的塑封料Ⅰ55还塑封电阻、电感等被动元件Ⅰ41,所述被动元件Ⅰ41设置于再布线金属层Ⅰ3的上表面。如图2至4所示。可选地,其第二封装体的塑封料Ⅱ86还塑封电阻、电感等被动元件Ⅱ,所述被动元件Ⅱ设置于再布线金属层Ⅱ6的上表面。
本发明提供了一种多芯片堆叠的三维扇出型封装结构的封装方法, 其实施步骤如下:
步骤一、如图5A所示,取一临时载片L1,并在上表面制备可释放涂层L2,可释放涂层L2由聚合物层、金属化合物层以及金属薄膜层的一种或多种组成,通过激光照射或烘烤可以释放载片L1,实现解键合。
步骤二、如图5B所示,在可释放涂层L2上方通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅰ3,同时所述再布线金属层Ⅰ3的上表面设置有芯片预留区域和上层焊盘51、其下表面设置有底层焊盘91。
步骤三、如图5C所示,在再布线金属层Ⅰ3上,通过光刻与电镀的工艺,形成与叠层芯片互联的金属柱Ⅱ53,金属柱Ⅱ53分布在芯片预留区域的周围,与再布线金属层Ⅰ3的上层焊盘51连接。
步骤四、如图5D所示,将芯片Ⅰ封装体的芯片Ⅰ4的背面通过粘结剂42贴装到再布线金属层Ⅰ3的芯片预留区域上,芯片Ⅰ4的金属柱Ⅱ44朝上。
所述芯片Ⅰ封装体包括芯片Ⅰ4、金属引脚44、芯片绝缘层46和芯片塑封料48,所述绝缘层覆盖芯片Ⅰ4的正面,并设有芯片绝缘层开口露出芯片Ⅰ4的芯片电极41,所述金属引脚44通过芯片绝缘层开口与芯片电极41的连接,所述芯片塑封料48塑封金属引脚44。芯片Ⅰ4的金属引脚44外露出第一封装体。
步骤五、如图5E所示,于再布线金属层Ⅰ3上方用塑封料53将芯片Ⅰ封装体、金属柱Ⅱ53进行第一次包封,形成第一封装体,并通过研磨的方式,将芯片Ⅰ封装体的芯片Ⅰ4的金属引脚44和再布线金属层Ⅰ3上互联金属柱Ⅱ53露出;
步骤六、如图5F所示,在塑封圆片表面通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅱ6的下层焊盘 56。
步骤七、如图5G所示,再次通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅱ6,并形成再布线金属层Ⅱ6的上层复合金属焊盘和金属合金层73,所述金属合金层73包括金层和焊锡层,所述焊锡层覆盖金层。
步骤八、如图5H所示,通过倒装的方式贴装芯片Ⅱ8,具体地,芯片Ⅱ8下方设置芯片下凸块金属75,芯片Ⅱ8依次通过芯片下凸块金属75、焊球74、金属合金层与再布线金属层Ⅱ6的上层复合金属焊盘倒装连接;所述再布线金属层Ⅱ6的上表面设置上层复合金属焊盘,所述上层复合金属焊盘包括铜层71和镍层72,所述镍层72覆盖铜层71之上。
步骤九、如图5I所示,用底填胶83填充同一封装体的芯片Ⅱ8底部及其芯片间隙;
步骤十、如图5J所示,于再布线金属层Ⅱ6上用塑封料86将芯片Ⅱ8进行第二次包封,形成第二封装体。
步骤十一、如图5K所示,通过研磨工艺减薄第二封装体的芯片Ⅱ8背面的塑封料,并暴露出芯片Ⅱ8的背面硅面;所述研磨工艺包括机械研磨减薄、等离子体刻蚀、激光减薄方式的一种或几种方式叠加使用。
步骤十二、如图5L所示,将临时载片L1上可释放涂层L2反应掉,将临时载片L1从塑封圆片上取下,露出封装体预留的底层焊盘91;塑封料表面通过电镀以及填充绝缘材料形成外接金属微凸块93,通过回流工艺形成外接球栅阵列焊球95。
步骤十三、如图5M所示,将完成上述塑封的圆片切割成复数颗单颗封装体。
上述工艺还包括步骤:可选地,步骤四中,被动元件Ⅰ41可以设置于再布线金属层Ⅰ3的上表面,与其上层焊盘51连接。步骤五中,第一封装体的塑封料Ⅰ55还塑封被动元件Ⅰ41。
可选地,步骤八中,还包括被动元件Ⅰ160焊接到再布线金属层Ⅱ6上,与其上层复合金属焊盘连接。步骤十中,第二封装体的塑封料86还塑封被动元件Ⅰ160。
以上所述的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步地详细说明,所应理解的是,以上所述仅为本发明的具体实施方式而已,并不用于限定本发明的保护范围,在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (4)
1.一种多芯片堆叠的三维扇出型封装结构,其特征在于,其由下而上依次包括第一封装体、再布线金属层Ⅱ和第二封装体,所述第二封装体堆叠设置在第一封装体的上方,并通过再布线金属层Ⅱ实现电信连接,
所述第一封装体包括再布线金属层Ⅰ、芯片Ⅰ封装体、若干个金属互联柱、塑封料Ⅰ,
所述芯片Ⅰ封装体包括芯片Ⅰ、金属引脚、芯片绝缘层和芯片塑封料,所述芯片Ⅰ正装在再布线金属层Ⅰ的上表面,所述芯片绝缘层覆盖芯片Ⅰ的正面,并设有芯片绝缘层开口露出芯片Ⅰ的芯片电极,所述金属引脚通过芯片绝缘层开口与芯片电极连接,所述芯片塑封料塑封金属引脚,
所述金属互联柱设置在芯片Ⅰ封装体的周围并与再布线金属层Ⅰ连接,所述塑封料Ⅰ于再布线金属层Ⅰ上方包封芯片Ⅰ封装体和金属互联柱,其上表面与金属互联柱的顶端、芯片Ⅰ封装体的顶端齐平;
所述再布线金属层Ⅱ的上表面设置上层复合金属焊盘,所述上层复合金属焊盘上设置金属合金层;
所述第二封装体包括若干个芯片Ⅱ、芯片下凸块金属、焊球、底填胶和塑封料Ⅱ,所述芯片下凸块金属设置于芯片Ⅱ的正面,所述芯片Ⅱ依次通过芯片下凸块金属、焊球、金属合金层与再布线金属层Ⅱ的上层复合金属焊盘倒装连接;
所述底填胶填充芯片Ⅱ底部及其芯片间隙,所述塑封料Ⅱ于再布线金属层Ⅱ上方塑封芯片Ⅱ,并露出芯片Ⅱ的背面;
所述芯片Ⅰ依次通过金属引脚、再布线金属层Ⅱ与芯片Ⅱ连接,和/或所述芯片Ⅰ依次通过金属引脚、再布线金属层Ⅱ、金属互联柱、再布线金属层Ⅰ将电信号向下传导;
所述第一封装体的塑封料Ⅰ还塑封被动元件Ⅰ,所述被动元件Ⅰ设置于再布线金属层Ⅰ的上表面,所述第一封装体还包括粘结剂,所述芯片Ⅰ封装体的芯片Ⅰ的背面通过粘结剂与再布线金属层Ⅰ连接,所述第二封装体的塑封料Ⅱ还塑封被动元件Ⅱ,所述被动元件Ⅱ设置于再布线金属层Ⅱ的上表面,所述上层复合金属焊盘包括铜层和镍层,所述镍层覆盖铜层之上,所述金属合金层包括金层和焊锡层,所述焊锡层覆盖金层,还包括金属微凸块和球栅阵列焊球,所述金属微凸块设置于再布线金属层Ⅰ的下方与其焊盘连接,所述球栅阵列焊球通过金属微凸块与再布线金属层Ⅰ连接。
2.如权利要求1所述的三维扇出型封装结构,其特征在于,所述三维扇出型封装结构的封装方法, 其实施步骤如下:
步骤一、取一临时载片,并在上表面制备可释放涂层;
步骤二、在可释放涂层上方通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅰ,所述再布线金属层Ⅰ的上表面设置有芯片预留区域和上层焊盘、其下表面设置有底层焊盘;
步骤三、在再布线金属层Ⅰ上,通过光刻与电镀的工艺,形成与叠层芯片互联的金属柱Ⅱ,金属柱Ⅱ分布在芯片预留区域的周围,与再布线金属层Ⅰ的上层焊盘连接;
步骤四、将芯片Ⅰ封装体的芯片Ⅰ的背面通过粘结剂贴装到再布线金属层Ⅰ的芯片预留区域上,芯片Ⅰ的金属柱Ⅱ朝上;
所述芯片Ⅰ封装体包括芯片Ⅰ、金属引脚、芯片绝缘层和芯片塑封料,所述芯片绝缘层覆盖芯片Ⅰ的正面,并设有芯片绝缘层开口露出芯片Ⅰ的芯片电极,所述金属引脚通过芯片绝缘层开口与芯片电极连接,所述芯片塑封料塑封金属引脚,芯片Ⅰ的金属引脚外露出第一封装体;
步骤五、于再布线金属层Ⅰ上方用塑封料将芯片Ⅰ封装体、金属柱Ⅱ进行第一次包封,形成第一封装体,并通过研磨的方式,将芯片Ⅰ封装体的芯片Ⅰ的金属引脚和再布线金属层Ⅰ上互联金属柱Ⅱ露出;
步骤六、在塑封圆片表面通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅱ的下层焊盘;
步骤七、再次通过多次光刻、电镀以及绝缘披覆形成再布线金属层Ⅱ,并形成再布线金属层Ⅱ的上层复合金属焊盘和金属合金层,所述金属合金层包括金层和焊锡层,所述焊锡层覆盖金层;
步骤八、通过倒装的方式贴装芯片Ⅱ,具体地,芯片Ⅱ下方设置芯片下凸块金属,芯片Ⅱ依次通过芯片下凸块金属、焊球、金属合金层与再布线金属层Ⅱ的上层复合金属焊盘倒装连接;所述再布线金属层Ⅱ的上表面设置上层复合金属焊盘,所述上层复合金属焊盘包括铜层和镍层,所述镍层覆盖铜层之上;
步骤九、用底填胶填充同一封装体的芯片Ⅱ底部及其芯片间隙;
步骤十、于再布线金属层Ⅱ上用塑封料将芯片Ⅱ进行第二次包封,形成第二封装体;
步骤十一、通过研磨工艺减薄第二封装体的芯片Ⅱ背面的塑封料,并暴露出芯片Ⅱ的背面硅面;
步骤十二、将临时载片上可释放涂层反应掉,将临时载片从塑封圆片上取下,露出封装体预留的底层焊盘;塑封料表面通过电镀以及填充绝缘材料形成外接金属微凸块,通过回流工艺形成外接球栅阵列焊球;
步骤十三、将完成上述塑封的圆片切割成复数颗单颗封装体。
3.如权利要求2所述的三维扇出型封装结构,其特征在于,上述方法还包括步骤:步骤四中,还包括被动元件Ⅰ,所述被动元件Ⅰ设置于再布线金属层Ⅰ的上表面,与其上层焊盘连接;步骤五中,第一封装体的塑封料Ⅰ还塑封被动元件Ⅰ。
4.如权利要求3所述的三维扇出型封装结构,其特征在于,上述方法还包括步骤:步骤八中,还包括被动元件Ⅰ,所述被动元件Ⅰ焊接到再布线金属层Ⅱ上,与其上层复合金属焊盘连接;步骤十中,第二封装体的塑封料还塑封被动元件Ⅰ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011083683.3A CN112038330B (zh) | 2020-10-12 | 2020-10-12 | 一种多芯片堆叠的三维扇出型封装结构及其封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011083683.3A CN112038330B (zh) | 2020-10-12 | 2020-10-12 | 一种多芯片堆叠的三维扇出型封装结构及其封装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112038330A CN112038330A (zh) | 2020-12-04 |
CN112038330B true CN112038330B (zh) | 2024-09-03 |
Family
ID=73572595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011083683.3A Active CN112038330B (zh) | 2020-10-12 | 2020-10-12 | 一种多芯片堆叠的三维扇出型封装结构及其封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112038330B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117751437A (zh) * | 2021-08-19 | 2024-03-22 | 华为技术有限公司 | 多芯片系统及其制备方法、光接收机和终端 |
CN114050111A (zh) * | 2021-11-16 | 2022-02-15 | 江苏芯德半导体科技有限公司 | 一种扇出型封装方法及扇出型封装结构 |
TWI810841B (zh) * | 2022-03-09 | 2023-08-01 | 力成科技股份有限公司 | 封裝元件及其製作方法 |
CN114792669A (zh) * | 2022-06-22 | 2022-07-26 | 甬矽半导体(宁波)有限公司 | 三维封装结构及其制作方法和电子设备 |
CN115527871A (zh) * | 2022-10-14 | 2022-12-27 | 立芯精密智造(昆山)有限公司 | 多芯片封装方法及封装结构 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN212461681U (zh) * | 2020-10-12 | 2021-02-02 | 长电集成电路(绍兴)有限公司 | 一种多芯片堆叠的三维扇出型封装结构 |
CN212570991U (zh) * | 2020-10-12 | 2021-02-19 | 长电集成电路(绍兴)有限公司 | 一种多芯片堆叠的三维扇出型封装结构 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG190487A1 (en) * | 2011-11-14 | 2013-06-28 | United Test & Assembly Ct Lt | Semiconductor packages and methods of packaging semiconductor devices |
CN103887291B (zh) * | 2014-04-02 | 2017-01-04 | 华进半导体封装先导技术研发中心有限公司 | 三维扇出型PoP封装结构及制造工艺 |
-
2020
- 2020-10-12 CN CN202011083683.3A patent/CN112038330B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN212461681U (zh) * | 2020-10-12 | 2021-02-02 | 长电集成电路(绍兴)有限公司 | 一种多芯片堆叠的三维扇出型封装结构 |
CN212570991U (zh) * | 2020-10-12 | 2021-02-19 | 长电集成电路(绍兴)有限公司 | 一种多芯片堆叠的三维扇出型封装结构 |
Also Published As
Publication number | Publication date |
---|---|
CN112038330A (zh) | 2020-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN112038330B (zh) | 一种多芯片堆叠的三维扇出型封装结构及其封装方法 | |
US9293449B2 (en) | Methods and apparatus for package on package devices with reversed stud bump through via interconnections | |
US11244939B2 (en) | Package structure and method of forming the same | |
US9748216B2 (en) | Apparatus and method for a component package | |
CN101877348B (zh) | 用于堆叠的管芯嵌入式芯片堆积的系统和方法 | |
US20180211936A1 (en) | Thin fan-out multi-chip stacked package structure and manufacturing method thereof | |
CN104505382A (zh) | 一种圆片级扇出PoP封装结构及其制造方法 | |
CN107622996B (zh) | 三维高密度扇出型封装结构及其制造方法 | |
CN113725153B (zh) | 多层多芯片扇出型三维集成封装方法及结构 | |
US10985101B2 (en) | Semiconductor package and manufacturing method thereof | |
CN112038305A (zh) | 一种多芯片超薄扇出型封装结构及其封装方法 | |
CN115547961A (zh) | 高密度集成式三维立体芯片封装结构及其制造方法 | |
CN114497019A (zh) | 一种多芯片立体集成结构及制作方法 | |
CN114220775A (zh) | 半导体装置封装以及形成半导体装置封装的方法 | |
CN115527972A (zh) | 高密度互联三维集成器件封装结构及其制造方法 | |
US11670600B2 (en) | Panel level metal wall grids array for integrated circuit packaging | |
CN215183916U (zh) | 一种多芯片三维堆叠扇出型封装结构 | |
CN110634832A (zh) | 一种基于硅通孔转接板的封装结构及其制作方法 | |
CN212570991U (zh) | 一种多芯片堆叠的三维扇出型封装结构 | |
CN117766515A (zh) | 一种多芯片高密度垂直互联封装结构及其制造方法 | |
CN110310929B (zh) | 封装、叠层封装结构及制造叠层封装结构的方法 | |
CN107919333B (zh) | 一种三维pop封装结构及其封装方法 | |
US11616017B2 (en) | Integrated circuit package structure, integrated circuit package unit and associated packaging method | |
US11824001B2 (en) | Integrated circuit package structure and integrated circuit package unit | |
CN212461681U (zh) | 一种多芯片堆叠的三维扇出型封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |