CN114220775A - 半导体装置封装以及形成半导体装置封装的方法 - Google Patents

半导体装置封装以及形成半导体装置封装的方法 Download PDF

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游明志
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Abstract

提供一种半导体装置封装以及形成半导体装置封装的方法。半导体装置封装包括基板、第一封装部件、第二封装部件、以及至少一个虚设晶粒。第一封装部件以及第二封装部件设置于基板之上，且结合至基板。第一封装部件以及第二封装部件为提供不同功能的不同类型的电子部件。虚设晶粒设置于基板之上，且附接至基板。虚设晶粒位在第一封装部件以及第二封装部件之间，且与基板电性隔绝。

Description

半导体装置封装以及形成半导体装置封装的方法
技术领域
本公开是有关于一种半导体装置封装以及形成半导体装置封装的方法。
背景技术
半导体装置是用于各种电子应用中，例如，个人电脑、移动电话、数码相机、和其他电子装备。通常通过以下方式制造半导体装置：依次在半导体基板上沉积绝缘层或介电层、导电层、和半导体材料层，并使用微影技术图案化各种材料层以在其上形成电路部件和元件。一般来说，多个集成电路在单个半导体晶圆上制造，且晶圆上的个别的晶粒通过沿着切割线(scribe line)在集成电路之间切割而被分离。一般来说，个别的晶粒以例如多芯片模块(multi-chip modules,MCM)或其他的封装类型而被分别地封装。
一种用于半导体的较小的封装类型封装为覆晶芯片级封装(flip chip chip-scale package,FcCSP)，其中半导体晶粒被颠倒放置于基板上，且使用凸块结合到基板。基板具有线路布线以将晶粒上的凸块连接到基板上的接触垫，接触垫具有较大的覆盖面积(footprint)。焊球阵列形成于基板的相反侧上，且用来将封装晶粒电性连接到终端应用。
虽然现有的封装结构以及用于制造封装结构的方法大致已足以满足其预期的目的，但其并非在所有方面完全地令人满意。
发明内容
根据一些实施例，提供一种半导体装置封装。半导体装置封装包括基板、第一封装部件、第二封装部件、以及至少一虚设晶粒。第一封装部件以及第二封装部件设置于基板之上，且结合至基板。第一封装部件以及第二封装部件为提供不同功能的不同类型的电子部件。虚设晶粒设置于基板之上，且附接至基板。虚设晶粒位在第一封装部件以及第二封装部件之间，且与基板电性隔绝。
根据一些实施例，提供一种半导体装置封装。半导体装置封装包括基板、第一封装部件、第二封装部件、以及虚设晶粒。基板具有第一表面。第一封装部件以及第二封装部件结合至第一表面。第一封装部件以及第二封装部件为提供不同功能的不同类型的电子部件。虚设晶粒附接到第一表面。虚设晶粒位在第一封装部件以及第二封装部件之间的间隙中，且与基板电性隔绝。虚设晶粒的热膨胀系数(CTE)相似于基板的热膨胀系数。
根据一些实施例，提供一种形成半导体装置封装的方法。此方法包括将第一封装部件以及第二封装部件结合至基板。第一封装部件以及第二封装部件为提供不同功能的不同类型的电子部件。此方法还包括将至少一虚设晶粒附接至基板。虚设晶粒位在第一封装部件以及第二封装部件之间，且与基板电性隔绝。
附图说明
当结合附图阅读时，根据以下实施方式能最好地理解本公开的各方面。应注意的是，根据业界中的标准实践，各种特征未必按比例绘制。实际上，为了论述的清晰性，各种特征的尺寸可以任意地增加或减小。
图1A至图1D是根据一些实施例的用于形成半导体装置封装的过程的各种阶段的剖面图。
图2A至图2E是根据一些实施例的半导体装置封装的平面图。
图3A至图3E是根据一些实施例的半导体装置封装的平面图。
图4A至图4C是根据一些实施例的半导体装置封装的剖面图，其中虚设晶粒具有不同的剖面形状。
图5A以图5B是根据一些实施例的半导体装置封装的剖面图以及平面图。
图6绘示根据一些实施例的用于形成半导体装置封装的流程图。
其中，附图标记说明如下：
10：晶圆
12：基板
12A：主动表面
14：互连结构
16：导电特征
20：封装部件
20A：顶部表面
21：封装部件
21A：顶部表面
22：主体
22A：主动表面
24：互连结构
26：导电特征
30：基板
30A：第一表面
30B：第二表面
30C：边缘
32：接触垫
34：接触垫
36：电性连接器
37：电性连接器
40：虚设晶粒
40’：虚设晶粒
40A：顶部表面
40B：底部表面
42：附接结构
44：底部填充元件
401：第一部分
402：第二部分
50：环
50A：顶部表面
50B：底部表面
50C：外边缘
52：附接结构
600：流程图
601：过程
602：过程
603：过程
604：过程
C：破裂
D1：第一距离
D2：第二距离
G1：间隙
G2：间隙
G3：间隙
G4：间隙
G5：间隙
G6：间隙
G7：间隙
W1：尺寸
W2：尺寸
Z：垂直方向
具体实施方式
以下公开提供了用于实现本公开的不同特征的许多不同的实施例或示例。以下描述部件和布置的特定示例以简化本公开。当然，这些仅是示例，且并不旨在进行限制。举例来说，在下方的描述中，在第二特征之上或上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成额外的特征的实施例，使得第一特征和第二特征可以不直接接触。除此之外，本公开可以在各个示例中重复参考数字及/或字母。此重复是出于简化和清晰的目的，并且其本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...上”等的空间相对术语，以便于描述如图所示的一个元件或特征与其他元件或特征的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖在使用或操作中的装置的不同方位。设备可以以其他方式定向(旋转90度或其他方位)，并且在此使用的空间相对描述语可以同样地被分别地解释。
本领域技术人员将理解说明书中的术语“实质上”，例如“实质上平坦”或“实质上共平面”等。在一些实施例中，形容词实质上可以被移除。在适用的情况下，术语“实质上”还可以包括具有“完全(entirely,completely)”、“全部(all)”等的实施例。在适用的情况下，术语“实质上”还可与90％或更高有关，例如95％或更高，特别是99％或更高，包括100％。此外，诸如“实质上平行”或“实质上垂直”的术语将被解读为不排除与指定排列的微小偏差，并且可包括例如高达10°的偏差。“实质上”一词不排除“完全”，例如，“实质上不含”Y的组合物可能完全不含Y。
例如“大约”的术语与特定距离或尺寸的结合应被解读为不排除与指定距离或尺寸的微小偏差，且可包括例如高达10％的偏差。有关于数值x的术语“大约”可表示x±5或10％。
根据本公开的各种实施例，提供一种包括虚设晶粒的半导体装置封装(结构)以及其形成方法。半导体装置封装的形成中的中间阶段根据一些实施例绘示。论述一些实施例的一些变化。在各种视图以及说明性实施例中，相似的参考符号用来指定相似的元件。根据一些实施例，一种半导体装置封装包括至少一个虚设晶粒，放置于两个相邻的功能性晶粒之间，以在例如封装经历掉落可靠度测试时，通过提供基板支撑来防止基板中的破裂(crack)。根据一些实施例，由于虚设晶粒具有相似于基板的热膨胀系数(coefficient ofthermal expansion,CTE)封装，虚设晶粒还可通过降低基板和随后形成的底部填充元件之间的热膨胀系数不匹配(mismatch)来防止或减少封装的翘曲(warpage)，且虚设晶粒可减少封装中所需的底部填充元件的量。因此，改善了半导体装置封装的可靠度。
将关于特定的内容描述实施例，即芯片级封装(Chip Scale Package,CSP)，尤其是覆晶芯片级封装(flip chip CSP,FcCSP)。然而，其他实施例也可以应用于其他封装技术，例如覆晶球栅阵列(flip chip ball grid array,FcBGA)封装以及其他封装技术，例如具有在二维半集成电路(two and a half dimensional integrated circuit,2.5DIC)结构或三维集成电路(three dimensional integrated circuit,3DIC)结构中的中介层(interposer)或其他主动芯片。在此论述的实施例将提供示例，以使得本公开的标的能够进行或使用，且本领域具有通常知识者将容易地理解可以进行的修改，同时保持在不同实施例的设想范围内。尽管以下可能将方法实施例论述为以特定顺序执行，但其他方法实施例可以任何逻辑顺序执行的步骤来考量。
图1A到图1D绘示根据本公开的一些实施例的半导体装置封装的形成中的中间阶段的剖面图。对应的过程也以示意图反映在图6所显示的流程中。在此描述的半导体装置封装为多芯片模块(multi-chip module,MCM)封装，包括整合于扇出(fan-out)重分布结构之上的至少两个不同功能的晶粒。
图1A绘示根据一些实施例的晶圆10的形成，晶圆10包括多个封装部件20(也可见于图1B)。封装部件20可为装置晶粒、封装等等。封装部件20可包括任何数量的晶粒、基板、晶体管、主动装置、被动装置等等。在一些实施例中，封装部件20包括基板12，基板12可为块体半导体基板(bulk semiconductor substrate)、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基板、绝缘体上覆锗(germanium-on-insulator,GOI)基板等等。半导体基板是由例如硅或锗的元素半导体、例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及/或锑化铟的化合物半导体、例如硅锗、磷化砷镓、砷化铝铟、铝砷化镓、砷化铟镓、磷化铟镓以及/或磷砷化镓铟的合金半导体，或其组合而形成。也可使用例如多层或梯度基板的其他基板。基板12可为掺杂的或未掺杂的。例如晶体管、电容器、电阻器、二极管等等的装置可形成于基板12的主动表面12A之中及/或之上。
在一些实施例中，封装部件20还包括互连结构14，互连结构14包括形成在主动表面12A上的一个或多个介电层以及分别的金属化图案。介电层中的金属化图案可在装置之间路由(route)电性信号，例如通过使用通孔(vias)以及/或迹线，且还可包括各种电性装置，例如电容器、电阻器、电感器等等。各种装置以及金属化图案可为互连的，以执行一个或多个功能。所述功能可包括存储器结构、处理结构、感测器、放大器、配电器、输入/输出电路等等。此外，例如导电柱(例如，包括例如铜的金属)的导电特征16形成于互连结构14之中及/或互连之上，以提供电性连接至外部电路以及装置。在一些实施例中，导电特征16从互连结构14突出以形成柱结构。
根据一些实施例，多个金属间介电质(inter-metallization dielectric,IMD)层可形成于互连结构14中。金属间介电质层可由例如低介电常数的介电材料，例如磷硅玻璃(phosphosilicate glass,PSG)、掺硼磷硅玻璃(boron-doped phosphosilicate glass,BPSG)、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、碳氧化硅(SiOxCy)、旋涂式玻璃(Spin-On-Glass)、旋涂式聚合物(Spin-On-Polymers)、碳化硅材料、其化合物、其混合物、其组合物等等，通过本领域现有的任何合适的方法(例如旋涂、化学气相沉积(Chemical Vapor Deposition,CVD)、等离子体增强化学气相沉积(plasma-enhancedchemical vapor deposition,PECVD)、高密度等离子体化学气相沉积(HDP-CVD)等等)而形成。金属化图案(或导电特征16之一)可形成于分别的金属间介电质中，例如通过使用光刻技术(photolithography technique)以将金属间介电质层上的光阻材料沉积且图案化，以暴露要变成金属化图案的金属间介电质层的部分。例如非等向性(anisotropic)的干蚀刻制程的蚀刻制程可用来制造金属间介电质层中对应到金属间介电质层的暴露部分的凹处(recess)以及/或开口。凹处以及/或开口可与扩散阻障层(diffusion barrier layer)对齐，且填充导电材料。扩散阻障层可包括一层或多层氮化钽、钽、氮化钛、钛、钴钨等等，或其组合，通过原子层沉积(Atomic Layer Deposition,ALD)等等而沉积。金属化图案的导电材料可包括铜、铝、钨、银、以及其组合等等，通过化学气相沉积、物理气相沉积(physicalvapor deposition,PVD)等等而沉积。在金属间介电质层上的任何过多的扩散阻障层以及/或导电材料可被移除，例如通过使用化学机械抛光(chemical mechanical polish,CMP)制程。
在图1B中，将晶圆10分离成单独的封装部件20。一般来说，封装部件20包括相同的电路，例如装置以及金属化图案，虽然它们也可能具有不同的电路。分离(singulation)制程可通过刀片切割(blade sawing)、激光分割(laser dicing)等等。
根据一些实施例，封装部件20的每一个(也称为主动或功能性晶粒)可包括一个或多个逻辑晶粒(例如，中央处理单元(central processing unit)、图形处理单元、可编程逻辑阵列(field programmable gate array,FPGA)、单芯片系统(system-on-chip,SoC)晶粒、微控制器等等)、存储器晶粒(例如，动态随机存取存储器(dynamic random accessmemory,DRAM)晶粒、静态随机存取存储器(static random access memory,SRAM)晶粒等等)、电源管理晶粒(例如，电源管理集成电路(power management integrated circuit,PMIC)晶粒)、射频(radio frequency,RF)晶粒、感测器晶粒、微机电系统(micro-electro-mechanical-system,MEMS)晶粒、信号处理晶粒(例如，数字信号处理(digital signalprocessing,DSP)晶粒等等)、前端晶粒(例如，模拟前端(analog front-end,AFE)晶粒)等等，或其组合。
图1C至图1D绘示封装部件以及虚设晶粒的封装中的中间阶段的剖面图，所述封装部件以及虚设晶粒是结合至另一个封装部件。分别的过程被显示为如图6中所显示的流程图600。在图1C至图1D中，基板30用来作为封装部件的示例，其他封装部件结合于基板30上。
基板30可用来提供被封装于半导体装置封装中的半导体装置(将在后面描述)和外部电路和装置(未显示)之间的电性连接。在一些实施例中，基板30为中介层基板，其中没有主动装置(例如，晶体管以及二极管)以及被动装置(例如，电阻器、电容器、电感器等等)。在一些替代性实施例中，基板30为装置基板，其包括在装置基板上或在装置基板中的主动以及/或被动装置。基板30可为半导体基板或介电基板。当为半导体基板时，基板30可为块体半导体基板、绝缘体上覆半导体(SOI)基板、绝缘体上覆锗(GOI)基板等等。基板30的半导体材料可为硅、锗、包括硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟以及/或锑化铟的化合物半导体、包括硅锗、磷化砷镓、砷化铝铟、铝砷化镓、砷化铟镓、磷化铟镓以及/或磷砷化镓铟的合金半导体，或其组合。也可使用例如多层或梯度基板的其他基板。基板30可为掺杂的或未掺杂的。在一些其他的实施例中，基板30可为封装基板，其可包括核心(core)或可为无核心的(core-less)基板。封装基板可为印刷电路板(PCB)、陶瓷基板、或其他合适的封装基板。
如图1C中所显示，基板30具有第一表面30A以及第二表面30B，第一表面30A面向随后附接的封装部件，第二表面30B相反于第一表面30A。接触垫32可形成于第一表面30A上或从第一表面30A暴露，且用来电性连接至随后附接的封装部件。接触垫34可形成于第二表面30B上或从第二表面30B暴露，且通过焊球的阵列(未显示)用来电性连接至外部电路以及装置(例如，印刷电路板)。虽然未显示，但是基板30也可在其中包括重分布线路(例如，通孔以及/或迹线)，以互连接触垫32和接触垫34以及/或其上的装置。重分布线路(以及接触垫32和接触垫34)的材料或形成方法可相同于或相似于在图1A中所绘示的互连结构14的金属化图案的材料或形成方法。在一些实施例中，在两个相邻的接触垫32之间具有第一距离D1，且在两个相邻的接触垫34之间具有第二距离D2。第二距离D2大于第一距离D1。因此，基板30也称为扇出重分布基板。
在图1C中，封装部件20和封装部件21通过例如覆晶结合而结合至基板30的第一表面30A，例如经由在其之间的电性连接器(将在后面描述)来达到。分别的过程在图6中所显示的流程图600中以过程601绘示。封装部件20和封装部件21可使用例如取放工具(pick-and-place tool)放置于基板30之上。在一些实施例中，封装部件20和封装部件21在基板30上被并排部件排列(例如，一个封装部件20位在两个封装部件21之间)，在相邻的封装部件20和封装部件21之间具有间隙G1，如图1C中所显示。
封装部件21可通过相似于如以上所述参照封装部件20的过程形成。根据一些实施例，封装部件21包括一个或多个存储器晶粒，例如一存储器晶粒(例如，动态随机存取存储器晶粒、静态随机存取存储器晶粒、高频宽存储器(High-Bandwidth Memory,HBM)晶粒、混合存储器立方体(Hybrid Memory Cubes,HMC)晶粒、低功率(low-power,LP)双倍数据速率(double data rate,DDR)存储器模块等等)堆叠。在封装部件21包括存储器晶粒堆叠的情况下，部件其可包括存储器晶粒以及存储器控制器晶粒两者，例如一四个或八个的存储器晶粒堆叠以及一存储器控制器晶粒。在一些实施例中，封装部件21可为相同的尺寸(例如，相同的高度以及/或表面积)，且在一些其他的实施例中，封装部件21可为不同的尺寸(例如，不同的高度以及/或表面积)。根据一些实施例，封装部件20和封装部件21为提供不同功能的不同类型的电子部件。例如，在一些情况下，封装部件20可为处理器晶粒，且封装部件21可为存储器晶粒。
根据一些实施例，封装部件20在垂直于第一表面30A的垂直方向Z上可具有与封装部件21相同或相似的高度(如图1C中所显示)。在一些其他的实施例中，封装部件20和封装部件21可为不同的高度。
在一些实施例中，如图1C中所显示，封装部件21包括主体22、互连结构24、导电特征26。封装部件21的主体22可包括任何数量的晶粒、基板、晶体管、主动装置、被动装置等等。在一些实施例中，主体22为块体半导体基板、绝缘体上覆半导体(SOI)基板、绝缘体上覆锗(GOI)基板、多层半导体基板等等。主体22的半导体材料可从封装部件20的基板12的相似的候选材料以及结构选择。例如晶体管、电容器、电阻器、二极管等等的装置可形成于主体22的主动表面22A之中及/或之上。
互连结构24包括形成于主动表面22A上一个或多个介电层以及分别的金属化图案。在介电层中的金属化图案可在装置之间路由电性信号，例由通过使用通孔以及/或迹线，且也可包括各种电性装置，例如电容器、电阻器、电感器等等。各种装置以及金属化图案可为互连的，以执行电性功能。此外，例如导电柱(例如，包括例如铜的金属)的导电特征26形成于互连结构24之中及/或互连之上，以提供电性连接至外部电路以及装置。根据一些实施例，导电特征26从互连结构24突出以形成在将封装部件21结合到基板30时利用的柱结构部件。
在图1C中，封装部件20以及封装部件21通过在分别的封装部件20以及基板30之间的电性连接器36、以及在分别的封装部件21以及基板30之间的电性连接器37，而与基板30的第一表面30A结合、且电性连接到基板30的第一表面30A。在封装部件20和封装部件21以及基板30之间的结合可为焊接结合或直接的金属对金属(例如，铜对铜)结合。电性连接器36和电性连接器37可包括导电柱、焊凸块、焊球、一个或多个其他合适的导电元件，或其组合。
在一些实施例中，电性连接器36和电性连接器37是由金属材料制成、或包括金属材料，例如铜、铝、金、镍、银、钯等等，或其组合。在结合之前，电性连接器36/电性连接器37可使用电镀制程、化学镀制程、放置制程、印刷制程、物理气相沉积(PVD)制程、化学气相沉积(CVD)制程、光刻制程、一个或多个其他适用的制程、或其组合而形成于分别的封装部件20/封装部件21的暴露的导电特征16/导电特征26上。
在一些其他的实施例中，电性连接器36和电性连接器37是由含锡材料制成。含锡材料可包括镍、锡、锡铅、金、铜、银、钯、铟、镍钯金、镍金等等，或其组合。在一些实施例中，电性连接器36和电性连接器37为无铅的。在结合之前，电性连接器36/电性连接器37可使用镀覆制程(例如电镀制程)形成于分别的封装部件20/封装部件21的暴露的导电特征、基板30的对应的接触垫32、或两者上。另外，可执行回焊制程(reflow process)以将含锡材料成形为所需的(desired)凸块或球形形状。
在图1D中，虚设晶粒40附着至基板30的第一表面30A。分别的过程在图6中所显示的流程图600中以过程602绘示。可利用例如放置工具而将虚设晶粒40放置于基板30之上。
虚设晶粒40可由硅、介电材料、例如铜或不锈钢的金属材料等等，或其组合所制成。根据一些实施例，虚设晶粒40为空白(blank)晶粒，整体由例如硅之类的均质材料形成。在一些实施例中，在虚设晶粒40中没有形成主动装置、被动装置、功能性电路等等。虚设晶粒40没有电性功能。在一些替代性实施例中，虚设晶粒40是已作为虚设晶粒40回收的有缺陷的主动晶粒。根据一些实施例，虚设晶粒40为块体金属，整体由例如铜或不锈钢之类的均质材料形成。
根据一些实施例，如图1D中所显示，至少一个虚设晶粒40设置于每个相邻的封装部件20和封装部件21之间的基板30之上，具有在虚设晶粒40与相邻的封装部件20之间的间隙G2，以及在虚设晶粒40与相邻的封装部件21之间的间隙G3。虚设晶粒40在垂直方向Z上延伸，且虚设晶粒40的侧壁实质上垂直于基板30的第一表面30A(例如，每一个虚设晶粒40具有矩形的剖面形状)。在一些实施例中，虚设晶粒40的高度(例如，在垂直方向Z上)可实质上相等于或小于封装部件20和封装部件21之一或两者的高度。
图2A至图2E绘示根据一些实施例的半导体装置封装的平面图(例如，顶视图)，半导体装置封装包括设置于基板30上的虚设晶粒40。在图2A至图2E中，“单芯片系统(SOC)”以及“动态随机存取存储器(DRAM)”分别地被标示为示例性封装部件20和封装部件21。应当理解，只要在适用的情况下，封装部件20和封装部件21可为任何其他类型的电子部件。此外，在图2A至图2E中一个封装部件20是被四个封装部件21围绕，然而，也可使用其他数量和排列的封装部件20和封装部件21。
在图2A中，虚设晶粒40分别地提供于封装部件20的相反侧上、以及相邻的封装部件20和封装部件21之间的间隙G1(例如，两个间隙G1)中。每一个间隙G1在第一方向(例如，图示中的方向Y)上延伸。设置于间隙G1中的数个(例如，三个)虚设晶粒40在第一方向上排列，在每个相邻的虚设晶粒40之间具有间隙G4。每一个虚设晶粒40具有在第一方向上延伸的纵向方向(lengthwise direction)。在第一方向上，间隙G1中的虚设晶粒40的组合长度实质上相等于封装部件20的长度。在图2B中，在相邻的封装部件20和封装部件21之间的间隙G1中有设置一个虚设晶粒40。虚设晶粒40具有在第一方向(例如，图示中的方向Y)上延伸的纵向方向，且在第一方向上，虚设晶粒40的长度实质上相等于封装部件20的长度。在图2C中，虚设晶粒40的排列相似于图2A的实施例，除了在每一个间隙G1中，中央的虚设晶粒40的长度(在第一方向上，例如图示中的方向Y)小于外围的虚设晶粒40的长度。中央虚设晶粒40可具有矩形或方形的形状。在图2D中，虚设晶粒40的排列相似于图2A的实施例。除了在每一个间隙G1中，中央虚设晶粒40的长度(在第一方向上，例如图示中的方向Y)大于外围的虚设晶粒40的长度。每一个外围的虚设晶粒40可具有矩形或方形的形状。在图2E中，虚设晶粒40的排列相似于图2A的实施例，除了每一个虚设晶粒40改变成方形。在第一方向(例如，图示中的方向Y)上，间隙G1中的虚设晶粒40(例如，八个虚设晶粒40)的组合长度实质上相等于封装部件20的长度。
将虚设晶粒40放置于每一个相邻的封装部件20和21之间可帮助例如当半导体装置封装经历掉落可靠度测试时，防止基板30中的破裂C(例如，见图1C)。破裂C发生的很大一部份原因是由于在每个相邻的封装部件20和封装部件21之间具有相对较大的间隙G1(例如，大约1毫米的宽度)，其中底部填充元件44将在随后被填充(将在后面描述)，且应力倾向于集中在这些区域。根据一些实施例，虚设晶粒40具有比底部填充元件44更大的弹性模数。因此，虚设晶粒40是刚性的，以在掉落可靠度测试的期间支撑基板30，使得破裂C可被减少或防止。
此外，根据一些实施例，虚设晶粒40具有相似于基板30的热膨胀系数(CTE)(例如，基板30和虚设晶粒40皆可由硅所制成，且因此具有相似的热膨胀系数)，因此虚设晶粒40还可通过降低基板30和随后形成的底部填充元件44(见图1D)之间的热膨胀系数不匹配来防止封装结构的翘曲，且虚设晶粒40可减少封装中所需的底部填充元件44的量。
参照回图1D，每一个虚设晶粒40利用附接结构42附接至基板30的第一表面30A。应当理解，不像电性耦接至基板30的内部电路的封装部件20和封装部件21，虚设晶粒40与基板30电性隔绝。根据一些实施例，附接结构42为将虚设晶粒40附着到基板30的粘着剂。粘着剂可为任何合适的粘着剂、环氧树脂(epoxy)、晶粒附接薄膜(die attach film,DAF)等等。在一些实施例中，可将粘着剂施加于虚设晶粒40的底部表面40B，或可施加于基板30的第一表面30A之上。
在一些实施例中，附接结构42包括金属柱和金属盖层(metal cap layers)(有时称为微凸块)，其将虚设晶粒40结合至基板30。微凸块可形成于虚设晶粒40的底部表面40B、基板30的第一表面30、或两者上。微凸块可与结合封装部件20和封装部件21的微凸块(例如，电性连接器36和电性连接器37)同时形成。在一些实施例中，虚设晶粒40的微凸块(例如，附接结构42)可与封装部件20和封装部件21的电性连接器36和电性连接器37一起回焊。
继续参照图1D，底部填充元件44被分配至基板30、封装部件20/封装部件21、以及虚设晶粒40之间的间隙中。分别的过程在图6中所显示的流程图600中以过程603绘示。底部填充元件44被设置以围绕以及保护在封装部件20/封装部件21下方的电性连接器36/37(例如，底部填充元件44填充在每一个封装部件20/封装部件21以及在下面的基板30之间的整个间隙)、以及在虚设晶粒40下方的附接结构42，以增强封装部件20和封装部件21、虚设晶粒40、以及在下面的基板30之间的连接，且从而增强整体封装结构的强度。在一些实施例中，底部填充元件44沿着封装部件20、封装部件21以及虚设凸块40的侧壁向上延伸。封装部件20、封装部件21的顶部表面20A、顶部表面21A以及虚设凸块40的顶部表面40A可从底部填充元件44暴露，用以散热，但本公开的实施例不限于此。
底部填充元件44可由绝缘材料制成或包括绝缘材料，例如底部填充材料。底部填充材料可包括环氧树脂、树脂、填充材料、应力释放剂(stress release agent,SRA)、助粘着剂、其他的合适的材料、或其组合。根据一些实施例，在封装部件20、封装部件21与虚设晶粒40附接之后，通过毛细流动的过程将液态的底部填充材料分配至基板30、封装部件20/封装部件21、以及虚设晶粒40之间的间隙中。根据一些实施例，在每一个虚设晶粒40以及其他相邻的封装部件20/封装部件21或虚设晶粒40之间的间隙(例如，间隙G2、间隙G3以及间隙G4)可至少大于大约0.5毫米，以促进底部填充材料的流动。在分配之后，底部填充材料固化以形成底部填充元件44。
在图1D中，根据一些实施例，绘示了根据图6中所显示的流程图600而形成所得到的半导体装置封装(例如，包括虚设晶粒的多芯片模块)。
本公开的实施例可以进行许多变化以及/或修改。图3A至图3E是根据一些实施例的半导体装置封装的平面图(例如，顶视图)。在这些实施例中，具有额外的虚设晶粒40’设置于基板30上(例如，通过图1D中绘示的附接结构42)，且其他配置相同于或相似于以上论述的图2A至图2E的实施例的配置。虚设晶粒40’可具有相似于以上所述的虚设晶粒40的材料以及结构，且也与基板30电性隔绝。
在图3A至图3E中，虚设晶粒40’分别地设置于相邻的封装部件21(例如，相同类型的封装部件)之间的间隙G5(例如，两个间隙G5)中。每一个间隙G5沿着第二方向(例如图示中的方向X)上延伸。有一个虚设晶粒40’设置于间隙G5中，且虚设晶粒40’具有在第二方向上延伸的纵向方向。在第二方向上，在间隙G5中的虚设晶粒40’的长度实质上相等于封装部件21的长度。在每一个虚设晶粒40’以及相邻的封装部件21之间的间隙G6可至少大于大约0.5毫米，以促进底部填充材料(例如，图1D中所绘示的底部填充元件44)的流动。本领域通常知识者应当理解图3A至图3E仅作为说明性用途而提供，且虚设晶粒40’的其他配置也可使用在不同的实施例中。例如，可具有两个或更多的虚设晶粒40’放置于间隙G5中。
相似于虚设晶粒40，将虚设晶粒40’放置于每个相邻的封装部件21之间，可帮助防止例如当半导体装置封装经历掉落可靠度测试时基板30中的破裂。根据一些实施例，虚设晶粒40’具有大于底部填充元件44(见图1D)的弹性模数。因此，虚设晶粒40’是刚性的，以在掉落可靠度测试的期间支撑基板30，使得破裂C可被减少或防止。此外，根据一些实施例，由于虚设晶粒40’具有相似于基板30的热膨胀系数(CTE)(例如，基板30和虚设晶粒40’皆可由硅所制成，且因此具有相似的热膨胀系数)，虚设晶粒40’还可通过降低基板30和随后形成的底部填充元件44之间的热膨胀系数不匹配来防止封装结构的翘曲，且虚设晶粒40’可减少封装中所需的底部填充元件44的量。
图4A至图4C是根据一些实施例绘示的虚设晶粒40的不同剖面形状(例如，相较于图1D中所显示的实施例)的剖面图。在图4A中，相对于基板30的第一表面30A，虚设晶粒40的侧壁为倾斜的，且对于每一个虚设晶粒40，顶部表面40A的截面的尺寸W1(例如，宽度)小于底部表面40B的截面的尺寸W2(例如，宽度)。由于较小的上部，虚设晶粒40可促进底部填充材料的流动。在一些实施例中，如图4A中所显示，底部填充元件44沿着封装部件20、封装部件21以及虚设晶粒40的侧壁向上延伸，且覆盖虚设晶粒40的顶部表面40A(例如，虚设晶粒40埋设于底部填充元件44中)。在图4B中，相对于基板30的第一表面30A，虚设晶粒40的侧壁为倾斜的，且对于每一个虚设晶粒40，顶部表面40A的截面的尺寸W1(例如，宽度)大于底部表面40B的截面的尺寸W2(例如，宽度)。由于较大的上部，虚设晶粒40可减少在封装中底部填充元件44所需的量。
在图4C中，每一个虚设晶粒40包括第一部份401以及连接到第一部份401的第二部分402。第一部分401与附接结构42接触，第一部分401位在相邻的封装部件20和封装部件21的相邻的侧壁之间，且第一部分401在垂直于第一表面30A的垂直方向Z上延伸。第一部分401的高度(例如，在垂直方向Z上)可实质上相等于封装部件20和封装部件21的高度。第二部分402在第一部分401的顶部上，且横向地延伸以覆盖封装部件20的顶部表面20A的一部份以及封装部件21的顶部表面21A的一部份。根据一些实施例，虚设晶粒40的顶部表面40A高于封装部件20和封装部件21的顶部表面20A、顶部表面21A。因此，例如当封装经历掉落可靠度测试时，刚性的虚设晶粒40可进一步供封装部件20和封装部件21支撑(例如，压制)，以减少或防止这些封装部件的翘曲。根据一些实施例，底部填充元件44延伸至封装部件20、封装部件21以及虚设晶粒40之间的间隙。
本领域通常知识者应当理解图4A至图4C是用于说明性用途而提供，且虚设晶粒40的其他合适的剖面形状也可使用于不同的实施例中。此外，在将额外的虚设晶粒40’提供于相邻的封装部件21之间的一些实施例中，虚设晶粒40’也可具有相同于或相似于如图1D、图4A、图4B、以及图4C中所绘示的那些虚设晶粒40的剖面图。
图5A以图5B是根据一些实施例的半导体装置封装的剖面图以及平面图，其中图5A是沿图5B中线B-B’截取的剖面图。除了另将环50提供于基板30上，在图5A至图5B中的半导体装置封装相似于图1D以及图2A中所显示的半导体装置封装。在此所述的环50还可适用于如图1A到图4C的前述的实施例中所公开的任何半导体装置封装。在一些实施例中，分别的过程(将环50附接)在图6中所显示的流程图600中的以过程604绘示，过程604可在过程601和602(亦即，结合封装部件20和封装部件21以及附接虚设晶粒40)之后，且在过程603(亦即，设置底部填充元件44)之前。可使用例如取放工具将环50放置于基板30之上。
根据一些实施例，环50设置于基板30的第一表面30A上，且围绕封装部件20、封装部件21以及虚设晶粒40。依据基板30的形状，环50在顶视图中大致具有矩形或方形的环的形状(见图5B)。在一些实施例中，环50沿着基板30的外围(例如，环50的外边缘50C实质上与基板30的边缘30C对齐)排列。环50基本上为平面的结构，具有面向基板30的第一表面30A的底部表面50B、以及相对于底部表面50B的顶部表面50A。环50被配置为加强(stiffener)环，且被用来压制基板30，以减轻(alleviate)基板30的翘曲以及/或增强基板30的坚固性(robustness)。根据一些实施例，环50的材料可包括金属，例如铜、不锈钢、不锈钢/镍等等，但不限于此。
根据一些实施例，环50利用第二附接结构52附接至基板30的第一表面30A。就像虚设晶粒40一样，环50也与基板30电性隔绝。根据一些实施例，第二附接结构52为将环50附着到基板30的粘着剂。粘着剂可为任何合适的粘着剂、环氧树脂、晶粒附接薄膜(DAF)等等。在一些实施例中，可将粘着剂施加于环50的底部表面50B，或可施加于基板30的第一表面30A之上。
在一些其他的实施例中，第二附接结构52包括金属柱以及金属盖层(有时称为微凸块)，其将环50结合至基板30。微凸块可形成于环50的底部表面50B、基板30的第一表面30A、或两者上。微凸块可与结合封装部件20和封装部件21的微凸块(例如，电性连接器36和电性连接器37)同时形成。在一些实施例中，环50的微凸块(例如，第二附接结构52)可与封装部件20和封装部件21的电性连接器36和电性连接器37一起回焊。
在环50附接之后，将底部填充元件44分配至基板30、封装部件20/封装部件21、虚设晶粒40、以及环50之间的间隙中，如以上所述在图6中所显示的过程603。根据一些实施例，在环50以及其他相邻的封装部件之间的间隙(例如，在环50以及相邻的虚设晶粒40之间的间隙G7，如第5B图中所显示)可至少大于大约0.5毫米，以促进底部填充材料的流动。
在一些其他的实施例中，另设置/模制密封胶(encapsulant)(未显示)以将封装部件20、封装部件21以及虚设晶粒40封装在其中。密封胶可改善整体封装结构的强度且减少翘曲。密封胶可为模塑料、环氧树脂等等，且可通过压缩成型(compression molding)、转注成型(transfer molding)等等而施加。密封胶以及在下面的底部填充元件44可由不同材料形成。执行固化制程(例如，热固化、紫外线固化(ultra-violet,UV)等等)以将密封胶固化。根据一些实施例，封装部件20、封装部件21以及虚设晶粒40埋设于密封胶中。在密封胶固化之后，可执行例如化学机械抛光(Chemical Mechanical Polish,CMP)制程或机械研磨制程的平坦化制程，以移除密封胶多余的部分，暴露封装部件20和封装部件21的顶部表面，用于散热。
本公开的实施例形成一种半导体装置封装，包括基板、在基板之上的至少一第一封装部件以及一第二封装部件、以及在基板之上且在第一封装部件以及第二封装部件之间的至少一个虚设晶粒。本公开的虚设晶粒例如当封装经历掉落可靠信测试时，通过提供基板的应力集中区域(例如，在第一封装部件以及第二封装部件之间)支撑，以帮助防止基板中的破裂。此外，一些实施例的虚设晶粒也可通过减少基板以及随后形成的材料之间的热膨胀系数的不匹配，而防止或减少封装的翘曲。因此，改善了半导体装置封装的可靠度。
根据一些实施例，提供一种半导体装置封装。半导体装置封装包括基板、第一封装部件、第二封装部件、以及至少一虚设晶粒。第一封装部件以及第二封装部件设置于基板之上，且结合至基板。第一封装部件以及第二封装部件为提供不同功能的不同类型的电子部件。虚设晶粒设置于基板之上，且附接至基板。虚设晶粒位在第一封装部件以及第二封装部件之间，且与基板电性隔绝。在一些实施例中，虚设晶粒实质上没有任何功能性电路。在一些实施例中，第一间隙形成于第一封装部件以及第二封装部件之间，且在第一方向上延伸，且虚设晶粒在第一方向上延伸，第二间隙形成于虚设晶粒以及第一封装部件之间、以及第三间隙形成于虚设晶粒以及第二封装部件之间，其中第二间隙以及第三间隙小于第一间隙。在一些实施例中，至少一虚设晶粒包括多个虚设晶粒，且虚设晶粒在第一方向上排列。在一些实施例中，半导体装置封装还包括电性连接器、附接结构、底部填充元件。电性连接器设置于第一封装部件和基板之间、以及第二封装部件和基板之间，用以将第一封装部件以及第二封装部件电性连接至基板。附接结构设置于虚设晶粒以及基板之间，用以将虚设晶粒附接至基板。底部填充元件配置以围绕电性连接器以及附接结构。在一些实施例中，底部填充元件沿着虚设晶粒的侧壁向上延伸，且虚设晶粒的顶部表面从底部填充元件暴露。在一些实施例中，虚设晶粒具有大于底部填充元件的弹性模数。在一些实施例中，虚设晶粒具有第一部份以及第二部分，第一部份在第一封装部件以及第二封装部件的相邻侧壁之间，第二部分延伸至第一封装部件以及第二封装部件的顶部表面。在一些实施例中半导体装置封装还包括一环，设置于基板之上，且围绕第一封装部件、第二封装部件以及虚设晶粒。
根据一些实施例，提供一种半导体装置封装。半导体装置封装包括基板、第一封装部件、第二封装部件、以及虚设晶粒。基板具有第一表面。第一封装部件以及第二封装部件结合至第一表面。第一封装部件以及第二封装部件为提供不同功能的不同类型的电子部件。虚设晶粒附接到第一表面。虚设晶粒位在第一封装部件以及第二封装部件之间的间隙中，且与基板电性隔绝。虚设晶粒的热膨胀系数(CTE)相似于基板的热膨胀系数。在一些实施例中，虚设晶粒为块体金属，整体由均质的一高模数材料形成，且高模数材料包括铜或不锈钢。在一些实施例中，在垂直于第一表面的一方向上，虚设晶粒的高度小于第一封装部件或第二封装部件的高度。在一些实施例中，虚设晶粒的侧壁相对于第一表面为倾斜的，且虚设晶粒的顶部表面具有大于虚设晶粒的底部表面的尺寸。在一些实施例中，虚设晶粒的侧壁相对于第一表面为倾斜的，且虚设晶粒的一底部表面具有大于虚设晶粒的一顶部表面的尺寸。在一些实施例中，半导体装置封装还包括底部填充元件，设置于基板、第一封装部件、第二封装部件、以及虚设晶粒之间，其中虚设晶粒具有大于底部填充元件的弹性模数。在一些实施例中，虚设晶粒埋设于底部填充元件中，且第一封装部件以及第二封装部件的顶部表面从底部填充元件暴露。
根据一些实施例，提供一种形成半导体装置封装的方法。此方法包括将第一封装部件以及第二封装部件结合至基板。第一封装部件以及第二封装部件为提供不同功能的不同类型的电子部件。此方法还包括将至少一个虚设晶粒附接至基板。虚设晶粒位在第一封装部件以及第二封装部件之间，且与基板电性隔绝。在一些实施例中，形成半导体装置封装的方法还包括将底部填充元件设置于基板、第一封装部件、第二封装部件、以及虚设晶粒之间；其中虚设晶粒具有大于底部填充元件的弹性模数，其中虚设晶粒的材料包括硅、铜或不锈钢。在一些实施例中，底部填充元件是在第一封装部件、第二封装部件、以及虚设晶粒结合至或附接至基板之后而设置。在一些实施例中，形成半导体装置封装的方法，还包括将一环装设于基板上，其中环沿着基板的外围排列，且围绕第一封装部件、第二封装部件以及虚设晶粒。
前述概述了数个实施例的特征，使得本领域中具有通常知识者可以更好地理解本公开的各方面。本领域中具有通常知识者应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实行与本文介绍的实施例相同的目的及/或实现相同的优点。本领域中具有通常知识者还应该认识到，这样的等效构造并未脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以进行各种改变、替换和变更。

Claims (10)

1.一种半导体装置封装，包括：
一基板；
一第一封装部件以及一第二封装部件，设置于该基板之上，且结合至该基板，其中该第一封装部件以及该第二封装部件为提供不同功能的不同类型的电子部件；以及
至少一虚设晶粒，设置于该基板之上，且附接至该基板，其中该虚设晶粒在该第一封装部件以及该第二封装部件之间，且与该基板电性隔绝。
2.如权利要求1所述的半导体装置封装，其中该虚设晶粒实质上没有任何功能性电路。
3.如权利要求1所述的半导体装置封装，其中一第一间隙形成于该第一封装部件以及该第二封装部件之间，且在一第一方向上延伸，且该虚设晶粒在该第一方向上延伸，一第二间隙形成于该虚设晶粒以及该第一封装部件之间、以及一第三间隙形成于该虚设晶粒以及该第二封装部件之间，其中该第二间隙以及该第三间隙小于该第一间隙。
4.如权利要求3所述的半导体装置封装，其中该至少一虚设晶粒包括多个虚设晶粒，且所述虚设晶粒在该第一方向上排列。
5.如权利要求1所述的半导体装置封装，还包括：
多个电性连接器，设置于该第一封装部件和该基板之间、以及该第二封装部件和该基板之间，用以将该第一封装部件以及该第二封装部件电性连接至该基板；
一附接结构，设置于该虚设晶粒以及该基板之间，用以将该虚设晶粒附接至基板；以及
一底部填充元件，配置以围绕所述电性连接器以及该附接结构。
6.如权利要求5所述的半导体装置封装，其中该虚设晶粒具有大于该底部填充元件的弹性模数。
7.如权利要求1所述的半导体装置封装，其中该虚设晶粒具有一第一部份以及一第二部分，该第一部份在该第一封装部件以及该第二封装部件的相邻侧壁之间，该第二部分延伸至该第一封装部件以及该第二封装部件的顶部表面。
8.如权利要求1所述的半导体装置封装，还包括一环，设置于该基板之上，且围绕该第一封装部件、该第二封装部件以及该虚设晶粒。
9.一种半导体装置封装，包括：
一基板，具有一第一表面；
一第一封装部件以及一第二封装部件，结合至该第一表面，其中该第一封装部件以及该第二封装部件为提供不同功能的不同类型的电子部件；以及
一虚设晶粒，附接到该第一表面，其中该虚设晶粒在该第一封装部件以及该第二封装部件之间的一间隙中，且与该基板电性隔绝，其中该虚设晶粒的热膨胀系数相似于该基板的热膨胀系数。
10.一种形成半导体装置封装的方法，包括：
将一第一封装部件以及一第二封装部件结合至一基板，其中该第一封装部件以及该第二封装部件为提供不同功能的不同类型的电子部件；以及
将至少一虚设晶粒附接至该基板，其中该虚设晶粒位在该第一封装部件以及该第二封装部件之间，且与该基板电性隔绝。
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