CN115547843A - 高密度互连转接板、封装结构及其制作方法 - Google Patents
高密度互连转接板、封装结构及其制作方法 Download PDFInfo
- Publication number
- CN115547843A CN115547843A CN202211189675.6A CN202211189675A CN115547843A CN 115547843 A CN115547843 A CN 115547843A CN 202211189675 A CN202211189675 A CN 202211189675A CN 115547843 A CN115547843 A CN 115547843A
- Authority
- CN
- China
- Prior art keywords
- adapter plate
- wafer
- silicon
- interposer
- density
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 33
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 77
- 239000010703 silicon Substances 0.000 claims abstract description 77
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 76
- 238000003466 welding Methods 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000000945 filler Substances 0.000 claims abstract description 8
- 238000005516 engineering process Methods 0.000 claims abstract description 6
- 238000012546 transfer Methods 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 15
- 238000005520 cutting process Methods 0.000 claims description 8
- 229910000679 solder Inorganic materials 0.000 claims description 7
- 238000000227 grinding Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 63
- 239000010410 layer Substances 0.000 description 36
- 239000000463 material Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 241000724291 Tobacco streak virus Species 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000010397 one-hybrid screening Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1701—Structure
- H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明涉及芯片封装制造领域,公开了一种高密度互连转接板、封装结构及其制作方法。高密度互连转接板的制作方法,包括:将多个单颗硅转接板转移至第一临时键合晶圆上;使用填料,对不同所述硅转接板之间的间隙进行填充;在第二临时键合晶圆上制作互连线路和焊接垫;将所述硅转接板上与所述第一临时键合晶圆相对的一面贴到所述第二临时键合晶圆上;取下所述第一临时键合晶圆;在非硅区域制作连接孔;通过重布线技术布置完成所需要的金属互连线及所需要的层数至所述焊接垫的位置,以形成混合转接板。通过在有机介质的重布线层上嵌入不带硅通孔的局部硅转接板,实现了一种既进行高密度互连又进行次高密度互连的转接板,降低了成本。
Description
技术领域
本发明涉及芯片封装制造领域,进一步地涉及了一种高密度互连转接板、封装结构及其制作方法。
背景技术
随着芯片向小型化、高性能方向发展,高密度、多芯片封装技术成为重要的解决方案,转接板目前已经成为纳米级集成电路与毫米级宏观基板之间电信号连接最有效的手段之一。转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层,转接板通过再分布层可以将密集的I/O引线进行再分布。
为了实现高密度互联封装,现有技术中通常采用一整块带硅通孔的硅转接板作为上层晶片和封装基板之间的连接,通过在转接板内部形成TSV来实现垂直贯通,从而实现芯片与芯片间高带宽通信以及芯片与基板间的高密度互连。但一整块带硅通孔的硅工艺转接板的硅中介层制造难度高、应力大、产能及其受限,进而导致成本居高不下。
也有技术采用无硅材料的有机材料作为介质的重布线层(RDL)作为转接板。重布线层(RDL)可对芯片的焊盘的焊区位置进行重新布局,使新焊区满足对焊料球最小间距的要求,并使新焊区按照阵列排布。但是,对于高I/O芯片封装结构而言,重布线层(RDL)对于高密度互连区域的线宽线距限制也较大,不易制作超高密度互连方案。
发明内容
为了解决上述技术问题,本发明提供一种新型高密度封装互连的转接板的制造方法,通过在有机介质的重布线层上嵌入不带硅通孔的局部硅转接板,实现了一种既能对晶片的高密度互连区域进行互连又能对晶片的次高密度互连区域实现非高密度互连的新型转接板,同时降低转接板的生产成本,解决高密度互连转接板制造难度大的问题。
具体的,本发明提供了一种高密度互连转接板的制作方法,包括以下步骤:
将多个单颗硅转接板转移至第一临时键合晶圆上;
使用填料,对不同所述硅转接板之间的间隙进行填充;
在第二临时键合晶圆上制作互连线路和焊接垫;
将所述硅转接板上与所述第一临时键合晶圆相对的一面贴到所述第二临时键合晶圆上;
取下所述第一临时键合晶圆;
在非硅区域制作连接孔;
通过重布线技术布置完成所需要的金属互连线及所需要的层数至所述焊接垫的位置,以形成混合转接板。
在一些实施方式中,所述将多个单颗硅转接板转移至第一临时键合晶圆上的步骤包括:
把单颗所述硅转接板按照与所述混合转接板匹配的高密度互联转接板上的节距转移至第一临时键合晶圆上。
在一些实施方式中,在所述取下所述第一临时键合晶圆步骤之后,还包括步骤:
将所述硅转接板背面研磨减薄至所需厚度。
在一些实施方式中,在所述形成混合转接板后还包括步骤:
直接在第二临时键合晶圆上对所述混合转接板进行切单处理,或
将所述混合转接板转移至常规晶圆贴膜上进行常规切割。
根据本发明的另一方面,进一步地提供了一种高密度互连转接板,其可以采用如上任一种高密度互连转接板的制作方法制作,包括:
有机介质的重布线层;
不带硅通孔的硅转接板,所述硅转接板嵌入所述重布线层,所述硅转接板上设置有高密度互连线路。
在一些实施方式中,所述高密度互连转接板上表面与下表面均焊接有焊接垫。
根据本发明的另一方面,进一步地提供了一种一种高密度互连封装结构的制作方法,包括以下步骤:
将所需要连接的晶圆切成单颗;
利用高精度的焊接机将所述晶圆焊接至未切割的混合转接板上;
将已贴晶片的混合转接板转移至第三临时键合晶圆上;
取下第二临时键合晶圆;
在混合转接板的底层长上所需要的凸块;
将组合晶片切成单颗并转移至晶圆贴膜上;
贴装封装基板。
根据本发明的另一方面,进一步地提供了一种封装互连结构,包括上述任一种所提到的高密度互连转接板还包括:
晶片、封装基板;
所述晶片安装在所述高密度互连转接板上,所述高密度互连转接板安装在所述封装基体上;
所述晶片与所述高密度互连转接板之间,以及所述高密度互连转接板与所述封装基板之间均通过凸块连接;
所述封装基体上连接有封装锡球。
在一些实施方式中,所述凸块包括第一凸块和第二凸块,所述第一凸块尺寸小于所述第二凸块,所述晶片的高密度区域与所述高密度互连转接板之间通过第一凸块互连,所述晶片的非高密度区域与所述转接板之间通过第二凸块互连。
与现有技术相比,本发明至少具有以下一项有益效果:
1、本发明通过在有机介质的重布线层上嵌入不带硅通孔的局部硅转接板,通过局部硅转接板与晶片的高密度互联区域相连接,利用有机介质的重布线层与晶片的此高密度的区域相连接,同时实现对高密度互连封装、次高密度互连封装进行互连,使得该转接板既能够对晶片的高密度互连区域进行互连,也能对芯片的次高密度互联区域进行互连,解决了高密度互连的局部不带硅通孔的硅转接板独立于封装基板之外时,制造工艺对非高密度互连区域限制较多,设计空间较小且封装焊接难度大的问题。
2、本发明不带硅通孔的局部硅转接板独立于封装基板之外,不嵌入封装基板内,仅对晶片的高密度互连区域进行互连,对于晶片与封装基板的相互连接则通过有机介质的重布线层实现,解决了不带硅通孔的局部硅转接板与封装基板相连接时,对封装基板要求较高,导致该种转接板无法适用市面上大多数封装基板的问题。
3、本发明采用了制作工艺简单、成本低的重布线层与不带硅通孔的局部硅转接板相嵌合,通过在硅基板上制作高密度互连线路制作局部硅转接板,再利用临时键合晶圆与重布线、填料等工艺将局部硅转接板与有机介质的重布线层进行嵌合,降低了制造难度、减低了制造成本、提高产能,解决了晶片与基板之间互连需要很高的技术手段,以及传统用于高密度互连的转接板因为需要TSV工艺制造而导致制造难度大、成本高等问题另外也解决了成本低的有机介质重布线层难以用于高密度互连的问题。
4、本发明综合了局部硅转接板的低成本与非高密度部分的可持续演进性,简化了工艺流程。
附图说明
下面将以明确易懂的方式,结合附图说明优选实施方式,对本发明的上述特性、技术特征、优点及其实现方式予以进一步说明。
图1是本发明高密度互连转接板的制作方法流程图;
图2是本发明转接板纵剖结构示意图;
图3是本发明高密度互连转接板的制作方法流程图;
图4是本发明封装互连结构纵剖结构示意图。
附图标号说明:
封装基板1,封装体锡球11,
混合转接板2,重布线层21,金属互连线22,局部硅转接板23,凸块24,
第一凸块33,第二凸块34,
晶片4。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对照附图说明本发明的具体实施方式。显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图,并获得其他的实施方式。
为使图面简洁,各图中只示意性地表示出了与发明相关的部分,它们并不代表其作为产品的实际结构。另外,以使图面简洁便于理解,在有些图中具有相同结构或功能的部件,仅示意性地绘示了其中的一个,或仅标出了其中的一个。在本文中,“一个”不仅表示“仅此一个”,也可以表示“多于一个”的情形。
还应当进一步理解,在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合,并且包括这些组合。
在本文中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
另外,在本申请的描述中,术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
在一个实施例中,参考说明书附图1,本发明提供了一种高密度互连转接板的制作方法,包括以下步骤:
将单颗硅转接板转移至第一临时键合晶圆上;
使用填料,对不同硅转接板之间的间隙进行填充;
在第二临时键合晶圆上制作互连线路和焊接垫;
将硅转接板上与第一临时键合晶圆相对的一面贴到第二临时键合晶圆上;
取下第一临时键合晶圆;
在非硅区域制作连接孔;
通过重布线技术长好所需要的金属互连线及所需要的层数至焊接垫的位置。
其中,对于单颗硅转接板的制作,可以采用利用大马士革工艺在归转接板上制作细铜线路,或者利用传统蚀刻工艺制作硅基介质的金属互连线路,或者在硅基底上利用有机介质和重布线技术制作金属互连线路等方法在硅基板上制作互连线路,再将硅转接板在原始厚度切割成单颗。连接线路的制作可以根据晶片之间高密度互连区域的互连关系进行制作。
在一个优选实施例中,将单颗硅转接板转移至第一临时键合晶圆上还包括把上述切成单颗的硅转接板按照设计在高密度互联转接板上的节距转移至第一临时键合晶圆上。
在使用填料,对不同硅转接板之间的间隙进行填充的步骤中,可以利用聚酰亚胺、下填料、塑封料等材料,填充两个转接板之间的间隙。上述填料既可以对转接板之间的间隙起到填充作用,又可以作为重布线层的有机介质,使得重布线层与局部硅转接板能够结合得更加紧密,实现了重布线层21与局部硅转接板的嵌合。
在取下第一临时键合晶圆后,可以从硅转接板背面研磨减薄至所需厚度,以方便对硅转接板表面再进行修饰、焊接焊接垫等结构,方便与所需连接的微凸块进行连接。
在切单的步骤中,可以选用直接在第二临时键合晶圆上进行切单,或者采用将上述形成的混合转接板转移至常规晶圆贴膜上进行切单,以此形成最终的具有高密度互连功能的转接板。之后,可以对上述高密度互连转接板进行测试,测试完成后即可供给封装使用。
根据本发明的另一方面,参考说明书附图2,进一步地提供了一种高密度互连转接板,包括硅转接板与有机介质的重布线层21,其中硅转接板嵌合在有机介质的重布线层21上,硅转接板上设置有用于与晶片4的高密度互连区域互连的金属互连线22,重布线层21可与晶片4上次高密度互连区域进行互连,实现了能够同时既对晶片4上的高密度互连区域进行互连又能对晶片4上次高密度互连区域进行互连的一种新型转接板。
在一个优选实施例中,参考说明书附图4,该种高密度互连转接板顶层与底层均焊接有焊接垫,顶层的焊接垫可与晶片4的连接点比如凸块或者焊接垫相焊接,底层的焊接垫可以焊接任何材料制成的金属凸块24,通过该金属凸块24再焊接到封装基板1上。
根据本发明的另一方面,参考说明书附图3,进一步地提供了一种高密度封装互连结构的制作方法,主要包括以下步骤:
将所需要连接的晶圆切成单颗;
在上述任一种混合转接板上,利用高精度的焊接机将上述晶圆焊接至未切割的混合转接板上;
将已贴晶片的混合转接板转移至第三临时键合晶圆上;
取下第二临时键合晶圆;
在混合转接板的底层长上所需要的凸块;
将组合晶片切成单颗并转移至晶圆贴膜上;
贴装封装基板。
在利用高精度的焊接机将上述晶圆焊接至未切割的混合转接板上后,可利用填料例如塑封料或者下填料将晶片之间的缝隙进行填充。上述填料既可以对晶片起到一定的固定作用,也可以采用导热性较好的材料来提高该封装材料的散热性能。
在混合转接板的底层长上所需要的凸块步骤中,可以按照传统制作凸块工艺长上所需要的凸块,所需要的凸块可以是锡球或铜块。
根据本发明的另一方面,参考说明书附图4,进一步地提供了一种高密度互连的封装结构,包括高密度互连转接板、晶片4、以及封装基板1。高密度互连转接板包括不含硅通孔的局部硅转接板23与有机介质的重布线层21。局部硅转接板23埋置有金属互连线22,可以对不同晶片高密度互连区域进行互连,信号可以从晶片传递到局部硅转接板23再传递到另一个晶片,实现不同晶片之间的互连。
其中,不含硅通孔的局部硅转接板23嵌合在有机介质的重布线层21中,独立于封装基板1之外,不嵌入封装基板1内,仅对晶片4的高密度互连区域进行互连,对于晶片4与封装基板1的相互连接则通过有机介质的重布线层21实现。
在一个优选实施例中,有机介质的重布线层21与封装基板1之间安装有凸块24,凸块24对应安装在重布线层21焊接垫的位置,以实现有机介质的重布线层21与封装基板1的相互连接。封装基板1上安装有封装体锡球11,用以与其他设备互连或者进行信号传递。
在一个优选实施例中,晶片4与局部硅转接板23之间安装有第一凸块33,晶片4与重布线层21安装有第二凸块34,第一凸块33与第二凸块34均与高密度互连转接板上的焊接垫相连接,第一凸块尺寸小于第二凸块便于适应不同的封装密度。
综上所述,本发明提供了一种高密度互连转接板、制造方法及其应用,通过将能够实现高密度互联的局部硅转接板23嵌合在有机介质的重布线层21外,解决了传统用于高密度互连的带硅通孔的硅转接板制造难度大,成本高的问题,实现了一种成本低、制造工艺简单的高密度互连转接板的制造方法,降低芯片封装制造难度,具有显著的进步意义。
应当说明的是,上述实施例均可根据需要自由组合。以上仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.高密度互连转接板的制作方法,其特征在于,包括以下步骤:
将多个单颗硅转接板转移至第一临时键合晶圆上;
使用填料,对不同所述硅转接板之间的间隙进行填充;
在第二临时键合晶圆上制作互连线路和焊接垫;
将所述硅转接板上与所述第一临时键合晶圆相对的一面贴到所述第二临时键合晶圆上;
取下所述第一临时键合晶圆;
在非硅区域制作连接孔;
通过重布线技术布置完成所需要的金属互连线及所需要的层数至所述焊接垫的位置,以形成混合转接板。
2.根据权利要求1所述的高密度互连转接板的制作方法,其特征在于,所述将多个单颗硅转接板转移至第一临时键合晶圆上的步骤包括:
把单颗所述硅转接板按照与所述混合转接板匹配的高密度互联转接板上的节距转移至第一临时键合晶圆上。
3.根据权利要求1所述的高密度互连转接板的制作方法,其特征在于,在所述取下所述第一临时键合晶圆步骤之后,还包括步骤:
将所述硅转接板背面研磨减薄至所需厚度。
4.根据权利要求1所述的高密度互连转接板的制作方法,其特征在于,在所述形成混合转接板后还包括步骤:
直接在第二临时键合晶圆上对所述混合转接板进行切单处理,或
将所述混合转接板转移至常规晶圆贴膜上进行常规切割。
5.高密度互连转接板,采用如权利要求1-4任一所述的高密度互连转接板的制作方法制作,其特征在于,包括:
有机介质的重布线层;
不带硅通孔的硅转接板,所述硅转接板嵌入所述重布线层,所述硅转接板上设置有高密度互连线路。
6.根据权利要求5所述的高密度互连转接板,其特征在于,所述高密度互连转接板上表面与下表面均焊接有焊接垫。
7.高密度互连封装结构的制作方法,其特征在于,包括:
将所需要连接的晶圆切成单颗;
利用高精度的焊接机将所述晶圆焊接至未切割的混合转接板上;
将已贴晶片的混合转接板转移至第三临时键合晶圆上;
取下第二临时键合晶圆;
在混合转接板的底层长上所需要的凸块;
将组合晶片切成单颗并转移至晶圆贴膜上;
贴装封装基板。
8.封装互连结构,包括如权利要求5所述的高密度互连转接板,其特征在于,还包括:
晶片、封装基板;
所述晶片安装在所述高密度互连转接板上,所述高密度互连转接板安装在所述封装基体上;
所述晶片与所述高密度互连转接板之间,以及所述高密度互连转接板与所述封装基板之间均通过凸块连接;
所述封装基体上连接有封装锡球。
9.根据权利要求8所述的封装互连结构,所述凸块包括第一凸块和第二凸块,所述第一凸块尺寸小于所述第二凸块,所述晶片的高密度区域与所述高密度互连转接板之间通过第一凸块互连,所述晶片的非高密度区域与所述转接板之间通过第二凸块互连。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211189675.6A CN115547843A (zh) | 2022-09-28 | 2022-09-28 | 高密度互连转接板、封装结构及其制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211189675.6A CN115547843A (zh) | 2022-09-28 | 2022-09-28 | 高密度互连转接板、封装结构及其制作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115547843A true CN115547843A (zh) | 2022-12-30 |
Family
ID=84729500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211189675.6A Pending CN115547843A (zh) | 2022-09-28 | 2022-09-28 | 高密度互连转接板、封装结构及其制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN115547843A (zh) |
-
2022
- 2022-09-28 CN CN202211189675.6A patent/CN115547843A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11996401B2 (en) | Packaged die and RDL with bonding structures therebetween | |
US10446520B2 (en) | 3D semiconductor package interposer with die cavity | |
US20180233441A1 (en) | PoP Device | |
US10083919B2 (en) | Packaging for high speed chip to chip communication | |
TWI727852B (zh) | 封裝元件及封裝方法 | |
KR20140130395A (ko) | 반도체 디바이스 제조 방법 | |
US11817410B2 (en) | Integrated circuit package and method | |
CN112687551A (zh) | 三维半导体封装及其制造方法 | |
KR102367622B1 (ko) | 집적 회로 패키지 및 방법 | |
EP3945565A1 (en) | Packaged semiconductor device including liquid-cooled lid and methods of forming the same | |
US20230378015A1 (en) | Integrated circuit package and method | |
CN113161302A (zh) | 半导体封装结构、半导体封装件及其制造方法 | |
TWI803310B (zh) | 積體電路元件和其形成方法 | |
TWI777732B (zh) | 半導體裝置封裝以及形成半導體裝置封裝的方法 | |
CN113223970A (zh) | 半导体结构及其制造方法 | |
CN110867385A (zh) | 一种封装结构及其制备方法 | |
TWI776646B (zh) | 積體電路封裝體及其形成方法 | |
TWI765601B (zh) | 半導體裝置及製造方法 | |
CN115547843A (zh) | 高密度互连转接板、封装结构及其制作方法 | |
US20240128148A1 (en) | Integrated Circuit Packages and Methods of Forming the Same | |
US20230378017A1 (en) | Integrated circuit packages and methods of forming the same | |
CN210692483U (zh) | 一种封装结构 | |
US20240105530A1 (en) | Integrated Circuit Packages, Devices Using the Same, and Methods of Forming the Same | |
US20230387063A1 (en) | Integrated circuit package and method of forming same | |
TW202347662A (zh) | 積體電路封裝及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |