TWI776646B - 積體電路封裝體及其形成方法 - Google Patents

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陳明發
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Abstract

一種半導體封裝體包括：重佈線結構；第一裝置及第二裝置，貼合至重佈線結構，所述第一裝置包括：第一晶粒；基底，接合至第一晶粒的第一表面；以及第二晶粒，接合至與第一表面相對的第一晶粒的第二表面，其中第一晶粒與第二晶粒的總高度小於第二裝置的第一高度，且其中基底的頂表面至少與第二裝置的頂表面一樣高；以及包封體，位於重佈線結構之上且環繞第一裝置及第二裝置。

Description

積體電路封裝體及其形成方法
本揭露涉及一種積體電路封裝體及其形成方法。
由於各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高來自最小特徵尺寸(minimum feature size)的重複減縮，此允許將更多的組件整合至給定面積中。隨著對日益縮小的電子元件的需求增長，已出現對更小且更具創造性的半導體晶粒封裝技術的需求。
本發明實施例涉及一種積體電路封裝體，包括：重佈線結構、第一裝置及第二裝置以及包封體。所述第一裝置及所述第二裝置貼合至所述重佈線結構，所述第一裝置包括：第一晶粒；基底接合至所述第一晶粒的第一表面；以及第二晶粒接合至與所述第一表面相對的所述第一晶粒的第二表面，其中所述第一晶粒與所述第二晶粒的總高度小於所述第二裝置的第一高度，且其中 所述基底的頂表面至少與所述第二裝置的頂表面一樣高。所述包封體位於所述重佈線結構之上且環繞所述第一裝置及所述第二裝置。
本發明實施例涉及一種形成積體電路封裝體的方法，包括：形成第一裝置，其中形成所述第一裝置包括：將第一晶粒的第一表面接合至基底、對所述基底進行薄化，以將所述基底的厚度減小至第一厚度、以及將所述第一晶粒的第二表面接合至第二晶粒；將所述第一裝置及第二裝置貼合至重佈線結構；使用包封體包封所述第一裝置及所述第二裝置；以及對所述包封體進行薄化，直至所述包封體的頂表面與所述基底的頂表面共面。
本發明實施例涉及一種形成積體電路封裝體的方法，包括：形成第一裝置，其中形成所述第一裝置包括：將第一晶粒的第一表面接合至第二晶粒、以及將基底接合至所述第二晶粒的頂表面，其中所述基底不具有主動裝置或被動裝置；將所述第一裝置及第二裝置貼合至重佈線結構；使用包封體包封所述第一裝置及所述第二裝置；以及對所述包封體進行薄化，直至暴露出所述基底的頂表面。
10:積體電路裝置
11、11A、11B、11C、11D、11E、11F、11G、11H:記憶體裝置
12、12A、12B、12L、252:半導體基底
13、13L:邏輯裝置
14、14A、14B、14L、254:內連線結構
16、16A、16B、16H、16L、262:導通孔
18:障壁層
20:導電材料
22、22A、22B、22L、60、106:晶粒連接件
24、24A、24B、24L、58、104、258、260、266、274、276、312:介電層
50:記憶體立方體
52:載體基底
52A、102A:裝置區
54:釋放層
56A、56B、56C、56D、56E、56F、56G、56H、102:晶圓
62:探針
100:高頻寬記憶體(HBM)裝置
112、272:包封體
114、270、382:導電連接件
200、400、500、600、700、800:堆疊
222、264:絕緣材料
227a、227b:接合層
250A、450A、550A、650A、750A、850A:底部晶圓
250B、450B、550B、650B:頂部晶粒
251、268:接觸墊
253:主動表面/主動裝置層
255:支撐基底
256、259、278、280:導電連接件
310:結構
314:金屬化層
316:凸塊下金屬(UBM)
370:重佈線走線
384:基底芯體
386:封裝基底
388:接合墊
750B、850B:頂部晶圓
1000、2000、3000、4000、5000、6000:積體電路封裝體
H1:第一高度
H2:第二高度
H3:第三高度
H4:第四高度
H5:第五高度
H6:第六高度
H7:第七高度
H8:第八高度
H9:第九高度
H10:第十高度
H11:第十一高度
H12:第十二高度
H13:第十三高度
S1:第一基底高度
S2:第二基底高度
S3:第三基底高度
S4:第四基底高度
S5:第五基底高度
S6:第六基底高度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特 徵的尺寸。
圖1示出根據一些實施例的積體電路裝置(integrated circuit device)的剖視圖。
圖2A至圖2F示出根據一些實施例的在形成記憶體立方體(memory cube)的製程期間的中間步驟的剖視圖。
圖3A至圖3D示出根據一些實施例的形成高頻寬記憶體(high bandwidth memory，HBM)裝置的製程期間的中間步驟的剖視圖。
圖4A至圖4I是根據一些實施例的形成積體電路封裝體(integrated circuit package)1000的製程期間的中間步驟的剖視圖。
圖5A示出根據一些實施例的積體電路封裝體2000的剖視圖。
圖5B至圖5H是根據一些實施例的形成積體電路封裝體2000的製程期間的中間步驟的剖視圖。
圖6A示出根據一些實施例的積體電路封裝體3000的剖視圖。
圖6B至圖6G是根據一些實施例的形成積體電路封裝體3000的製程期間的中間步驟的剖視圖。
圖7A示出根據一些實施例的積體電路封裝體4000的剖視圖。
圖7B至圖7G是根據一些實施例的形成積體電路封裝體4000的製程期間的中間步驟的剖視圖。
圖8A示出根據一些實施例的積體電路封裝體5000的剖視圖。
圖8B至圖8F是根據一些實施例的形成積體電路封裝體5000的製程期間的中間步驟的剖視圖。
圖9A示出根據一些實施例的積體電路封裝體6000的剖視圖。
圖9B至圖9G是根據一些實施例的形成積體電路封裝體6000的製程期間的中間步驟的剖視圖。
以下揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述 空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供應用於但不限於形成積體電路封裝體的方法，所述積體電路封裝體包括接合至第二積體電路裝置的第一積體電路裝置(例如，以形成邏輯裝置)以及記憶體裝置。第一積體電路裝置與第二積體電路裝置的總厚度小於記憶體裝置的厚度，且積體電路封裝體更包括位於第一積體電路裝置及第二積體電路裝置之上的支撐基底。第一積體電路裝置、第二積體電路裝置及支撐基底的總厚度等於或大於記憶體裝置的厚度。本文中所揭露的一或多個實施例的有利特徵可包括使得能夠達成可用於實施熱解決方案(thermal solution)的更平坦的表面(例如，散熱片(heat spreader)可貼合至支撐基底的頂表面及記憶體裝置的頂表面)且幫助改善積體電路封裝體中的散熱效率。另外，所使用的支撐基底可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
圖1是根據一些實施例的積體電路裝置10的剖視圖。積體電路裝置10可為邏輯晶粒(例如，中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如，類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合。積體電路裝置10形成於包括多個不同裝置區的晶圓(未示出)中。在一些實施例中，將對多個晶圓進行堆疊以形成晶圓堆疊(wafer stack)，所述晶圓堆疊在後續處理中被單體化以形成多個晶粒堆疊(die stack)。在一些實施例中，將晶圓單體化以形成多個積體電路裝置10，所述多個積體電路裝置10在後續處理中被堆疊以形成多個晶粒堆疊。可根據適用的製造製程對積體電路裝置10進行處理以形成積體電路。舉例而言，積體電路裝置10可包括半導體基底12、內連線結構14、多個導通孔16、多個晶粒連接件22及介電層24。
半導體基底12可為經摻雜或未經摻雜的矽或者絕緣體上半導體(semiconductor-on-insulator，SOI)基底的主動層。半導體基底12可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，例如多層式基底 (multi-layered substrate)或梯度基底(gradient substrate)。半導體基底12具有有時被稱為前側的主動表面(例如，圖1中面朝上的表面)及有時被稱為背側的非主動表面(例如，圖1中面朝下的表面)。
在半導體基底12的主動表面處可形成有多個裝置。所述裝置可為主動元件(例如，電晶體、二極體等)、電容器、電阻器等。非主動表面可不具有裝置。半導體基底12的主動表面之上有層間介電質(inter-layer dielectric，ILD)。所述層間介電質環繞所述裝置且可覆蓋所述裝置。所述層間介電質可包括由例如磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)等材料形成的一或多個介電層。
在半導體基底12的主動表面之上有內連線結構14。內連線結構14在半導體基底12的主動表面處對多個裝置進行內連，以形成積體電路。內連線結構14可由例如多個介電層中的多個金屬化圖案形成。金屬化圖案包括形成於一或多個介電層中的多個金屬線及多個通孔。內連線結構14的金屬化圖案電性耦合至半導體基底12的主動表面處的裝置。
多個導通孔16被形成為延伸至內連線結構14及/或半導體基底12中。導通孔16電性耦合至內連線結構14的金屬化圖案。 作為形成導通孔16的實例，可藉由例如蝕刻、銑削(milling)、雷射技術、其組合及/或類似技術在內連線結構14及/或半導體基底12中形成多個凹槽。可例如藉由使用氧化技術在凹槽中形成薄的介電材料。可例如藉由化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、熱氧化、其組合及/或類似製程在凹槽中共形地沈積障壁層18。障壁層18可由氧化物、氮化物或氮氧化物(例如氮化鈦、氮氧化鈦、氮化鉭、氮氧化鉭、氮化鎢、其組合及/或類似材料)形成。可在障壁層18之上及凹槽中沈積導電材料20。可藉由電化學鍍覆製程、CVD、PVD、其組合及/或類似製程形成導電材料20。導電材料的實例為銅、鎢、鋁、銀、金、其組合及/或類似材料。藉由例如化學機械研磨(chemical-mechanical polish，CMP)自內連線結構14及/或半導體基底12的表面移除多餘的導電材料20及障壁層18。障壁層18的剩餘部分與導電材料20的剩餘部分形成導通孔16。
在所示出的實施例中，導通孔16尚未在積體電路裝置10的背側被暴露出。相反，導通孔16內埋於半導體基底12中。如以下將更詳細地論述，在後續處理中，導通孔16將在積體電路裝置10的背側處被暴露出。在暴露之後，導通孔16可被稱為矽穿孔(through-silicon-via，TSV)或基底穿孔(through-substrate via，TSV)。
多個晶粒連接件22位於積體電路裝置10的前側處。晶 粒連接件22可為進行外部連接的導電支柱、襯墊等。晶粒連接件22位於內連線結構14中及/或內連線結構14上。晶粒連接件22可由金屬(例如銅、鈦、鋁、類似金屬或其組合)形成且可藉由例如鍍覆或類似者等形成。
介電層24位於積體電路裝置10的前側處。介電層24位於內連線結構14中及/或內連線結構14上。介電層24在側向上(laterally)包封晶粒連接件22，且介電層24在側向上與積體電路裝置10的側壁相連(或共端(coterminous))(在製程變化內)。介電層24可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene，BCB)類的聚合物等；類似材料；或其組合。介電層24可例如藉由旋轉塗佈(spin coating)、疊層、化學氣相沈積(CVD)或類似者等形成。在一些實施例中，介電層24在晶粒連接件22之後形成且可掩埋晶粒連接件22，使得介電層24的頂表面位於晶粒連接件22的頂表面上方。在一些實施例中，例如藉由鑲嵌製程(例如，單鑲嵌、雙鑲嵌等)而在介電層24之後，形成晶粒連接件22。在形成之後，可使用例如CMP製程、回蝕製程、類似製成或其組合將晶粒連接件22及介電層24平坦化。在平坦化之後，晶粒連接件22的頂表面與介電層24的頂表面共面(coplanar)(在製程變化內)且在積體電路裝置10的前側處被暴露出。在另一實施例中，例如藉由鍍覆製程而在介電層24之後形 成晶粒連接件22且晶粒連接件22是凸起的連接件(例如，微凸塊)，使得晶粒連接件22的頂表面在介電層24的頂表面上方延伸。
圖2A至圖2F是根據一些實施例的形成記憶體立方體50的製程期間的中間步驟的剖視圖。除非另有說明，否則圖2A至圖2F(以及後續各圖)中的相同符號說明表示藉由相同製程形成的圖1中所示的實施例中的相同組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。如以下將更詳細地論述，圖2A至圖2F示出藉由在載體基底52上堆疊包括多個第一積體電路裝置的多個晶圓來形成記憶體立方體50的製程。第一積體電路裝置可各自具有與以上參照圖1論述的積體電路裝置10相似的結構且在實施例中可為記憶體裝置。隨後，第一積體電路裝置亦可被稱為記憶體裝置。示出在載體基底52的一個裝置區52A中對多個晶圓進行堆疊以形成記憶體立方體50，但應理解，載體基底52可具有任意數目的裝置區且在每一裝置區中可形成有記憶體立方體50。藉由晶圓上晶圓(wafer-on-wafer，WoW)堆疊而以自上而下(或反向)的方式形成記憶體立方體50，其中提供用於記憶體立方體50的頂部層的晶圓，且隨後將用於記憶體立方體50的下伏層的多個晶圓堆疊於頂部晶圓上。將晶圓堆疊單體化以形成多個記憶體立方體50。在形成之後對記憶體立方體50進行測試，以減少或防止對已知不良的記憶體立方體50的後續處理。
隨後，可將記憶體立方體50用於形成高頻寬記憶體(HBM)裝置100(隨後在圖3D中示出)。具體而言，如以下將 更詳細地論述，可將記憶體立方體50進一步堆疊於第二積體電路裝置上以形成HBM裝置。第二積體電路裝置可具有與以上參照圖1論述的積體電路裝置10相似的結構且在實施例中可為邏輯裝置。隨後，第二積體電路裝置可被稱為邏輯裝置。
在圖2A中，提供載體基底52且在載體基底52上形成釋放層54。載體基底52可為玻璃載體基底、陶瓷載體基底等。載體基底52可為晶圓，使得可在載體基底52上同時形成多個記憶體立方體50。
釋放層54可由聚合物類材料形成，釋放層54可與載體基底52一起被自將在後續步驟中形成的上覆結構移除。在一些實施例中，釋放層54為當受熱時會失去其黏合性質的環氧類熱釋放材料，例如光熱轉換(light-to-heat-conversion，LTHC)釋放塗層。在其他實施例中，釋放層54可為當暴露於紫外(ultra-violet，UV)光時會失去其黏合性質的UV膠。釋放層54可以液體形式被分配並被固化，可為疊層至載體基底52上的疊層膜(laminate film)，或者可為類似物。釋放層54的頂表面可被整平且可具有高平面度。
將晶圓56A堆疊於載體基底52上。晶圓56A包括多個積體電路裝置，例如裝置區52A中的記憶體裝置11A。記憶體裝置11A將在後續處理中被單體化以包括於記憶體立方體50中。記憶體裝置11A包括半導體基底12A、內連線結構14A、多個導通孔16A及介電層24A，但在此處理步驟中不包括位於介電層24A中的晶粒連接件。將晶圓56A面朝下地堆疊於載體基底52上，使 得介電層24A的主表面面對/接觸載體基底52。如以下將更詳細地論述，記憶體立方體50在單體化之後被貼合至另一積體電路裝置。使用多個可回焊連接件將記憶體立方體50貼合至其他積體電路裝置。在一些實施例中，可在介電層24A中形成多個晶粒連接件(參見以下圖2E)。在完成晶圓堆疊之後形成晶粒連接件，以防止在晶圓堆疊期間對晶粒連接件造成損壞。
在圖2B中，對晶圓56A進行薄化。所述薄化可藉由CMP製程、研磨製程、回蝕製程、類似製程或其組合進行，且對半導體基底12A的非主動表面執行所述薄化。所述薄化會暴露出導通孔16A。在薄化之後，導通孔16A的表面與半導體基底12A的非主動表面共面(在製程變化內)。如此一來，導通孔16A在記憶體裝置11A的背側處被暴露出。
在圖2C中，將晶圓56B堆疊於載體基底52之上。具體而言，將晶圓56B的前側貼合至晶圓56A的背側。晶圓56B包括多個積體電路裝置，例如裝置區52A中的記憶體裝置11B。記憶體裝置11B將在後續處理中被單體化以包括於記憶體立方體50中。記憶體裝置11B包括半導體基底12B、內連線結構14B、多個導通孔16B、多個晶粒連接件22B及介電層24B。
對晶圓56A與晶圓56B進行背對面(back-to-face)接合(例如藉由混合接合以背對面的方式直接接合)，使得晶圓56A的背側接合至晶圓56B的前側。具體而言，在晶圓56A與晶圓56B之間形成介電質對介電質接合(dielectric-to-dielectric bond)及金 屬對金屬接合(metal-to-metal bond)。在所示出的實施例中，在晶圓56A的背側處形成介電層58及(back-to-face)晶粒連接件60，且使用介電層58及晶粒連接件60進行混合接合。
介電層58形成於晶圓56A的背側處，例如於半導體基底12A上。介電層58在側向上與記憶體裝置11A的側壁共端(在製程變化內)。介電層58可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等；類似材料；或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層58。在一些實施例(以下更詳細地論述)中，在形成介電層58之前使半導體基底12A凹陷，使得介電層58環繞導通孔16A。
晶粒連接件60形成於晶圓56A的背側處且與導通孔16A進行實體接觸。晶粒連接件60可為進行外部連接的導電支柱、襯墊等。晶粒連接件60可由例如銅、鋁等金屬形成且可藉由例如鍍覆或類似者等形成。晶粒連接件60藉由導通孔16A電性連接至記憶體裝置11A的積體電路。在形成之後，使用例如CMP製程、回蝕製程、類似製程或其組合將介電層58及晶粒連接件60平坦化。在平坦化之後，晶粒連接件60的頂表面與介電層58的頂表面共面(在製程變化內)且在晶圓56A的背側處被暴露出。
介電層58在不使用任何黏合材料(例如，晶粒貼合膜)的情況下藉由介電質對介電質接合而接合至介電層24B，且晶粒 連接件60在不使用任何共晶材料(例如，焊料)的情況下藉由金屬對金屬接合而接合至晶粒連接件22B。所述接合可包括預接合(pre-bonding)及退火(annealing)。在預接合期間，施加較小的按壓力以將晶圓56B按壓抵靠晶圓56A。在低溫(例如室溫，例如介於15攝氏度至30攝氏度的範圍內的溫度)下執行預接合，且在預接合之後，介電層24B與介電層58接合至彼此。接著在後續退火步驟中改善接合強度，在退火步驟中，在高溫(例如介於140攝氏度至500攝氏度的範圍內的溫度)下對介電層24B及介電層58進行退火。在退火之後，形成將介電層24B與介電層58接合於一起的多個接合(例如熔融接合)。舉例而言，所述接合可為位於介電層58的材料與介電層24B的材料之間的多個共價鍵(covalent bond)。晶粒連接件22B與晶粒連接件60以一對一之相對應的方式連接至彼此。晶粒連接件22B與晶粒連接件60可在預接合之後進行實體接觸或者可在退火期間膨脹至達成實體接觸。此外，在退火期間，晶粒連接件22B的材料與晶粒連接件60的材料(例如，銅)混合於一起，使得亦形成多個金屬對金屬接合。因此，晶圓56A與晶圓56B之間的最終接合是包括介電質對介電質接合及金屬對金屬接合二者的混合接合。
在另一實施例中，省略晶粒連接件60。介電層58在不使用任何黏合材料(例如，晶粒貼合膜)的情況下藉由介電質對介電質接合而接合至介電層24B，且導通孔16A在不使用任何共晶材料(例如，焊料)的情況下藉由金屬對金屬接合而接合至晶 粒連接件22B。
在又一實施例中，省略介電層58及晶粒連接件60。半導體基底12A可在不使用任何黏合材料(例如，晶粒貼合膜)的情況下藉由介電質對介電質接合而接合至介電層24B，且導通孔16A可在不使用任何共晶材料(例如，焊料)的情況下藉由金屬對金屬接合而接合至晶粒連接件22B。舉例而言，可在半導體基底12A的非主動表面上形成氧化物(例如自然氧化物、熱氧化物等)，且可使用所述氧化物進行介電質對介電質接合。
在圖2D中，重複進行上述步驟，使得在載體基底52之上堆疊晶圓56C、晶圓56D、晶圓56E、晶圓56F、晶圓56G、晶圓56H。晶圓56C、晶圓56D、晶圓56E、晶圓56F、晶圓56G、晶圓56H各自包括多個積體電路裝置，例如分別包括裝置區52A中的記憶體裝置11C、記憶體裝置11D、記憶體裝置11E、記憶體裝置11F、記憶體裝置11G、記憶體裝置11H。記憶體裝置11C、記憶體裝置11D、記憶體裝置11E、記憶體裝置11F、記憶體裝置11G、記憶體裝置11H將在後續處理中被單體化以包括於記憶體立方體50中。藉由混合接合以背對面的方式將晶圓56C、晶圓56D、晶圓56E、晶圓56F、晶圓56G、晶圓56H中的每一者分別直接接合至晶圓56B、晶圓56C、晶圓56D、晶圓56E、晶圓56F、晶圓56G。可不對所堆疊的最末晶圓(例如，晶圓56H)進行薄化，使得晶圓56H的多個導通孔16H保持電性絕緣。
在圖2E中，執行載體基底剝離以將載體基底52自晶圓 堆疊(例如，晶圓56A)分離(或「剝離」)。根據一些實施例，剝離包括對釋放層54投射例如雷射光或UV光等光，使得釋放層54在光的熱作用下分解且可移除載體基底52。移除載體基底52以暴露出記憶體立方體50的上部記憶體裝置(例如，記憶體裝置11A)的主表面。接著將晶圓堆疊翻轉並放置於膠帶(未示出)上。
接著例如在晶圓56A的前側處形成用於記憶體立方體50的頂部層的多個晶粒連接件22A。隨後使用晶粒連接件22A將記憶體立方體50連接至另一裝置(例如(舉例而言)晶圓102(參見以下圖3C))。晶粒連接件22A可由與關於上方圖2C闡述的晶粒連接件60相似的材料及相似的方法形成。晶粒連接件22A藉由導通孔16A電性連接至記憶體裝置11A的積體電路。在形成之後，使用例如CMP製程、回蝕製程、類似製程或其組合將介電層24A及晶粒連接件22A平坦化。在平坦化之後，晶粒連接件22A的頂表面與介電層24A的頂表面共面(在製程變化內)且在晶圓56A的前側處被暴露出。
在圖2F中，例如在裝置區52A與相鄰裝置區之間沿著切割道區執行單體化製程。單體化可藉由鋸切、雷射切割等進行。可在形成晶粒連接件22A之前或形成晶粒連接件22A之後執行單體化製程。所述單體化將裝置區52A與相鄰裝置區分離。所得的經單體化的記憶體立方體50是來自裝置區52A。在單體化之後，記憶體立方體50的多個記憶體裝置在側向上共端(在製程變化內)。
應理解，記憶體立方體50可包括任意數目的層。在所示出的實施例中，記憶體立方體50包括八個層。在另一實施例中，記憶體立方體50包括多於八個層或少於八個層，例如兩個層、四個層、十六個層、三十二個層等。
在完成記憶體立方體50的形成之後(例如，在形成晶粒連接件22A且將記憶體立方體50單體化之後)，藉由使用探針(probe)62對所得的記憶體立方體50進行測試。探針62在實體上連接及電性連接至晶粒連接件22A。使用晶粒連接件22A對記憶體立方體50進行測試，使得僅已知良好的記憶體立方體被用於進行進一步處理。所述測試可包括對記憶體裝置11A、記憶體裝置11B、記憶體裝置11C、記憶體裝置11D、記憶體裝置11E、記憶體裝置11F、記憶體裝置11G、記憶體裝置11H的功能進行測試或者可包括基於記憶體裝置的設計而預期的已知開路或短路進行測試。在測試期間，可以菊鏈(daisy-chain)方式對記憶體立方體50的所有記憶體裝置進行測試。
圖3A至圖3D是根據一些實施例的形成HBM裝置100的製程期間的中間步驟的剖視圖。如以下將更詳細地論述，圖3A至圖3D示出藉由在第二積體電路裝置(例如，邏輯裝置13L，參見圖3A)上堆疊記憶體立方體50來形成HBM裝置100的製程。第二積體電路裝置是可形成於晶圓102中的裸晶粒(bare die)。示出在晶圓102的一個裝置區102A中形成HBM裝置100，但應理解，晶圓102可具有任意數目的裝置區，且在每一裝置區中可形 成有HBM裝置100。
在圖3A中，取得晶圓102。晶圓102包括位於裝置區102A中的邏輯裝置13L。邏輯裝置13L將在後續處理中被單體化以包括於HBM裝置100中。邏輯裝置13L可為記憶體立方體50的多個記憶體裝置的介面裝置、緩衝器裝置、控制器裝置等。在一些實施例中，邏輯裝置13L為HBM裝置100提供輸入/輸出(input/output，I/O)介面。邏輯裝置13L包括半導體基底12L、內連線結構14L、多個導通孔16L、多個晶粒連接件22L及介電層24L。
晶粒連接件22L用於對其他裝置(例如可在其中實施HBM裝置100的積體電路封裝體中的多個裝置)進行連接。在一些實施例中，晶粒連接件22L是適合於與多個可回焊連接件(例如微凸塊)一起使用的導電凸塊，所述導電凸塊延伸穿過介電層24L。晶粒連接件22L可具有實質上垂直的側壁(在製程變化內)。在所示出的實施例中，晶粒連接件22L被形成為穿過介電層24L，以對內連線結構14L的多個金屬化圖案進行耦合。作為形成晶粒連接件22L的實例，在介電層24L中形成多個開口且在介電層24L之上及所述多個開口中形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD等形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等形成光阻且可將所述光阻暴露 於光以進行圖案化。光阻的圖案對應於晶粒連接件22L。所述圖案化會形成穿過光阻的多個開口以暴露出晶種層。在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。可藉由鍍覆(例如電鍍(electroplating)或無電鍍覆(electroless plating)等)形成導電材料。導電材料可包括例如銅、鎳、鈦、鎢、鋁等金屬。接著，移除光阻以及上面未形成導電材料的晶種層的部分。可藉由例如使用氧電漿等可接受的灰化製程(ashing process)或剝除製程(stripping process)移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除被暴露出的晶種層的部分。晶種層的剩餘部分與導電材料形成晶粒連接件22L。
在圖3B中，對晶圓102進行薄化。所述薄化可藉由CMP製程、研磨製程、回蝕製程、類似製程或其組合進行，且對半導體基底12L的非主動表面執行所述薄化。所述薄化會暴露出導通孔16L。在薄化之後，導通孔16L的表面與半導體基底12L的非主動表面共面(在製程變化內)。如此一來，導通孔16L在邏輯裝置13L的背側處被暴露出。
接著在晶圓102之上(例如，在邏輯裝置13L的背側處)形成介電層104。介電層104可由與關於圖2C闡述的介電層58相似的材料及相似的方法形成。接著形成延伸穿過介電層104的多個晶粒連接件106。晶粒連接件106可由與關於圖2E闡述的晶粒連接件22A相似的材料及相似的方法形成。舉例而言，晶粒連 接件106可為在不使用任何共晶材料(例如，焊料)的情況下適合於與金屬對金屬接合一起使用的導電支柱、襯墊等。晶粒連接件106在實體上連接至導通孔16L且藉由導通孔16L電性連接至邏輯裝置13L的積體電路。
在圖3C中，將記憶體立方體50貼合至晶圓102，例如貼合至邏輯裝置13L的背側。對晶圓102與記憶體立方體50進行背對面接合(例如藉由混合接合以背對面的方式直接接合)，使得晶圓102的背側接合至記憶體立方體50的前側。具體而言，在晶圓102的介電層104與記憶體立方體50的介電層24A之間形成介電質對介電質接合，且在晶圓102的晶粒連接件106與記憶體立方體50的晶粒連接件22A之間形成金屬對金屬接合。可使用與關於上方圖2C闡述的晶圓56A與晶圓56B的混合接合相似的方法來執行晶圓102與記憶體立方體50的混合接合。
在圖3D中，在各種組件上及各種組件周圍形成包封體112。在形成之後，包封體112包封記憶體立方體50且接觸介電層104的頂表面及記憶體立方體50的每一記憶體裝置。包封體112可為模製化合物、環氧樹脂等。可藉由壓縮模製、轉移模製等施加包封體112且可在晶圓102之上形成包封體112，使得記憶體立方體50被掩埋或覆蓋。可以液體或半液體形式施加包封體112且隨後接著使包封體112固化。視需要對包封體112執行平坦化製程，以暴露出記憶體立方體50。在平坦化製程之後，記憶體立方體50的頂表面與包封體112的頂表面共面(在製程變化內)。平 坦化製程可為例如化學機械研磨(CMP)、研磨製程等。在一些實施例中，舉例而言，若記憶體立方體50已被暴露出，則可省略平坦化。
接著例如在裝置區102A周圍沿著切割道區執行單體化製程。所述單體化可藉由鋸切、雷射切割等進行。單體化製程將裝置區102A(包括邏輯裝置13L)與相鄰裝置區分離，以形成包括邏輯裝置13L的HBM裝置100。經單體化的邏輯裝置13L具有較記憶體立方體50的每一記憶體裝置更大的寬度。在單體化之後，邏輯裝置13L與包封體112在側向上共端(在製程變化內)。
在晶粒連接件22L上形成多個導電連接件114。導電連接件114可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬支柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。導電連接件114可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由以下方式形成導電連接件114：在開始時藉由蒸鍍(evaporation)、電鍍、印刷、焊料轉移(solder transfer)、植球(ball placement)等形成焊料層。一旦已在所述結構上形成焊料層，便可執行回焊，以將材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件114包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD等形成的金屬支柱(例如銅支柱)。金屬支柱可為無焊料的且具有實 質上垂直的側壁。在一些實施例中，在金屬支柱的頂上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成金屬頂蓋層。導電連接件114可在單體化製程之前或單體化製程之後形成。導電連接件114將用於進行外部連接(以下進一步論述)。
圖4A至圖4I是根據一些實施例的形成積體電路封裝體1000的製程期間的中間步驟的剖視圖。圖4A至圖4D示出形成底部晶圓250A的剖視圖。圖4E至圖4G示出形成堆疊200中的中間步驟的剖視圖。圖4E示出根據實施例的底部晶圓250A至頂部晶粒250B的接合。每一底部晶圓250A可包括邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元(GPU)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、介面晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，類比前端(AFE)晶粒)、類似晶粒或其組合(例如，系統晶片(SoC)晶粒)。底部晶圓250A可包括多個不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個晶粒區。
在圖4A中，示出半導體基底252及位於半導體基底252之上的內連線結構254。半導體基底252可為經摻雜或未經摻雜的矽基底或者絕緣體上半導體(SOI)基底的主動層。半導體基底 252可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。半導體基底252具有主動表面253(例如，圖4A中面朝上的表面)及非主動表面(例如，圖4A中面朝下的表面)。主動表面253亦可被稱為主動裝置層253。在半導體基底252的主動表面253處有多個裝置。所述裝置可為主動裝置(例如，電晶體、二極體等)、電容器、電阻器等。非主動表面可不具有裝置。
內連線結構254位於半導體基底252的主動表面253之上且用於對半導體基底252的裝置進行電性連接以形成積體電路。內連線結構254可包括一或多個介電層及位於所述介電層中的多個相應金屬化層。用於介電層的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。亦可使用其他介電材料，例如聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等。金屬化層可包括多個導通孔及/或多個導電線，以對半導體基底252的裝置進行內連。金屬化層可由導電材料(例如金屬，例如銅、鈷、鋁、金、其組合等)形成。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構254。
在一些實施例中，可在內連線結構254中形成對內連線結構254及主動裝置層253的裝置進行外部連接的接觸墊251。接觸墊251設置於主動表面253之上。接觸墊251可包含銅、鋁(例如，28K鋁)或另一導電材料。在後續各圖中可能未明確示出接觸墊251。
在圖4B中，將支撐基底(supporting substrate)255接合至半導體基底252的非主動表面。支撐基底255可包括塊狀基底或晶圓，且可由例如矽、陶瓷、導熱玻璃、金屬(例如銅或鐵)等材料形成。支撐基底255可不具有任何主動裝置或被動裝置。在實施例中，支撐基底255可包括位於支撐基底255的頂表面上的多個金屬化層。在一些實施例中，支撐基底255由材料(例如矽)形成，其在CMP期間生成少量殘留物。
使用合適的技術(例如熔融接合等)將支撐基底255接合至半導體基底252的非主動表面。舉例而言，在各種實施例中，可分別使用支撐基底255的表面及半導體基底252的表面上的接合層227a與接合層227b將支撐基底255接合至半導體基底252。在一些實施例中，接合層227a與接合層227b可各自包含藉由沈積製程(例如化學氣相沈積(CVD)、物理氣相沈積(PVD)等)分別形成於支撐基底255的表面及半導體基底252的表面上的氧化矽。在其他實施例中，可分別藉由支撐基底255上的矽表面及半導體基底252上的矽表面的熱氧化來形成接合層227a與接合層227b。
在接合之前，可使接合層227a與接合層227b中的至少一者經受表面處置。所述表面處置可包括電漿處置。電漿處置可在真空環境中執行。在電漿處置之後，表面處置可更包括可應用於一個或兩個接合層227a與接合層227b的清潔製程(例如，使用去離子水沖洗等)。接著使支撐基底255與半導體基底252對準且將所述兩者按壓抵靠彼此，以開始支撐基底255至半導體基底252的預接合。可在室溫(介於約21度與約25度之間)下執行預接合。舉例而言，接合時間可短於約1分鐘。在預接合之後，半導體基底252與支撐基底255接合至彼此。可藉由後續的退火步驟來加強接合製程。舉例而言，此可藉由將半導體基底252及支撐基底255加熱至介於140攝氏度至500攝氏度的範圍內的溫度來達成。在後續各圖中可能並未示出接合層227a與接合層227b。
在如前面圖4B中所示般對支撐基底255與半導體基底252進行接合之後，圖4C示出對支撐基底255應用的薄化製程。所述薄化製程可包括研磨製程或CMP製程，或者可包括對支撐基底255的表面執行的其他可接受的製程，以減小支撐基底255的厚度。在薄化製程之後，支撐基底255可具有第一基底高度S1。
在圖4D中，示出可位於底部晶圓250A的內連線結構254中及/或內連線結構254上的多個導電連接件256。舉例而言，導電連接件256可為內連線結構254的上部金屬化層的一部分。導電連接件256可由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件256可為進行外部連接的導電支柱、襯墊等。
在內連線結構254中及/或內連線結構254上有介電層258。舉例而言，介電層258可為內連線結構254的上部介電層。介電層258在側向上包封導電連接件256。介電層258可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層258。在開始時，介電層258可掩埋導電連接件256，使得介電層258的頂表面位於導電連接件256的頂表面上方。可藉由移除製程而使導電連接件256經由介電層258被暴露出，可對各個層應用所述移除製程以移除導電連接件256之上的多餘材料。移除製程可為平坦化製程(例如化學機械研磨(CMP)、回蝕、其組合等)。在平坦化製程之後，導電連接件256的頂表面與介電層258的頂表面共面(在製程變化內)。在實施例中，介電層258的頂表面與半導體基底252的底表面之間的第一高度H1小於或等於780微米。
在圖4E中，將頂部晶粒250B接合至底部晶圓250A，以形成積體晶片上系統(system-on-integrated-chip，SoIC)裝置。應理解，所述實施例可應用至其他三維積體電路(three-dimensional integrated circuit，3DIC)封裝體。頂部晶粒250B可形成於晶圓中，所述晶圓可包括多個不同的晶粒區，所述晶粒區接著被單體化以形成多個頂部晶粒250B。頂部晶粒250B包括半導體基底252、內連線結構254，且可包括主動表面253，所述組件相似於關於圖4A闡述的那些組件。另外，頂部晶粒250B可包括多個導電連接件259及介電層260，介電層260可位於頂部 晶粒250B的內連線結構254中及/或內連線結構254上。可使用與導電連接件256相同的製程及相同的材料形成導電連接件259。可使用與介電層258相同的製程及相同的材料形成介電層260。
在一些實施例中，頂部晶粒250B是邏輯晶粒，且底部晶圓250A被用作將邏輯晶粒橋接至多個記憶體裝置(例如，圖4I中所示的HBM裝置100的記憶體裝置11A至11H)且在邏輯晶粒與記憶體裝置之間轉譯命令的介面。在一些實施例中，將頂部晶粒250B與底部晶圓250A接合成使得主動表面253彼此面對(例如，「面對面」接合)。可穿過頂部晶粒250B形成多個導通孔262，以使得能夠對堆疊200(隨後在圖4G中示出)進行外部連接。導通孔262可為基底穿孔(TSV)，例如矽穿孔等。導通孔262延伸穿過頂部晶粒250B的半導體基底252，以在實體上連接及電性連接至內連線結構254的金屬化層。
使用混合接合製程將底部晶圓250A接合至頂部晶粒250B，所述混合接合製程例如可與前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程相似。混合接合製程藉由熔融接合將底部晶圓250A的介電層258直接接合至頂部晶粒250B的介電層260。在實施例中，介電層258與介電層260之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而進一步直接接合底部晶圓250A的導電連接件256與頂部晶粒250B的導電連接件259。因此，底部晶圓250A與頂部晶 粒250B電性連接。
在圖4F中，在底部晶圓250A及頂部晶粒250B之上形成絕緣材料264。絕緣材料264環繞頂部晶粒250B，且可包含藉由CVD或電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)製程形成的介電材料，例如氧化矽等。接著可執行平坦化步驟(例如CMP等)，以使絕緣材料264的頂表面與頂部晶粒250B的頂表面齊平。平坦化步驟可進一步暴露出頂部晶粒250B的導通孔262。
圖4G示出多個接觸墊268及介電層266在堆疊200之上的形成。介電層266可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等；類似材料；或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層266。接觸墊268可用於對其他裝置進行連接。在一些實施例中，接觸墊268是適合於與可回焊連接件(例如微凸塊)一起使用的導電凸塊，所述導電凸塊進而延伸穿過介電層266。在所示出的實施例中，接觸墊268被形成為穿過介電層266。作為形成接觸墊268的實例，在介電層266中形成多個開口且在介電層266之上及開口中形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD等形成晶種層。接著在晶種層上形成光阻並將所述光 阻圖案化。可藉由旋轉塗佈等形成光阻且可將所述光阻暴露於光以進行圖案化。光阻的圖案對應於接觸墊268。所述圖案化會形成穿過光阻的多個開口以暴露出晶種層。在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。可藉由鍍覆(例如電鍍或無電鍍覆等)形成導電材料。導電材料可包括例如銅、鎳、鈦、鎢、鋁等金屬。接著，移除光阻以及上面未形成導電材料的晶種層的部分。可藉由例如使用氧電漿等可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除被暴露出的晶種層的部分。晶種層的剩餘部分與導電材料形成接觸墊268。在實施例中，介電層266的頂表面與介電層260的底表面之間的第二高度H2可介於15微米至30微米的範圍內。
在形成接觸墊268之後，在接觸墊268上形成多個導電連接件270。導電連接件270可為球柵陣列(BGA)連接件、焊料球、金屬支柱、受控塌陷晶片連接(C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(ENEPIG)形成的凸塊等。導電連接件270可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由以下方式形成導電連接件270：在開始時藉由蒸鍍、電鍍、印刷、焊料轉移、植球等形成焊料層。一旦已在所述結構上形成焊料層，便可執行回焊，以將材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件270包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD等形成的金屬支柱(例如銅 支柱)。金屬支柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬支柱的頂上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成金屬頂蓋層。
作為形成包括接合至底部晶圓250A的頂部晶粒250B(例如，以形成邏輯裝置)以及HBM裝置100的積體電路封裝體1000的結果，可達成各種優點。積體電路封裝體1000更包括位於頂部晶粒250B及底部晶圓250A之上的支撐基底255。頂部晶粒250B、底部晶圓250A及支撐基底255的總厚度等於或大於HBM裝置100的厚度。該些優點包括使得能夠達成可用於實施熱解決方案的更平坦的表面(例如，散熱片可貼合至支撐基底255的頂表面及HBM裝置100的頂表面)以幫助改善積體電路封裝體1000中的散熱效率。支撐基底255亦可用作散熱片並自堆疊200散熱。另外，所使用的支撐基底255可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
在圖4H中，分別使用導電連接件270及導電連接件114將堆疊200及HBM裝置100接合至結構310。結構310可包括重佈線結構。結構310包括多個介電層312及位於介電層312之間的多個金屬化層314(有時被稱為重佈線層(redistribution layer)或重佈線走線(redistribution line))。舉例而言，結構310可包括多個金屬化層314，所述多個金屬化層314藉由多個相應的介電層312而彼此隔開。結構310的金屬化層314分別藉由導電連接件 114及導電連接件270連接至HBM裝置100的記憶體裝置11A至11H以及堆疊200的頂部晶粒250B及底部晶圓250A。可藉由使用覆晶接合製程(flip chip bonding process)對導電連接件270及導電連接件114進行回焊來將導電連接件270及導電連接件114接合至結構310的多個重佈線走線370。
在一些實施例中，介電層312由聚合物形成，所述聚合物可為感光性材料，例如PBO、聚醯亞胺、BCB類的聚合物等，且可使用微影罩幕將所述聚合物圖案化。在其他實施例中，介電層312由以下材料形成：氮化物，例如氮化矽；氧化物，例如氧化矽、PSG、BSG、BPSG；類似材料。可藉由旋轉塗佈、疊層、CVD、類似製程或其組合來形成介電層312。金屬化層314各自包括多個導通孔及/或多個導電線。導通孔延伸穿過介電層312，且導電線沿著介電層312延伸。導通孔及導電線可包含可藉由鍍覆(例如電鍍或無電鍍覆等)形成的導電材料。導電材料可包含金屬或金屬合金，例如銅、鈦、鎢、鋁、類似材料或其組合。
在結構310上形成多個導電連接件382。導電連接件382可連接至結構310的金屬化層314。舉例而言，所述多個導電連接件382可形成於結構310的多個凸塊下金屬(under-bump metallization，UBM)316上。導電連接件382可包括焊料球及/或凸塊，例如受控塌陷晶片連接(C4)凸塊等。導電連接件382可由可回焊的導電材料(例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合)形成。在一些實施例中，藉由以下方式 形成導電連接件382：在開始時藉由例如蒸鍍、電鍍、印刷、焊料轉移、植球等方法形成焊料層。一旦已在所述結構上形成焊料層，便可執行回焊，以將導電連接件382塑形成期望的凸塊形狀。
根據替代實施例，結構310可包括中介層及位於中介層上的重佈線結構。堆疊200及HBM裝置100可分別使用導電連接件270及導電連接件114接合至重佈線結構的最頂部重佈線走線。以此種方式，堆疊200的底部晶圓250A及頂部晶粒250B以及HBM裝置100的記憶體裝置11A至11H可藉由導電連接件270、導電連接件114及重佈線結構電性連接至中介層的多個導通孔。
在圖4I中，接著在各種組件上及各種組件周圍形成包封體272。在形成之後，包封體272包封堆疊200及HBM裝置100。包封體272亦環繞導電連接件270及導電連接件114。包封體272可為模製化合物、環氧樹脂等。可藉由壓縮模製、轉移模製等施加包封體272，且可將包封體272形成為使得堆疊200及HBM裝置100被掩埋或覆蓋。可以液體或半液體形式施加包封體272且隨後接著使包封體272固化。接著可對包封體272執行平坦化製程，以暴露出HBM裝置100的頂表面及支撐基底255的頂表面。在平坦化製程之後，HBM裝置100的頂表面、支撐基底255的頂表面及包封體272的頂表面共面(在製程變化內)。平坦化製程可為例如化學機械研磨(CMP)、研磨製程等。在實施例中，HBM裝置100的第三高度H3可大於900微米。在實施例中，第一高度 H1、第二高度H2及第一基底高度S1的總和等於或大於第三高度H3。在實施例中，支撐基底255的頂表面位於與HBM裝置100的頂表面相同的水平高度處。在實施例中，支撐基底255的頂表面高於HBM裝置100的頂表面。支撐基底255充當散熱片且自堆疊200散熱。由於支撐基底255的被暴露出的頂表面，更大量的熱量可經由支撐基底255耗散，且堆疊200的可靠性得到改善。
根據替代實施例，在形成包封體272之前，可在結構310、HBM裝置100及堆疊200之間形成底部填充劑。底部填充劑可環繞導電連接件270及導電連接件114，且可減小應力並保護由導電連接件270及導電連接件114的回焊產生的多個接頭(joint)。可在貼合HBM裝置100及堆疊200之後藉由毛細流動製程形成底部填充劑316，或者可在貼合HBM裝置100及堆疊200之前藉由合適的沈積方法形成底部填充劑316。底部填充劑的材料可為液體環氧樹脂、可變形凝膠(deformable gel)、矽橡膠(silicon rubber)、類似材料或其組合。然而，任何合適的材料可用作為底部填充劑。
繼續參照圖41，接著使用導電連接件382將積體電路封裝體1000安裝於封裝基底(package substrate)386上。封裝基底386包括基底芯體384及位於基底芯體384之上的多個接合墊388。基底芯體384可由例如矽、鍺、金剛石等半導體材料製成。作為另外一種選擇，亦可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該 些的組合等。另外，基底芯體384可為SOI基底。一般而言，SOI基底包括由例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺(silicon germanium on insulator，SGOI)或其組合等半導體材料形成的層。在一個替代實施例中，基底芯體384是絕緣芯體類，例如玻璃纖維加強型樹脂芯體。一種示例性芯體材料是例如FR4等的玻璃纖維樹脂。芯體材料的替代品包括雙馬來醯亞胺-三嗪(bismaleimide-triazine，BT)樹脂，或者作為另外一種選擇包括其他印刷電路板(printed circuit board，PCB)材料或PCB膜。可對基底芯體384使用例如味之素構成膜(Ajinomoto Build-up Film，ABF)等構成膜或其他疊層。
基底芯體384可包括主動裝置及被動裝置(未示出)。可使用各種各樣的裝置(例如電晶體、電容器、電阻器、該些的組合等)來產生裝置堆疊的設計的結構要求及功能要求。可使用任何合適的方法來形成所述裝置。
基底芯體384亦可包括多個金屬化層及多個通孔(未示出)，其中接合墊388在實體上耦合及/或電性耦合至金屬化層及通孔。金屬化層可形成於主動裝置及被動裝置之上，且被設計成對各種裝置進行連接以形成功能電路系統。金屬化層可由介電質(例如，低介電常數介電材料)與導電材料(例如，銅)的多個交替層形成，其中通孔對導電材料的多個層進行內連，且可藉由任何合適的製程(例如沈積、鑲嵌、雙鑲嵌等)形成所述金屬化層。在一些實施例中，基底芯體384實質上不具有主動裝置及被動裝 置。
在一些實施例中，對導電連接件382進行回焊以將導電連接件382貼合至接合墊388。導電連接件382將包括位於基底芯體384中的多個金屬化層的封裝基底386電性耦合及/或在實體上耦合至積體電路封裝體1000。在一些實施例中，在基底芯體384上形成阻焊劑。導電連接件382可設置於阻焊劑中的多個開口中，以電性耦合及機械耦合至接合墊388。阻焊劑可用於保護基底芯體384的多個區域免受外部損壞。
在一些實施例中，可在積體電路封裝體1000與封裝基底386之間形成底部填充劑，且所述底部填充劑環繞導電連接件382，以減小應力並保護由導電連接件382的回焊產生的多個接頭。可在貼合積體電路封裝體1000之後藉由毛細流動製程形成底部填充劑，或者可在貼合積體電路封裝體1000之前藉由合適的沈積方法形成底部填充劑。在對導電連接件382進行回焊之前，導電連接件382可具有形成於導電連接件382上的環氧焊劑(epoxy flux)(未示出)，其中在將積體電路封裝體1000貼合至封裝基底386之後，環氧焊劑的環氧部分中的至少一些部分被保留下來。此剩餘的環氧部分可充當底部填充劑。
包括HBM裝置100及堆疊200的積體電路封裝體1000是三維積體電路(3DIC)封裝體的實例。可將本文中闡述的實施例應用於但不限於包括晶圓上晶片(chip-on-wafer，CoW)封裝體、基底上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS)封裝體、 積體扇出型(integrated fan-out，InFO)封裝體等的實施例。
圖5A示出積體電路封裝體2000的剖視圖，其中堆疊400及HBM裝置100被示出為分別使用多個導電連接件270及多個導電連接件114接合至並電性連接至結構310。圖5B至圖5H示出根據替代實施例的形成堆疊400中的中間步驟的剖視圖。除非另有說明，否則積體電路封裝體2000(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示積體電路封裝體1000中的相同組件；且除非另有說明，否則堆疊400(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示堆疊200中的相同組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
在圖5B中，示出半導體基底252及位於半導體基底252之上的內連線結構254，所述組件相似於前面在圖4A中示出的那些組件。在圖5C中，將支撐基底255接合至半導體基底252的非主動表面。支撐基底255可包括塊狀基底或晶圓，且可由例如矽、陶瓷、導熱玻璃、金屬(例如銅或鐵)等材料形成。支撐基底255可不具有任何主動裝置或被動裝置。在實施例中，支撐基底255可包括位於支撐基底255的頂表面上的多個金屬化層。在一些實施例中，支撐基底255由材料(例如矽)形成，所述材料可在CMP期間生成少量殘留物。
使用合適的技術(例如混合接合等)將支撐基底255接合至半導體基底252的非主動表面。舉例而言，在支撐基底255 之上形成介電層274，且在半導體基底252之上形成介電層276。介電層274及介電層276可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層274及介電層276。接著可將介電層274及介電層276圖案化，且在介電層274及介電層276中形成多個開口。接著在介電層276中形成多個導電連接件280，且在介電層274中形成多個導電連接件278。導電連接件270及導電連接件280由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件278及導電連接件280可包括進行外部連接的導電支柱、襯墊等。可藉由移除製程而使導電連接件278經由介電層274被暴露出，可對各個層應用所述移除製程以移除導電連接件278之上的多餘材料；且可藉由移除製程而使導電連接件280經由介電層276被暴露出，可對各個層應用所述移除製程以移除導電連接件280之上的多餘材料。所述移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件278的頂表面與介電層274的頂表面共面(在製程變化內)，且導電連接件280的頂表面與介電層276的頂表面共面(在製程變化內)。
接著，混合接合製程藉由熔融接合而將支撐基底255的介電層274直接接合至半導體基底252的介電層276。在實施例中，介電層274與介電層276之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而進一步直接接合支 撐基底255的導電連接件278與半導體基底252的導電連接件280。混合接合製程可相似於前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程。
在如前面圖5C中所示般對支撐基底255與半導體基底252進行接合之後，圖5D示出對支撐基底255應用的薄化製程。所述薄化製程可包括研磨製程或CMP製程，或者可包括對支撐基底255的表面執行的其他可接受的製程，以減小支撐基底255的厚度。在薄化製程之後，支撐基底255的頂表面與介電層274的底表面之間的高度可為第二基底高度S2。
在圖5E中，在內連線結構254中及/或內連線結構254上形成多個導電連接件256，以形成底部晶圓450A。舉例而言，導電連接件256可為內連線結構254的上部金屬化層的一部分。導電連接件256可由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件256可為進行外部連接的導電支柱、襯墊等。
在內連線結構254中及/或內連線結構254上有介電層258。舉例而言，介電層258可為內連線結構254的上部介電層。介電層258在側向上包封導電連接件256。介電層258可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層258。在開始時，介電層258可掩埋導電連接件256，使得介電層258的頂表面位於導電連接件256的頂表面上方。可藉由移除製程而使導電連接件256經由介電層258被暴露出，可對各個層應用所述移除 製程以移除導電連接件256之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件256的頂表面與介電層258的頂表面共面(在製程變化內)。在實施例中，介電層258的頂表面與介電層276的底表面之間的第四高度H4可小於或等於780微米。
在圖5F中，將頂部晶粒450B接合至底部晶圓450A，以形成積體晶片上系統(SoIC)裝置。應理解，所述實施例可應用至其他三維積體電路(3DIC)封裝體。頂部晶粒450B可形成於晶圓中，所述晶圓可包括多個不同的晶粒區，所述晶粒區接著被單體化以形成多個頂部晶粒450B。頂部晶粒450B包括半導體基底252、內連線結構254，且可包括主動表面253，所述組件相似於關於圖4A闡述的那些組件。另外，頂部晶粒450B可包括多個導電連接件259及介電層260，介電層260可位於頂部晶粒450B的內連線結構254中及/或內連線結構254上。可使用與導電連接件256相同的製程及相同的材料形成導電連接件259。可使用與介電層258相同的製程及相同的材料形成介電層260。
在一些實施例中，頂部晶粒450B是邏輯晶粒，且底部晶圓450A被用作將邏輯晶粒橋接至多個記憶體裝置(例如，圖5A中所示的HBM裝置100的記憶體裝置11A至11H)且在邏輯晶粒與記憶體裝置之間轉譯命令的介面。在一些實施例中，將頂部晶粒450B與底部晶圓450A接合成使得主動表面253彼此面對(例如，「面對面」接合)。可穿過頂部晶粒450B形成多個導通孔 262，以使得能夠對堆疊400(隨後在圖5H中示出)進行外部連接。導通孔262可為基底穿孔(TSV)，例如矽穿孔等。導通孔262延伸穿過頂部晶粒450B的半導體基底252，以在實體上連接及電性連接至內連線結構254的金屬化層。
使用混合接合製程將底部晶圓450A接合至頂部晶粒450B，所述混合接合製程例如可與前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程相似。混合接合製程藉由熔融接合將底部晶圓450A的介電層258直接接合至頂部晶粒450B的介電層260。在實施例中，介電層258與介電層260之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而進一步直接接合底部晶圓450A的導電連接件256與頂部晶粒450B的導電連接件259。因此，底部晶圓450A與頂部晶粒450B電性連接。
在圖5G中，在底部晶圓450A及頂部晶粒450B之上形成絕緣材料264。絕緣材料264環繞頂部晶粒450B，且可包括藉由CVD或PECVD製程形成的介電材料，例如氧化矽等。接著可執行平坦化步驟(例如CMP等)，以使絕緣材料264的頂表面與頂部晶粒450B的頂表面齊平。平坦化步驟可進一步暴露出頂部晶粒450B的導通孔262。
圖5H示出多個接觸墊268及介電層266在堆疊400之上的形成。介電層266可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑 (PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等；類似材料；或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層266。接觸墊268可用於對其他裝置進行連接。在一些實施例中，接觸墊268是適合於與可回焊連接件(例如微凸塊)一起使用的導電凸塊，所述導電凸塊進而延伸穿過介電層266。在所示出的實施例中，接觸墊268被形成為穿過介電層266。作為形成接觸墊268的實例，在介電層266中形成多個開口且在介電層266之上及開口中形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD等形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等形成光阻且可將所述光阻暴露於光以進行圖案化。光阻的圖案對應於接觸墊268。所述圖案化會形成穿過光阻的多個開口以暴露出晶種層。在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。可藉由鍍覆(例如電鍍或無電鍍覆等)形成導電材料。導電材料可包括例如銅、鎳、鈦、鎢、鋁等金屬。接著，移除光阻以及上面未形成導電材料的晶種層的部分。可藉由例如使用氧電漿等可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除被暴露出的晶種層的部分。晶種層的剩餘部分與導電材料形成接觸墊268。在實施例中，介電層266的頂表面與介電層260的底表面之間的第五高度H5可介於15 微米至30微米的範圍內。在實施例中，第四高度H4、第五高度H5及第二基底高度S2的總和等於或大於第三高度H3。在實施例中，支撐基底255的頂表面位於與HBM裝置100的頂表面相同的水平高度處。在實施例中，支撐基底255的頂表面高於HBM裝置100的頂表面。
在形成接觸墊268之後，在接觸墊268上形成多個導電連接件270。導電連接件270可為球柵陣列(BGA)連接件、焊料球、金屬支柱、受控塌陷晶片連接(C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(ENEPIG)形成的凸塊等。導電連接件270可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由以下方式形成導電連接件270：在開始時藉由蒸鍍、電鍍、印刷、焊料轉移、植球等形成焊料層。一旦已在所述結構上形成焊料層，便可執行回焊，以將材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件270包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD等形成的金屬支柱(例如銅支柱)。金屬支柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬支柱的頂上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成金屬頂蓋層。
作為形成包括接合至底部晶圓450A的頂部晶粒450B(例如，以形成邏輯裝置)以及HBM裝置100的積體電路封裝體2000的結果，可達成各種優點。積體電路封裝體2000更包括位於 頂部晶粒450B及底部晶圓450A之上的支撐基底255。頂部晶粒450B、底部晶圓450A及支撐基底255的總厚度等於或大於HBM裝置100的厚度。該些優點包括使得能夠達成可用於實施熱解決方案的更平坦的表面(例如，散熱片可貼合至支撐基底255的頂表面及HBM裝置100的頂表面)以幫助改善積體電路封裝體2000中的散熱效率。支撐基底255亦用作散熱片並自堆疊400散熱。由於支撐基底255的被暴露出的頂表面，更大量的熱量可經由支撐基底255耗散，且堆疊400的可靠性得到改善。另外，所使用的支撐基底255可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
圖6A示出積體電路封裝體3000的剖視圖，其中堆疊500及HBM裝置100被示出為分別使用多個導電連接件270及多個導電連接件114接合並電性連接至結構310。圖6B至圖6G示出根據替代實施例的形成堆疊500中的中間步驟的剖視圖。除非另有說明，否則積體電路封裝體3000(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示積體電路封裝體1000中的相同組件；且除非另有說明，否則堆疊500(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示堆疊200中的相同組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
圖6B示出底部晶圓550A的剖視圖。每一底部晶圓550A可包括邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元 (GPU)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、介面晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，類比前端(AFE)晶粒)、類似晶粒或其組合(例如，系統晶片(SoC)晶粒)。底部晶圓550A可包括多個不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個晶粒區。
在圖6B中，示出半導體基底252及位於半導體基底252之上的內連線結構254。半導體基底252可為經摻雜或未經摻雜的矽基底或者絕緣體上半導體(SOI)基底的主動層。半導體基底252可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。半導體基底252具有主動表面253(例如，圖6B中面朝上的表面)及非主動表面(例如，圖6B中面朝下的表面)。主動表面253亦可被稱為主動裝置層253。在半導體基底252的主動表面253處有多個裝置。所述裝置可為主動裝置(例如，電晶體、二極體等)、電容器、電阻器等。非主動表面可不具有裝置。
內連線結構254位於半導體基底252的主動表面253之 上且用於對半導體基底252的裝置進行電性連接以形成積體電路。內連線結構254可包括一或多個介電層及位於所述介電層中的多個相應金屬化層。用於介電層的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。亦可使用其他介電材料，例如聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等。金屬化層可包括多個導通孔及/或多個導電線，以對半導體基底252的裝置進行內連。金屬化層可由導電材料(例如金屬，例如銅、鈷、鋁、金、其組合等)形成。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構254。
在一些實施例中，可在內連線結構254中形成對內連線結構254及主動裝置層253的裝置進行外部連接的接觸墊251。接觸墊251設置於主動表面253之上。接觸墊251可包含銅、鋁(例如，28K鋁)或另一導電材料。在後續各圖中可能未明確示出接觸墊251。
可穿過底部晶圓550A形成多個導通孔262，以使得能夠對堆疊500(隨後在圖6G中示出)進行外部連接。導通孔262可為基底穿孔(TSV)，例如矽穿孔等。導通孔262延伸穿過底部晶圓550A的半導體基底252，以在實體上連接及電性連接至內連線結構254的金屬化層。
繼續參照圖6B，示出可位於底部晶圓550A的內連線結 構254中及/或內連線結構254上的多個導電連接件259。舉例而言，導電連接件259可為內連線結構254的上部金屬化層的一部分。導電連接件259可由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件259可為進行外部連接的導電支柱、襯墊等。
在內連線結構254中及/或內連線結構254上有介電層260。舉例而言，介電層260可為內連線結構254的上部介電層。介電層260在側向上包封導電連接件259。介電層260可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層260。在開始時，介電層260可掩埋導電連接件259，使得介電層260的頂表面位於導電連接件259的頂表面上方。可藉由移除製程而使導電連接件259經由介電層260被暴露出，可對各個層應用所述移除製程以移除導電連接件259之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件259的頂表面與介電層260的頂表面共面(在製程變化內)。
在圖6C中，將頂部晶粒550B接合至底部晶圓550A，以形成積體晶片上系統(SoIC)裝置。應理解，所述實施例可應用至其他三維積體電路(3DIC)封裝體。頂部晶粒550B可形成於晶圓中，所述晶圓可包括多個不同的晶粒區，所述晶粒區接著被單體化以形成多個頂部晶粒550B。頂部晶粒550B包括半導體基 底252、內連線結構254，且可包括主動表面253，所述組件相似於關於圖6B闡述的那些組件。另外，頂部晶粒550B可包括多個導電連接件256及介電層258，介電層258可位於頂部晶粒550B的內連線結構254中及/或內連線結構254上。可使用與導電連接件259(前面在圖6B中闡述)相同的製程及相同的材料形成導電連接件256。可使用與介電層260(前面在圖6B中闡述)相同的製程及相同的材料形成介電層258。在實施例中，頂部晶粒550B具有可小於或等於780微米的第六高度H6。
在一些實施例中，頂部晶粒550B是邏輯晶粒，且底部晶圓550A被用作將邏輯晶粒橋接至多個記憶體裝置(例如，圖6A中所示的HBM裝置100的記憶體裝置11A-11H)且在邏輯晶粒與記憶體裝置之間轉譯命令的介面。在一些實施例中，將頂部晶粒550B與底部晶圓550A接合成使得主動表面253彼此面對(例如，「面對面」接合)。
使用混合接合製程將底部晶圓550A接合至頂部晶粒550B，所述混合接合製程例如可與前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程相似。混合接合製程藉由熔融接合將底部晶圓550A的介電層260直接接合至頂部晶粒550B的介電層258。在實施例中，介電層260與介電層258之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而進一步直接接合底部晶圓550A的導電連接件259與頂部晶粒550B的導電連接件256。因此，底部晶圓550A與頂部晶 粒550B電性連接。
在圖6D中，在底部晶圓550A及頂部晶粒550B之上形成絕緣材料222。絕緣材料222環繞頂部晶粒550B，且可包含藉由CVD或PECVD製程形成的介電材料，例如氧化矽等。接著可執行平坦化步驟(例如CMP等)，以使絕緣材料222的頂表面與頂部晶粒550B的頂表面齊平。
在圖6E中，將支撐基底255接合至絕緣材料222的頂表面及頂部晶粒550B的半導體基底252的非主動表面。支撐基底255可包括塊狀基底或晶圓，且可由例如矽、陶瓷、導熱玻璃、金屬(例如銅或鐵)等材料形成。支撐基底255可不具有任何主動裝置或被動裝置。在實施例中，支撐基底255可包括位於支撐基底255的頂表面上的多個金屬化層。在一些實施例中，支撐基底255由材料(例如矽)形成，其在CMP期間生成少量殘留物。在實施例中，支撐基底255的高度可為第三基底高度S3。
使用合適的技術(例如熔融接合等)將支撐基底255接合至絕緣材料222的頂表面及頂部晶粒550B的半導體基底252的非主動表面。舉例而言，在各種實施例中，可使用支撐基底255的表面上的接合層227a以及半導體基底252的表面上的接合層227b及絕緣材料222上的接合層227b將支撐基底255接合至半導體基底252及絕緣材料222。在一些實施例中，接合層227a與接合層227b可各自包含藉由沈積製程(例如化學氣相沈積(CVD)、物理氣相沈積(PVD)等)形成於半導體基底252的表面、絕緣 材料222的表面及支撐基底255的表面上的氧化矽。在其他實施例中，可分別藉由半導體基底252上的矽表面及支撐基底255上的矽表面的熱氧化來形成半導體基底252上的接合層227b的一部分及支撐基底255上的接合層227a的一部分。
在接合之前，可使接合層227a與接合層227b中的至少一者經受表面處置。所述表面處置可包括電漿處置。可在真空環境中執行電漿處置。在電漿處置之後，表面處置可更包括可應用於接合層227a與接合層227b中的至少一者的清潔製程(例如，使用去離子水進行沖洗等)。接著將支撐基底255與半導體基底252及絕緣材料222對準且按壓抵靠彼此，以開始支撐基底255至半導體基底252及絕緣材料222的預接合。可在室溫(介於約21度與約25度之間)下執行預接合。舉例而言，接合時間可短於約1分鐘。在預接合之後，半導體基底252及絕緣材料222接合至支撐基底255。可藉由後續的退火步驟來加強接合製程。舉例而言，此可藉由將半導體基底252、絕緣材料222及支撐基底255加熱至介於140攝氏度至500攝氏度的範圍內的溫度來達成。在後續各圖中可能並未示出接合層227a與接合層227b。
在圖6F中，接著可執行平坦化步驟(例如CMP等)，以暴露出底部晶圓550A的導通孔262。在平坦化步驟之後，底部晶圓550A的半導體基底252的頂表面與導通孔262的頂表面齊平。
圖6G示出多個接觸墊268及介電層266在堆疊500之 上的形成。介電層266可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等；類似材料；或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層266。接觸墊268可用於對其他裝置進行連接。在一些實施例中，接觸墊268是適合於與可回焊連接件(例如微凸塊)一起使用的導電凸塊，所述導電凸塊進而延伸穿過介電層266。在所示出的實施例中，接觸墊268被形成為穿過介電層266。作為形成接觸墊268的實例，在介電層266中形成多個開口且在介電層266之上及開口中形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD等形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等形成光阻且可將所述光阻暴露於光以進行圖案化。光阻的圖案對應於接觸墊268。所述圖案化會形成穿過光阻的多個開口以暴露出晶種層。在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。可藉由鍍覆(例如電鍍或無電鍍覆等)形成導電材料。導電材料可包括例如銅、鎳、鈦、鎢、鋁等金屬。接著，移除光阻以及上面未形成導電材料的晶種層的部分。可藉由例如使用氧電漿等可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除被暴露出的晶種層的部分。晶 種層的剩餘部分與導電材料形成接觸墊268。在實施例中，介電層260的底表面與介電層266的頂表面之間的第七高度H7可介於15微米至30微米的範圍內。在實施例中，第六高度H6、第七高度H7及第三基底高度S3的總和等於或大於第三高度H3。在實施例中，支撐基底255的頂表面位於與HBM裝置100的頂表面相同的水平高度處。在實施例中，支撐基底255的頂表面高於HBM裝置100的頂表面。
作為形成包括接合至底部晶圓550A的頂部晶粒550B(例如，以形成邏輯裝置)以及HBM裝置100的積體電路封裝體3000的結果，可達成各種優點。積體電路封裝體3000更包括位於頂部晶粒550B及底部晶圓550A之上的支撐基底255。頂部晶粒550B、底部晶圓550A及支撐基底255的總厚度等於或大於HBM裝置100的厚度。該些優點包括使得能夠達成可用於實施熱解決方案的更平坦的表面(例如，散熱片可貼合至支撐基底255的頂表面及HBM裝置100的頂表面)以幫助改善積體電路封裝體3000中的散熱效率。支撐基底255亦用作散熱片並自堆疊500散熱。由於支撐基底255的被暴露出的頂表面，更大量的熱量可經由支撐基底255耗散，且堆疊500的可靠性得到改善。另外，所使用的支撐基底255可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
圖7A示出積體電路封裝體4000的剖視圖，其中堆疊600及HBM裝置100被示出為分別使用多個導電連接件270及多 個導電連接件114接合並電性連接至結構310。圖7B至圖7G示出根據替代實施例的形成堆疊600中的中間步驟的剖視圖。除非另有說明，否則積體電路封裝體4000(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示積體電路封裝體1000中的相同組件；且除非另有說明，否則堆疊600(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示堆疊200中的相同組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
圖7B示出底部晶圓650A的剖視圖。底部晶圓650A可包括多個不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個晶粒區。底部晶圓650A與前面在圖6B中示出的底部晶圓550A可基本相同，其中相同的符號說明表示相同的組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
在圖7C中，將頂部晶粒650B接合至底部晶圓650A，以形成積體晶片上系統(SoIC)裝置。應理解，所述實施例可應用至其他三維積體電路(3DIC)封裝體。頂部晶粒650B可形成於晶圓中，所述晶圓可包括多個不同的晶粒區，所述晶粒區接著被單體化以形成多個頂部晶粒650B。頂部晶粒650B與前面在圖6B中示出的頂部晶粒550B可基本相同，其中相同的符號說明表示相同的組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
在一些實施例中，頂部晶粒650B是邏輯晶粒，且底部 晶圓650A被用作將邏輯晶粒橋接至多個記憶體裝置(例如，圖7A中所示的HBM裝置100的記憶體裝置11A至11H)且在邏輯晶粒與記憶體裝置之間轉譯命令的介面。在一些實施例中，將頂部晶粒650B與底部晶圓650A接合成使得主動表面253彼此面對(例如，「面對面」接合)。
使用混合接合製程將底部晶圓650A接合至頂部晶粒650B，所述混合接合製程例如可與前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程相似。混合接合製程藉由熔融接合將底部晶圓650A的介電層260直接接合至頂部晶粒650B的介電層258。在實施例中，介電層260與介電層258之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而進一步直接接合底部晶圓650A的導電連接件259與頂部晶粒650B的導電連接件256。因此，底部晶圓650A與頂部晶粒650B電性連接。
在圖7D中，在底部晶圓650A及頂部晶粒650B之上形成絕緣材料222。絕緣材料222環繞頂部晶粒650B，且可包含藉由CVD或PECVD製程形成的介電材料，例如氧化矽等。接著可執行平坦化步驟(例如CMP等)，以使絕緣材料222的頂表面與頂部晶粒650B的頂表面齊平。
繼續參照圖7D，在絕緣材料222的頂表面及頂部晶粒650B的頂表面之上形成介電層276。介電層276可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗 佈、疊層、化學氣相沈積(CVD)等形成介電層276。接著可將介電層276圖案化且在介電層276中形成多個開口。接著在介電層276中形成多個導電連接件280。導電連接件280由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件280可包括進行外部連接的導電支柱、襯墊等。可藉由移除製程而使導電連接件280經由介電層276被暴露出，可對各個層應用所述移除製程以移除導電連接件280之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件280的頂表面與介電層276的頂表面共面(在製程變化內)。在實施例中，介電層276的頂表面與介電層258的底表面之間的第八高度H8可等於或小於780微米。
在圖7E中，將支撐基底255接合至絕緣材料222及頂部晶粒650B的半導體基底252的非主動表面。支撐基底255可包括塊狀基底或晶圓，且可由例如矽、陶瓷、導熱玻璃、金屬(例如銅或鐵)等材料形成。支撐基底255可不具有任何主動裝置或被動裝置。在實施例中，支撐基底255可包括位於支撐基底255的頂表面上的多個金屬化層。在一些實施例中，支撐基底255由材料(例如矽)形成，其在CMP期間生成少量殘留物。
使用合適的技術(例如混合接合等)將支撐基底255接合至頂部晶粒650B的半導體基底252的非主動表面以及絕緣材料222。舉例而言，在支撐基底255之上形成介電層274。介電層274可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可 例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層274。接著可將介電層274圖案化且在介電層274中形成多個開口。接著在介電層274中形成多個導電連接件278。導電連接件278由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件278可包括進行外部連接的導電支柱、襯墊等。可藉由移除製程而使導電連接件278經由介電層274被暴露出，可對各個層應用所述移除製程以移除導電連接件278之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件278的頂表面與介電層274的頂表面共面(在製程變化內)。
接著，混合接合製程藉由熔融接合而將支撐基底255的介電層274直接接合至半導體基底252及絕緣材料222的介電層276。在實施例中，介電層274與介電層276之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而將支撐基底255的導電連接件278進一步直接接合至半導體基底252及絕緣材料222的導電連接件280。混合接合製程可相似於前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程。在實施例中，支撐基底255的頂表面與介電層274的底表面之間的高度可為第四基底高度S4。
在圖7F中，接著可執行平坦化步驟(例如CMP等)，以暴露出底部晶圓650A的導通孔262。在平坦化步驟之後，底部晶圓650A的半導體基底252的頂表面與導通孔262的頂表面齊 平。
圖7G示出多個接觸墊268及介電層266在堆疊600之上的形成。介電層266可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等；類似材料；或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層266。接觸墊268可用於對其他裝置進行連接。在一些實施例中，接觸墊268是適合於與可回焊連接件(例如微凸塊)一起使用的導電凸塊，所述導電凸塊進而延伸穿過介電層266。在所示出的實施例中，接觸墊268被形成為穿過介電層266。作為形成接觸墊268的實例，在介電層266中形成多個開口且在介電層266之上及開口中形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD等形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等形成光阻且可將所述光阻暴露於光以進行圖案化。光阻的圖案對應於接觸墊268。所述圖案化會形成穿過光阻的多個開口以暴露出晶種層。在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。可藉由鍍覆(例如電鍍或無電鍍覆等)形成導電材料。導電材料可包括例如銅、鎳、鈦、鎢、鋁等金屬。接著，移除光阻以及上面未形成導電材料的晶種層的部分。可藉由例如使用氧電漿等可接受的灰化製程或剝除製程移 除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除被暴露出的晶種層的部分。晶種層的剩餘部分與導電材料形成接觸墊268。在實施例中，介電層260的底表面與介電層266的頂表面之間的第九高度H9可介於15微米至30微米的範圍內。在實施例中，第八高度H8、第九高度H9及第四基底高度S4的總和等於或大於第三高度H3。在實施例中，支撐基底255的頂表面位於與HBM裝置100的頂表面相同的水平高度處。在實施例中，支撐基底255的頂表面高於HBM裝置100的頂表面。
作為形成包括接合至底部晶圓650A的頂部晶粒650B(例如，以形成邏輯裝置)以及HBM裝置100的積體電路封裝體4000的結果，可達成各種優點。積體電路封裝體4000更包括位於頂部晶粒650B及底部晶圓650A之上的支撐基底255。頂部晶粒650B、底部晶圓650A及支撐基底255的總厚度等於或大於HBM裝置100的厚度。該些優點包括使得能夠達成可用於實施熱解決方案的更平坦的表面(例如，散熱片可貼合至支撐基底255的頂表面及HBM裝置100的頂表面)以幫助改善積體電路封裝體4000中的散熱效率。支撐基底255亦用作散熱片並自堆疊600散熱。由於支撐基底255的被暴露出的頂表面，更大量的熱量可經由支撐基底255耗散，且堆疊600的可靠性得到改善。另外，所使用的支撐基底255可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
圖8A示出積體電路封裝體5000的剖視圖，其中堆疊700及HBM裝置100被示出為分別使用多個導電連接件270及多個導電連接件114接合並電性連接至結構310。圖8B至圖8F示出根據替代實施例的形成堆疊700中的中間步驟的剖視圖。除非另有說明，否則積體電路封裝體5000(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示積體電路封裝體1000中的相同組件；且除非另有說明，否則堆疊700(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示堆疊200中的相同組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
圖8B示出底部晶圓750A的剖視圖。每一底部晶圓750A可包括邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元(GPU)、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、介面晶粒、感測器晶粒、微機電系統(MEMS)晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，類比前端(AFE)晶粒)、類似晶粒或其組合(例如，系統晶片(SoC)晶粒)。底部晶圓750A可包括多個不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個晶粒區。
在圖8B中，示出半導體基底252及位於半導體基底252之上的內連線結構254。半導體基底252可為經摻雜或未經摻雜的 矽基底或者絕緣體上半導體(SOI)基底的主動層。半導體基底252可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。半導體基底252具有主動表面253(例如，圖8B中面朝上的表面)及非主動表面(例如，圖8B中面朝下的表面)。主動表面253亦可被稱為主動裝置層253。在半導體基底252的主動表面253處有多個裝置。所述裝置可為主動裝置(例如，電晶體、二極體等)、電容器、電阻器等。非主動表面可不具有裝置。
內連線結構254位於半導體基底252的主動表面253之上且用於對半導體基底252的裝置進行電性連接以形成積體電路。內連線結構254可包括一或多個介電層及位於所述介電層中的多個相應金屬化層。用於介電層的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。亦可使用其他介電材料，例如聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等。金屬化層可包括多個導通孔及/或多個導電線，以對半導體基底252的裝置進行內連。金屬化層可由導電材料(例如金屬，例如銅、鈷、鋁、金、其組合等)形成。可藉由鑲嵌製程(例如 單鑲嵌製程、雙鑲嵌製程等)形成內連線結構254。
在一些實施例中，可在內連線結構254中形成對內連線結構254及主動裝置層253的裝置進行外部連接的接觸墊251。接觸墊251設置於主動表面253之上。接觸墊251可包含銅、鋁(例如，28K鋁)或另一導電材料。在後續各圖中可能未明確示出接觸墊251。
可穿過底部晶圓750A形成多個導通孔262，以使得能夠對堆疊700(隨後在圖8F中示出)進行外部連接。導通孔262可為基底穿孔(TSV)，例如矽穿孔等。導通孔262延伸穿過底部晶圓750A的半導體基底252，以在實體上連接及電性連接至內連線結構254的金屬化層。
繼續參照圖8B，示出可位於底部晶圓750A的內連線結構254中及/或內連線結構254上的多個導電連接件259。舉例而言，導電連接件259可為內連線結構254的上部金屬化層的一部分。導電連接件259可由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件259可為進行外部連接的導電支柱、襯墊等。
在內連線結構254中及/或內連線結構254上有介電層260。舉例而言，介電層260可為內連線結構254的上部介電層。介電層260在側向上包封導電連接件259。介電層260可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層260。在開 始時，介電層260可掩埋導電連接件259，使得介電層260的頂表面位於導電連接件259的頂表面上方。可藉由移除製程而使導電連接件259經由介電層260被暴露出，可對各個層應用所述移除製程以移除導電連接件259之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件259的頂表面與介電層260的頂表面共面(在製程變化內)。
在圖8C中，將頂部晶圓750B接合至底部晶圓750A，以形成積體晶片上系統(SoIC)裝置。應理解，所述實施例可應用至其他三維積體電路(3DIC)封裝體。頂部晶圓750B可包括多個不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個晶粒區。頂部晶圓750B包括半導體基底252、內連線結構254，且可包括主動表面253，所述組件相似於關於圖8B闡述的那些組件。另外，頂部晶圓750B可包括多個導電連接件256及介電層258，介電層258可位於頂部晶圓750B的內連線結構254中及/或內連線結構254上。可使用與導電連接件259(前面在圖8B中闡述)相同的製程及相同的材料形成導電連接件256。可使用與介電層260(前面在圖8B中闡述)相同的製程及相同的材料形成介電層258。在實施例中，頂部晶圓750B具有可等於或小於780微米的第十高度H10。
在一些實施例中，頂部晶圓750B包括邏輯晶粒，且底部晶圓750A被用作將邏輯晶粒橋接至多個記憶體裝置(例如，圖 8A中所示的HBM裝置100的記憶體裝置11A至11H)且在邏輯晶粒與記憶體裝置之間轉譯命令的介面。在一些實施例中，將頂部晶圓750B與底部晶圓750A接合成使得主動表面253彼此面對(例如，「面對面」接合)。
使用混合接合製程將底部晶圓750A接合至頂部晶圓750B，所述混合接合製程例如可與前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程相似。混合接合製程藉由熔融接合將底部晶圓750A的介電層260直接接合至頂部晶圓750B的介電層258。在實施例中，介電層260與介電層258之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合進一步直接接合底部晶圓750A的導電連接件259與頂部晶圓750B的導電連接件256。因此，底部晶圓750A與頂部晶圓750B電性連接。
在圖8D中，將支撐基底255接合至頂部晶圓750B的半導體基底252的非主動表面的頂表面。支撐基底255可包括塊狀基底或晶圓，且可由例如矽、陶瓷、導熱玻璃、金屬(例如銅或鐵)等材料形成。支撐基底255可不具有任何主動裝置或被動裝置。在實施例中，支撐基底255可包括位於支撐基底255的頂表面上的多個金屬化層。在一些實施例中，支撐基底255由材料(例如矽)形成，其在CMP期間生成少量殘留物。在實施例中，支撐基底255的高度可為第五基底高度S5。
使用合適的技術(例如熔融接合等)將支撐基底255接 合至頂部晶圓750B的半導體基底252的非主動表面的頂表面。舉例而言，在各種實施例中，可分別使用支撐基底255的表面上及半導體基底252的表面上的接合層227a與接合層227b將支撐基底255接合至半導體基底252。在一些實施例中，接合層227a與接合層227b可各自包含藉由沈積製程(例如化學氣相沈積(CVD)、物理氣相沈積(PVD)等)分別形成於支撐基底255的表面及半導體基底252的表面上的氧化矽。在其他實施例中，可分別藉由支撐基底255上的矽表面及半導體基底252上的矽表面的熱氧化來形成支撐基底255上及半導體基底252上的接合層227a與接合層227b。
在接合之前，可使接合層227a與接合層227b中的一或多者經受表面處置。所述表面處置可包括電漿處置。可在真空環境中執行電漿處置。在電漿處置之後，表面處置可更包括可應用於接合層227a與接合層227b中的至少一者的清潔製程(例如，使用去離子水進行沖洗等)。接著將支撐基底255與半導體基底252對準且按壓抵靠彼此，以開始支撐基底255至半導體基底252的預接合。可在室溫(介於約21度與約25度之間)下執行預接合。舉例而言，接合時間可短於約1分鐘。在預接合之後，半導體基底252接合至支撐基底255。可藉由後續的退火步驟來加強接合製程。舉例而言，此可藉由將半導體基底252及支撐基底255加熱至介於140攝氏度至500攝氏度的範圍內的溫度來達成。在後續各圖中可能並未示出接合層227a與接合層227b。
在圖8E中，接著可執行平坦化步驟(例如CMP等)，以暴露出底部晶圓750A的導通孔262。在平坦化步驟之後，底部晶圓750A的半導體基底252的頂表面與導通孔262的頂表面齊平。
圖8F示出多個接觸墊268及介電層266在堆疊700之上的形成。介電層266可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等；類似材料；或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層266。接觸墊268可用於對其他裝置進行連接。在一些實施例中，接觸墊268是適合於與可回焊連接件(例如微凸塊)一起使用的導電凸塊，所述導電凸塊進而延伸穿過介電層266。在所示出的實施例中，接觸墊268被形成為穿過介電層266。作為形成接觸墊268的實例，在介電層266中形成多個開口且在介電層266之上及開口中形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD等形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等形成光阻且可將所述光阻暴露於光以進行圖案化。光阻的圖案對應於接觸墊268。所述圖案化會形成穿過光阻的多個開口以暴露出晶種層。在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。可藉由鍍覆(例如電鍍或無 電鍍覆等)形成導電材料。導電材料可包括例如銅、鎳、鈦、鎢、鋁等金屬。接著，移除光阻以及上面未形成導電材料的晶種層的部分。可藉由例如使用氧電漿等可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除被暴露出的晶種層的部分。晶種層的剩餘部分與導電材料形成接觸墊268。在實施例中，介電層260的底表面與介電層266的頂表面之間的第十一高度H11可介於15微米至30微米的範圍內。在實施例中，第十高度H10、第十一高度H11及第五基底高度S5的總和等於或大於第三高度H3。在實施例中，支撐基底255的頂表面位於與HBM裝置100的頂表面相同的水平高度處。在實施例中，支撐基底255的頂表面高於HBM裝置100的頂表面。
作為形成包括接合至底部晶圓750A的頂部晶圓750B(例如，以形成邏輯裝置)以及HBM裝置100的積體電路封裝體5000的結果，可達成各種優點。積體電路封裝體5000更包括位於頂部晶圓750B及底部晶圓750A之上的支撐基底255。頂部晶圓750B、底部晶圓750A及支撐基底255的總厚度等於或大於HBM裝置100的厚度。該些優點包括使得能夠達成可用於實施熱解決方案的更平坦的表面(例如，散熱片可貼合至支撐基底255的頂表面及HBM裝置100的頂表面)以幫助改善積體電路封裝體5000中的散熱效率。支撐基底255亦用作散熱片並自堆疊700散熱。由於支撐基底255的被暴露出的頂表面，更大量的熱量可經由支 撐基底255耗散，且堆疊700的可靠性得到改善。另外，所使用的支撐基底255可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
圖9A示出積體電路封裝體6000的剖視圖，其中堆疊800及HBM裝置100被示出為分別使用多個導電連接件270及多個導電連接件114接合並電性連接至結構310。圖9B至圖9G示出根據替代實施例的形成堆疊800中的中間步驟的剖視圖。除非另有說明，否則積體電路封裝體6000(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示積體電路封裝體1000中的相同組件；且除非另有說明，否則堆疊800(以及隨後論述的實施例)中的相同符號說明表示藉由相同製程形成的圖4A至圖4I所示堆疊200中的相同組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
圖9B示出底部晶圓850A的剖視圖。底部晶圓850A可包括多個不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個晶粒區。底部晶圓850A與前面在圖8B中示出的底部晶圓750A可基本相同，其中相同的符號說明表示相同的組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
在圖9C中，將頂部晶圓850B接合至底部晶圓850A，以形成積體晶片上系統(SoIC)裝置。應理解，所述實施例可應用至其他三維積體電路(3DIC)封裝體。頂部晶圓850B可包括多個不同的晶粒區，所述晶粒區在後續步驟中被單體化以形成多個 晶粒區。頂部晶圓850B與前面在圖8C中示出的頂部晶圓750B可基本相同，其中相同的符號說明表示相同的組件。因此，在本文中可不再對製程步驟及適用材料予以贅述。
在一些實施例中，頂部晶圓850B包括邏輯晶粒，且底部晶圓850A被用作將邏輯晶粒橋接至多個記憶體裝置(例如，圖9A中所示的HBM裝置100的記憶體裝置11A至11H)且在邏輯晶粒與記憶體裝置之間轉譯命令的介面。在一些實施例中，將頂部晶圓850B與底部晶圓850A接合成使得主動表面253彼此面對(例如，「面對面」接合)。
使用混合接合製程將底部晶圓850A接合至頂部晶圓850B，所述混合接合製程例如可與前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程相似。混合接合製程藉由熔融接合將底部晶圓850A的介電層260直接接合至頂部晶圓850B的介電層258。在實施例中，介電層260與介電層258之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而進一步直接接合底部晶圓850A的導電連接件259與頂部晶圓850B的導電連接件256。因此，底部晶圓850A與頂部晶圓850B電性連接。
在圖9D中，在頂部晶圓850B的頂表面之上形成介電層276。介電層276可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層276。接著可將介電層276圖案化且在介電層276 中形成多個開口。接著在介電層276中形成多個導電連接件280。導電連接件280由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件280可包括進行外部連接的導電支柱、襯墊等。可藉由移除製程而使導電連接件280經由介電層276被暴露出，可對各個層應用所述移除製程以移除導電連接件280之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件280的頂表面與介電層276的頂表面共面(在製程變化內)。在實施例中，介電層276的頂表面與介電層258的底表面之間的第十二高度H12可等於或小於780微米。
在圖9E中，將支撐基底255接合至頂部晶圓850B的半導體基底252的非主動表面。支撐基底255可包括塊狀基底或晶圓，且可由例如矽、陶瓷、導熱玻璃、金屬(例如銅或鐵)等材料形成。支撐基底255可不具有任何主動裝置或被動裝置。在實施例中，支撐基底255可包括位於支撐基底255的頂表面上的多個金屬化層。在一些實施例中，支撐基底255由材料(例如矽)形成，其在CMP期間生成少量殘留物。
使用合適的技術(例如混合接合等)將支撐基底255接合至頂部晶圓850B的半導體基底252的非主動表面。舉例而言，在支撐基底255之上形成介電層274。介電層274可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層274。接著可將介 電層274圖案化且在介電層274中形成多個開口。接著在介電層274中形成多個導電連接件278。導電連接件278由例如銅、鋁等金屬形成，且可藉由例如鍍覆等形成。導電連接件278可包括進行外部連接的導電支柱、襯墊等。可藉由移除製程而使導電連接件278經由介電層274被暴露出，可對各個層應用所述移除製程以移除導電連接件278之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。在平坦化製程之後，導電連接件278的頂表面與介電層274的頂表面共面(在製程變化內)。
接著，混合接合製程藉由熔融接合而將支撐基底255的介電層274直接接合至半導體基底252的介電層276。在實施例中，介電層274與介電層276之間的接合可為氧化物對氧化物接合。混合接合製程藉由直接金屬對金屬接合而將支撐基底255的導電連接件278進一步直接接合至半導體基底252的導電連接件280。混合接合製程可相似於前面關於上方圖2C中的晶圓56A至晶圓56B的結合闡述的混合接合製程。
在實施例中，支撐基底255的頂表面與介電層274的底表面之間的高度可為第六基底高度S6。
在圖9F中，接著可執行平坦化步驟(例如CMP等)，以暴露出底部晶圓850A的導通孔262。在平坦化步驟之後，底部晶圓850A的半導體基底252的頂表面與導通孔262的頂表面齊平。
圖9G示出多個接觸墊268及介電層266在堆疊800之上的形成。介電層266可為：氧化物，例如氧化矽、PSG、BSG、BPSG等；氮化物，例如氮化矽等；聚合物，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)類的聚合物等；類似材料；或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沈積(CVD)等形成介電層266。接觸墊268可用於對其他裝置進行連接。在一些實施例中，接觸墊268是適合於與可回焊連接件(例如微凸塊)一起使用的導電凸塊，所述導電凸塊進而延伸穿過介電層266。在所示出的實施例中，接觸墊268被形成為穿過介電層266。作為形成接觸墊268的實例，在介電層266中形成多個開口且在介電層266之上及開口中形成晶種層。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD等形成晶種層。接著在晶種層上形成光阻並將所述光阻圖案化。可藉由旋轉塗佈等形成光阻且可將所述光阻暴露於光以進行圖案化。光阻的圖案對應於接觸墊268。所述圖案化會形成穿過光阻的多個開口以暴露出晶種層。在光阻的開口中及被暴露出的晶種層的部分上形成導電材料。可藉由鍍覆(例如電鍍或無電鍍覆等)形成導電材料。導電材料可包括例如銅、鎳、鈦、鎢、鋁等金屬。接著，移除光阻以及上面未形成導電材料的晶種層的部分。可藉由例如使用氧電漿等可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例 如藉由濕式蝕刻或乾式蝕刻)移除被暴露出的晶種層的部分。晶種層的剩餘部分與導電材料形成接觸墊268。在實施例中，介電層260的底表面與介電層266的頂表面之間的第十三高度H13可介於15微米至30微米的範圍內。在實施例中，第十二高度H12、第十三高度H13及第六基底高度S6的總和等於或大於第三高度H3。在實施例中，支撐基底255的頂表面位於與HBM裝置100的頂表面相同的水平高度處。在實施例中，支撐基底255的頂表面高於HBM裝置100的頂表面。
作為形成包括接合至底部晶圓850A的頂部晶圓850B(例如，以形成邏輯裝置)以及HBM裝置100的積體電路封裝體6000的結果，可達成各種優點。積體電路封裝體6000更包括位於頂部晶圓850B及底部晶圓850A之上的支撐基底255。頂部晶圓850B、底部晶圓850A及支撐基底255的總厚度等於或大於HBM裝置100的厚度。該些優點包括使得能夠達成可用於實施熱解決方案的更平坦的表面(例如，散熱片可貼合至支撐基底255的頂表面及HBM裝置100的頂表面)以幫助改善積體電路封裝體6000中的散熱效率。支撐基底255亦用作散熱片並自堆疊800散熱。由於支撐基底255的被暴露出的頂表面，更大量的熱量可經由支撐基底255耗散且堆疊800的可靠性得到改善。另外，所使用的支撐基底255可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
本揭露的實施例具有一些有利特徵。所述實施例包括積 體電路封裝體的形成，所述積體電路封裝體包括接合至第二積體電路裝置的第一積體電路裝置(例如，以形成邏輯裝置)以及記憶體裝置。第一積體電路裝置與第二積體電路裝置的總厚度小於記憶體裝置的厚度，且積體電路封裝體更包括位於第一積體電路裝置及第二積體電路裝置之上的支撐基底。第一積體電路裝置、第二積體電路裝置及支撐基底的總厚度等於或大於記憶體裝置的厚度。本文中所揭露的一或多個實施例可包括使得能夠達成可用於實施熱解決方案的更平坦的表面(例如，散熱片可貼合至支撐基底的頂表面及記憶體裝置的頂表面)以幫助改善積體電路封裝體中的散熱效率。此外，所使用的支撐基底可具有任何厚度，以適應可具有不同厚度的不同類型的記憶體裝置。
根據實施例，一種半導體封裝體包括：重佈線結構；第一裝置及第二裝置，貼合至所述重佈線結構，所述第一裝置包括：第一晶粒；基底，接合至所述第一晶粒的第一表面；以及第二晶粒，接合至所述第一晶粒的與所述第一表面相對的第二表面，其中所述第一晶粒與所述第二晶粒的總高度小於所述第二裝置的第一高度，且其中所述基底的頂表面至少與所述第二裝置的頂表面一樣高；以及包封體，位於所述重佈線結構之上且環繞所述第一裝置及所述第二裝置。在實施例中，所述基底與所述第一晶粒之間的接合包括所述基底上的第一接合層與所述第一晶粒上的第二接合層之間的熔融接合。在實施例中，所述基底包含矽、陶瓷、導熱玻璃或金屬。在實施例中，所述第二裝置包括記憶體裝置。 在實施例中，所述包封體的頂表面與所述基底的所述頂表面共面。在實施例中，所述第一裝置的第二高度大於900微米。在實施例中，所述基底包括位於所述基底的所述頂表面上的金屬化層。在實施例中，所述半導體封裝體更包括：封裝基底，貼合至所述重佈線結構的與所述第一裝置及所述第二裝置相對的側；以及底部填充劑，位於所述重佈線結構與所述封裝基底之間。
根據實施例，一種方法包括：形成第一裝置，其中形成所述第一裝置包括：將第一晶粒的第一表面接合至基底；對所述基底進行薄化，以將所述基底的厚度減小至第一厚度；以及將所述第一晶粒的第二表面接合至第二晶粒；將所述第一裝置及第二裝置貼合至重佈線結構；使用包封體包封所述第一裝置及所述第二裝置；以及對所述包封體進行薄化，直至所述包封體的頂表面與所述基底的頂表面共面。在實施例中，所述基底包含矽、陶瓷、導熱玻璃或金屬。在實施例中，所述基底的所述頂表面位於與所述第二裝置的頂表面相同的高度處或高於所述第二裝置的頂表面。在實施例中，所述第一裝置是邏輯裝置且所述第二裝置是記憶體裝置。在實施例中，將所述第一晶粒的所述第一表面接合至所述基底包括將所述基底上的第一接合層熔融接合至所述第一晶粒上的第二接合層。在實施例中，將所述第一晶粒的所述第一表面接合至所述基底包括：將所述第一晶粒上的第一介電層直接接合至所述基底上的第二介電層；以及將所述第一晶粒上的多個第一導電連接件直接接合至所述基底上的多個第二導電連接件。
根據實施例，一種方法包括：形成第一裝置，其中形成所述第一裝置包括：將第一晶粒的第一表面接合至第二晶粒；以及將基底接合至所述第二晶粒的頂表面，其中所述基底不具有主動裝置或被動裝置；將所述第一裝置及第二裝置貼合至重佈線結構；使用包封體包封所述第一裝置及所述第二裝置；以及對所述包封體進行薄化，直至暴露出所述基底的頂表面。在實施例中，所述方法更包括：對所述第一晶粒的第二表面進行薄化，以暴露出多個導通孔；使用絕緣材料環繞所述第二晶粒；以及將所述基底接合至所述絕緣材料的頂表面。在實施例中，將所述基底接合至所述絕緣材料的所述頂表面及所述第二晶粒的所述頂表面包括將所述基底上的第一接合層直接接合至所述絕緣材料及所述第二晶粒上的第二接合層。在實施例中，將所述基底接合至所述絕緣材料的所述頂表面及所述第二晶粒的所述頂表面包括：將所述基底上的第一介電層直接接合至所述絕緣材料及所述第二晶粒上的第二介電層，以及將所述基底上的多個第一導電連接件直接接合至所述絕緣材料及所述第二晶粒上的多個第二導電連接件。在實施例中，所述方法更包括：對所述基底進行薄化，以減小所述基底的厚度。在實施例中，所述方法更包括：將封裝基底貼合至所述重佈線結構的與所述第一裝置及所述第二裝置相對的側；以及在所述重佈線結構與所述封裝基底之間形成底部填充劑。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可 容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
22L:晶粒連接件
50:記憶體立方體
100:高頻寬記憶體(HBM)裝置
114、270、382:導電連接件
200:堆疊
252:半導體基底
255:支撐基底
262:導通孔
264:絕緣材料
268:接觸墊
272:包封體
310:結構
312:介電層
314:金屬化層
316:凸塊下金屬(UBM)
370:重佈線走線
384:基底芯體
386:封裝基底
388:接合墊
1000:積體電路封裝體
H1:第一高度
H2:第二高度
H3:第三高度
S1:第一基底高度

Claims (10)

  1. 一種積體電路封裝體，包括：重佈線結構；第一裝置及第二裝置，貼合至所述重佈線結構，所述第一裝置包括：第一晶粒；基底，接合至所述第一晶粒的第一表面；以及第二晶粒，接合至與所述第一表面相對的所述第一晶粒的第二表面，其中所述第一晶粒與所述第二晶粒的總高度小於所述第二裝置的第一高度，且其中所述基底的頂表面至少與所述第二裝置的頂表面一樣高；以及包封體，位於所述重佈線結構之上且環繞所述第一裝置及所述第二裝置。
  2. 如請求項1所述的積體電路封裝體，其中所述基底與所述第一晶粒之間的接合包括所述基底上的第一接合層與所述第一晶粒上的第二接合層之間的熔融接合。
  3. 如請求項1所述的積體電路封裝體，其中所述包封體的頂表面與所述基底的所述頂表面共面。
  4. 一種形成積體電路封裝體的方法，包括：形成第一裝置，其中形成所述第一裝置包括：將第一晶粒的第一表面接合至基底；對所述基底進行薄化，以將所述基底的厚度減小至 第一厚度；以及將所述第一晶粒的第二表面接合至第二晶粒；將所述第一裝置及第二裝置貼合至重佈線結構，其中所述第一晶粒與所述第二晶粒的總高度小於所述第二裝置的第一高度；使用包封體包封所述第一裝置及所述第二裝置；以及對所述包封體進行薄化，直至所述包封體的頂表面與所述基底的頂表面共面。
  5. 如請求項4所述的方法，其中將所述第一晶粒的所述第一表面接合至所述基底包括將所述基底上的第一接合層熔融接合至所述第一晶粒上的第二接合層。
  6. 如請求項4所述的方法，其中將所述第一晶粒的所述第一表面接合至所述基底包括：將所述第一晶粒上的第一介電層直接接合至所述基底上的第二介電層；以及將所述第一晶粒上的多個第一導電連接件直接接合至所述基底上的多個第二導電連接件。
  7. 一種形成積體電路封裝體的方法，包括：形成第一裝置，其中形成所述第一裝置包括：將第一晶粒的第一表面接合至第二晶粒；以及將基底接合至所述第二晶粒的頂表面，其中所述基底不具有主動裝置或被動裝置；將所述第一裝置及第二裝置貼合至重佈線結構，其中所述第 一晶粒與所述第二晶粒的總高度小於所述第二裝置的第一高度；使用包封體包封所述第一裝置及所述第二裝置；以及對所述包封體進行薄化，直至暴露出所述基底的頂表面。
  8. 如請求項7所述的方法，更包括：對所述第一晶粒的第二表面進行薄化，以暴露出多個導通孔；使用絕緣材料環繞所述第二晶粒；以及將所述基底接合至所述絕緣材料的頂表面。
  9. 如請求項8所述的方法，其中將所述基底接合至所述絕緣材料的所述頂表面及所述第二晶粒的所述頂表面包括將所述基底上的第一接合層直接接合至所述絕緣材料及所述第二晶粒上的第二接合層。
  10. 如請求項8所述的方法，其中將所述基底接合至所述絕緣材料的所述頂表面及所述第二晶粒的所述頂表面包括：將所述基底上的第一介電層直接接合至所述絕緣材料及所述第二晶粒上的第二介電層，以及將所述基底上的多個第一導電連接件直接接合至所述絕緣材料及所述第二晶粒上的多個第二導電連接件。
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