CN221041116U - 集成电路封装 - Google Patents

集成电路封装 Download PDF

Info

Publication number
CN221041116U
CN221041116U CN202322512558.5U CN202322512558U CN221041116U CN 221041116 U CN221041116 U CN 221041116U CN 202322512558 U CN202322512558 U CN 202322512558U CN 221041116 U CN221041116 U CN 221041116U
Authority
CN
China
Prior art keywords
integrated circuit
die
layer
interconnect structure
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202322512558.5U
Other languages
English (en)
Inventor
陈明发
李云汉
鲁立忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN221041116U publication Critical patent/CN221041116U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本实用新型实施例提供集成电路封装。在一实施例中，一种组件包含：电力分配插入件，包含：第一接合层；第一管芯连接件，处于第一接合层中；以及背侧互连结构，包含连接至第一管芯连接件的电力轨；以及集成电路管芯，包含：第二接合层，藉由介电质对介电质接合直接接合至第一接合层；第二管芯连接件，处于第二接合层中，第二管芯连接件藉由金属对金属接合直接接合至第一管芯连接件；以及组件层，处于第二接合层上，组件层包含接点及晶体管，晶体管包含第一源极/漏极区，接点将第一源极/漏极区的背侧连接至第二管芯连接件。

Description

集成电路封装
技术领域
本实用新型实施例涉及一种集成电路封装。
背景技术
半导体行业已归因于进行中的多种电子组件(例如，晶体管、二极管、电阻器、电容器等)的整合密度改良而经历快速发展。主要地，整合密度的改良源自于最小特征大小的反复减小，其允许较多组件整合至给定区域中。随着对于缩小的电子组件的需求增长，对于更小且更创造性的半导体管芯的封装技术的需要已出现。
实用新型内容
根据本实用新型的一实施例，一种集成电路封装包含：第一集成电路管芯，包含第一组件层及第一前侧互连结构，第一前侧互连结构包含内连第一组件层的第一组件的第一互连；第二集成电路管芯，包含第二组件层及第二前侧互连结构，第二前侧互连结构包含内连第二组件层的第二组件的第二互连；以及电力分配插入件，接合至第一集成电路管芯及第二集成电路管芯，电力分配插入件包含背侧互连结构，背侧互连结构包含连接至第一组件层的第一组件及第二组件层的第二组件的电力轨，电力轨的宽度大于第一互连的宽度且大于第二互连的宽度。
根据本实用新型的一实施例，一种集成电路封装包含：电力分配插入件，包含：第一接合层；第一管芯连接件，处于第一接合层中；以及背侧互连结构，包含连接至第一管芯连接件的电力轨；以及集成电路管芯，包含：第二接合层，藉由介电质对介电质接合直接接合至第一接合层；第二管芯连接件，处于第二接合层中，第二管芯连接件藉由金属对金属接合直接接合至第一管芯连接件；以及组件层，处于第二接合层上，组件层包含接点及晶体管，晶体管包含第一源极/漏极区，接点将第一源极/漏极区的背侧连接至第二管芯连接件。
附图说明
在结合随附图式阅读以下详细描述时会最佳地理解本揭露的态样。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，可出于论述清楚起见而任意增大或减小各种特征的尺寸。
图1至图6为根据一些实施例的在用于形成集成电路管芯的工艺期间的中间步骤的横截面图。
图7至图14为根据一些实施例的在用于形成集成电路封装的工艺期间的中间步骤的横截面图。
图15为根据一些实施例的集成电路封装的横截面图。
图16为根据一些实施例的集成电路封装的横截面图。
图17为根据一些实施例的集成电路封装的横截面图。
具体实施方式
以下揭露内容提供用于实施本实用新型的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例是为了简化本揭露。当然，此等组件及配置仅为实例且并不意欲为限制性的。举例而言，在以下描述中，在第二特征上方或第二特征上形成第一特征可包含第一特征及第二特征直接接触地形成的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复附图标号及/或字母。此重复是出于简单及清楚的目的，且本身并不指示所论述的各种实施例及/或组态之间的关系。
另外，为易于描述，在本文中可使用诸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及类似术语的空间相对术语来描述如诸图中所示出的一个部件或特征与另一部件或特征的关系。除了诸图中所描绘的定向之外，空间相对术语亦意欲涵盖组件在使用或操作中的不同定向。器件可以其他方式定向(旋转90度或以其他定向旋转)，且本文中所使用的空间相对描述词可同样相应地进行解释。
根据各种实施例，建立互连结构，且接着多个集成电路管芯贴合至互连结构。互连结构由集成电路管芯共享，且互连结构包含用于集成电路管芯的电力分配网络及管芯对管芯桥接件。电力分配网络包含用于将参考电压及供应电压提供至集成电路管芯的组件的导电线(例如，电力轨)。更特定而言，集成电路管芯的电力轨位于共享互连结构中，而非集成电路管芯中。集成电路管芯的互连密度可因此增加。
图1至图6为根据一些实施例的在用于形成集成电路管芯50的工艺期间的中间步骤的横截面图。集成电路管芯50将在后续处理中封装以形成集成电路封装。集成电路管芯50中的各者可为逻辑管芯(例如，中央处理单元(central processing unit；CPU)、图形处理单元(graphics processing unit；GPU)、系统芯片(system-on-a-chip；SoC)、应用程序处理器(application processor；AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(dynamic random access memory；DRAM)管芯、静态随机存取存储器(static randomaccess memory；SRAM)管芯等)、电力管理管芯(例如，电力管理集成电路(powermanagement integrated circuit；PMIC)管芯)、射频(radio frequency；RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system；MEMS)管芯、信号处理管芯(例如，数字信号处理(digital signal processing；DSP)管芯)、前端管芯(例如，模拟前端(analog front-end；AFE)管芯)、类似者或其组合。
集成电路管芯50形成于晶片40中，所述晶片40包含在后续步骤中单体化以形成多个集成电路管芯的不同组件区。示出第一组件区40A及第二组件区40B，但应了解，晶片40可具有任何数目个组件区。根据适用制造工艺处理集成电路管芯50以形成集成电路。
在图1中，设置半导体衬底52。半导体衬底52可为经掺杂的硅或未经掺杂的硅，或绝缘层上半导体(semiconductor-on-insulator，SOI)衬底的有源层。半导体衬底52可包含其他半导体材料，诸如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。亦可使用其他衬底，诸如多层衬底或梯度衬底。半导体衬底52具有有时称作前侧的有源表面(例如，图1中面向上方的表面)及有时称作背侧的非有源表面(例如，图1中面向下方的表面)。
组件54(由晶体管表示)形成于半导体衬底52的前表面处。组件54可为有源组件(例如，晶体管、二极管等)、电容器、电阻器等。组件54可藉由可接受的沉积、光刻以及蚀刻技术形成于前段工艺(front-end of line；FEOL)中。举例而言，组件54可包含栅极结构56及源极/漏极区58，其中栅极结构56处于信道区上，且源极/漏极区58邻近于通道区。源极/漏极区58可指个别地或共同地取决于上下文的源极或漏极。虽然组件54示出为平面晶体管，但其亦可为纳米结构场效晶体管(纳米结构FET)、鳍式场效晶体管(fin field-effecttransistor；FinFET)或类似晶体管。信道区可为半导体衬底52的图案化区。举例而言，通道区可为在半导体衬底52中图案化的半导体鳍片、半导体纳米片、半导体纳米线或类似物的区。
如随后更详细地描述，上部互连结构(例如，前侧互连结构)将形成于半导体衬底52上方。半导体衬底52中的一些或全部将接着经移除且由下部互连结构(例如，背侧互连结构)替换。因此，组件54的组件层60形成于前侧互连结构与背侧互连结构之间。前侧互连结构及背侧互连结构各自包含连接至组件层60的组件54的导电特征。前侧互连结构的导电特征(例如，互连)将连接至源极/漏极区58F与栅极结构56的前侧以形成集成电路，诸如逻辑电路、存储器电路、图像传感器电路或类似物。背侧互连结构的导电特征(例如，互连)将连接至源极/漏极区58B的背侧以为集成电路提供电力、接地及/或输入/输出连接。
层间介电质62形成于半导体衬底52的有源表面上方。层间介电质62包围组件54且可覆盖组件54，例如栅极结构56及/或源极/漏极区58。层间介电质62可包含由诸如磷硅酸盐玻璃(Phospho-Silicate Glass；PSG)、硼硅酸盐玻璃(Boro-Silicate Glass；BSG)、硼掺杂磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、未掺杂硅酸盐玻璃(undoped Silicate Glass；USG)或类似物的介电材料形成的一或多个介电层。
上部接点64穿过层间介电质62形成以电耦接及实体耦接组件54。举例而言，上部接点64可包含分别电耦接及实体耦接至栅极结构56及源极/漏极区58F的栅极接点及源极/漏极接点。特定而言，上部接点64与源极/漏极区58F的前侧接触。上部接点64可由合适的导电材料形成，所述合适的导电材料为诸如钨、钴、镍、铜、银、金、铝、类似物或其组合，所述上部接点64可藉由沉积工艺形成，所述沉积工艺为诸如物理气相沉积(physical vapordeposition；PVD)或化学气相沉积(chemical vapor deposition；CVD)、诸如电镀或无电极电镀的镀敷工艺，或类似工艺。
在图2中，前侧互连结构70形成于组件层60上，例如在层间介电质62上方。前侧互连结构70形成于半导体衬底52/组件层60的前侧(例如，半导体衬底52的形成有组件54的侧)处。前侧互连结构70包含介电层72及介电层72中的导电特征74的层。前侧互连结构70包含导电特征74的任何所要数目个层。在一些实施例中，前侧互连结构70包含导电特征74的十三个层。
介电层72可由介电材料形成。可接受的介电材料包含氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass；BPSG)或类似物，其可藉由CVD、原子层沉积(atomic layer deposition；ALD)或类似工艺形成。介电层72可由具有低于约3.0的k值的低k介电材料形成。介电层72可由具有低于约2.5的k值的超低k(extra-low-k；ELK)介电材料形成。
导电特征74可包含导电线及导通孔。导通孔可延伸穿过介电层72中的各别者以提供导电线的层之间的竖直连接。导电特征74可藉由金属镶嵌工艺(诸如单金属镶嵌工艺、双金属镶嵌工艺或类似工艺)形成。在金属镶嵌工艺中，利用光刻及蚀刻技术图案化介电层72以形成对应于导电特征74的所要图案的互连开口(包含沟渠及通孔开口)。互连开口接着可填充有导电材料。合适导电材料包含铜、银、金、钨、铝、其组合或类似物，其可藉由电镀或类似者形成。
导电特征74藉由上部接点64连接至组件54(例如，栅极结构56及源极/漏极区58F)。因此，导电特征74为内连组件54以形成集成电路(先前所描述)的互连。导电特征74较小，使得集成电路可形成为高密度。
在图3中，支撑衬底84接合至前侧互连结构70的顶部表面。支撑衬底84可藉由一或多个接合层82接合至前侧互连结构70。支撑衬底84可为玻璃支撑衬底、陶瓷支撑衬底、半导体衬底(例如，硅衬底)、晶片(例如，硅晶片)或类似物。支撑衬底84可在后续处理步骤期间及在完整组件中提供结构支撑。支撑衬底84实质上不含任何有源组件或无源组件。
可使用诸如介电质对介电质接合或类似者的合适技术来将支撑衬底84接合至前侧互连结构70。介电质对介电质接合可包含在前侧互连结构70及/或支撑衬底84上沉积接合层82。在一些实施例中，接合层82由氧化硅(例如，高密度等离子体(high densityplasma；HDP)氧化物或类似物)形成，所述氧化硅藉由CVD、ALD或类似工艺沉积。接合层82可同样包含氧化物层，所述氧化物层在使用例如CVD、ALD、热氧化或类似工艺接合之前形成。其他合适材料可用于接合层82。
介电质对介电质接合工艺可更包含对接合层82中的一或多者执行表面处理。表面处理可包含等离子体处理。可在真空环境中执行等离子体处理。在等离子体处理之后，表面处理可更包含对接合层82中的一或多者执行清洁工艺(例如，用去离子水或类似物冲洗)。支撑衬底84接着与前侧互连结构70对准且此两者彼此相抵地按压以起始支撑衬底84至前侧互连结构70的预接合。可在约室温下执行预接合。在预接合之后，可执行退火工艺。藉由退火工艺来强化接合。
在图4中，将半导体衬底52薄化以减小半导体衬底52的背侧部分的厚度。半导体衬底52的背侧是指与半导体衬底52的前侧相对的侧。薄化工艺可包含机械研磨、化学机械抛光(chemical mechanical polish；CMP)、回蚀、其组合或类似者。
下部接点92穿过半导体衬底52形成以电耦接及实体耦接组件54。特定而言，下部接点92与源极/漏极区58B的背侧接触。作为形成下部接点92的实例，可穿过半导体衬底52形成接触开口以暴露源极/漏极区58B。可使用可接受的光刻及蚀刻技术来形成接触开口。衬里(诸如扩散障壁层、黏着层或类似物)及导电材料接着形成于接触开口中。衬里可包含钛、氮化钛、钽、氮化钽或类似物。衬里可藉由保形沉积工艺沉积，诸如物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)或类似工艺。在一些实施例中，衬里可包含黏着层，且可处理黏着层的至少一部分以形成扩散障壁层。导电材料可为钨、钴、钌、铝、镍、铜、铜合金、银、金或类似物。导电材料可藉由PVD、CVD或类似工艺沉积。可执行诸如CMP的平坦化工艺以自半导体衬底52的非有源表面移除过量材料。接触开口中的剩余衬里及导电材料形成下部接点92。
在图5中，接合层96及管芯连接件98形成于半导体衬底52的非有源表面上。接合层96可内埋或覆盖下部接点92，使得接合层96的顶部表面在下部接点92的表面之上。管芯连接件98连接至下部接点92，使得下部接点92将源极/漏极区58B的背侧连接至管芯连接件98。在一些实施例中，无导电特征(例如，互连)插入于管芯连接件98与下部接点92之间。
接合层96由介电材料形成。介电材料可为氧化物，诸如氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass；BPSG)、正硅酸四乙酯(tetraethylorthosilicate；TEOS)类氧化物或类似物，其可藉由诸如化学气相沉积(chemical vapordeposition；CVD)、原子层沉积(atomic layer deposition；ALD)或类似工艺等合适沉积工艺形成。亦可利用其他合适的介电材料，诸如低温聚酰亚胺材料、聚苯并恶唑(polybenzoxazole；PBO)、包封体、其组合或类似物。
管芯连接件98形成于接合层96中。管芯连接件98可藉由金属镶嵌工艺(诸如单金属镶嵌工艺、双金属镶嵌工艺或类似工艺)形成。在金属镶嵌工艺中，利用光刻及蚀刻技术来图案化接合层96以形成对应于管芯连接件98的所要图案的开口。开口接着可填充有导电材料。合适导电材料包含铜、银、金、钨、铝、其组合或类似物，其可藉由电镀或类似者形成。在一些实施例中，对管芯连接件98及接合层96执行诸如化学机械抛光(chemicalmechanical polish；CMP)、回蚀工艺、其组合或类似者的平坦化工艺。在平坦化工艺之后，管芯连接件98及接合层96的表面实质上共面(在工艺变化内)。
在图6中，沿着晶片40的切割道区(例如在晶片40的组件区40A、组件区40B之间)执行单体化工艺。单体化工艺可包含锯切工艺、雷射切割工艺或类似者。单体化工艺单体化晶片40的组件区40A、组件区40B。所得单体化集成电路管芯50来自组件区40A、组件区40B。在单体化工艺之后，接合层96、支撑衬底84、前侧互连结构70以及组件层60侧向地齐平，使得其具有相同宽度。
如随后更详细地描述，多个集成电路管芯50将使用接合层96及管芯连接件98接合至背侧互连结构。背侧互连结构包含用于互连集成电路管芯50以形成功能系统的管芯对管芯桥接件。另外，背侧互连结构包含集成电路管芯50的电力分配网络。电力分配网络包含用于将参考电压及供应电压提供至集成电路管芯50的组件54的导电线(例如，电力轨)。
图7至图14为根据一些实施例的在用于形成集成电路封装的工艺期间的中间步骤的横截面图。形成包含电力分配网络的电力分配插入件100(参见图8)。管芯结构150藉由在组件区100D中将多个集成电路管芯50接合至电力分配插入件100(参见图10)而形成。示出一个组件区100D的处理，但应了解，可同时处理任何数目个组件区100D以形成任何数目个管芯结构150。组件区100D将单体化以形成管芯结构150。管芯结构150可为系统整合芯片(system-on-integrated-chip；SoIC)组件，但可形成其他类型的组件。管芯结构150将接着安装至封装衬底200(参见图14)以形成所得集成电路封装。
在图7中，设置第一载体衬底102，且释放层104形成于第一载体衬底102上。第一载体衬底102可为玻璃载体衬底、陶瓷载体衬底或类似者。电力分配插入件将形成于第一载体衬底102上。第一载体衬底102可为晶片，使得多个电力分配插入件可同时形成于第一载体衬底102上。
释放层104可由聚合物类材料形成，所述材料可连同第一载体衬底102一起自互连结构移除，所述互连结构将在后续步骤中形成。在一些实施例中，释放层104为在加热时损失其黏着属性的环氧基热释放材料，诸如光热转换(light-to-heat-conversion；LTHC)释放涂层。在一些实施例中，释放层104可为在暴露于UV光时损失其黏着属性的紫外线(ultra-violet；UV)黏胶。释放层104可以液体形式施配且经固化，可为叠层在第一载体衬底102上的叠层膜，或可为类似物。释放层104的顶部表面可经水平化，且可具有高度平面性。
在图8中，电力分配插入件100形成于第一载体衬底102上。电力分配插入件100包含接合层106、管芯连接件108、背侧互连结构110以及一或多个钝化层116。电力分配插入件100的额外特征将在第一载体衬底102的后续剥离之后形成。电力分配插入件100不含贯穿衬底穿孔(through-substrate via；TSV)，其可减小所得管芯结构150的大小。如随后针对图10所描述，电力分配插入件100将贴合至集成电路管芯50的背侧。
接合层106形成于释放层104上。接合层106由介电材料形成。介电材料可为氧化物，诸如氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicateglass；BPSG)、正硅酸四乙酯(tetraethyl orthosilicate；TEOS)类氧化物或类似物，其可藉由诸如化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layerdeposition；ALD)或类似工艺等合适沉积工艺形成。亦可利用其他合适的介电材料，诸如低温聚酰亚胺材料、聚苯并恶唑(polybenzoxazole；PBO)、包封体、其组合或类似物。接合层106可(或可不)由与接合层96相同的介电材料形成。
管芯连接件108形成于接合层106中。管芯连接件108可藉由金属镶嵌工艺形成，诸如单金属镶嵌工艺、双金属镶嵌工艺或类似工艺。在金属镶嵌工艺中，利用光刻及蚀刻技术来图案化接合层106以形成对应于管芯连接件108的所要图案的开口。开口接着可填充有导电材料。合适导电材料包含铜、银、金、钨、铝、其组合或类似物，其可藉由电镀或类似者形成。在一些实施例中，对管芯连接件108及接合层106执行诸如化学机械抛光(chemicalmechanical polish；CMP)、回蚀工艺、其组合或类似者的平坦化工艺。在平坦化工艺之后，管芯连接件108及接合层106的表面实质上共面(在工艺变化内)。管芯连接件108可(或可不)由与管芯连接件98相同的导电材料形成。
背侧互连结构110形成于接合层106上。背侧互连结构110包含介电层112及介电层112中的导电特征114的层。背侧互连结构110包含导电特征114的任何所要数目个层。在一些实施例中，背侧互连结构110包含导电特征114的五个层。
介电层112可由介电材料形成。可接受的介电材料包含氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass；BPSG)或类似物，其可藉由CVD、ALD或类似工艺形成。介电层112可由具有低于约3.0的k值的低k介电材料形成。介电层112可由具有低于约2.5的k值的超低k(extra-low-k；ELK)介电材料形成。
导电特征114可包含导电线及导通孔。导通孔可延伸穿过介电层112中的各别者以提供导电线的层之间的竖直连接。导电特征114可藉由金属镶嵌工艺(诸如单金属镶嵌工艺、双金属镶嵌工艺或类似工艺)形成。在金属镶嵌工艺中，利用光刻及蚀刻技术图案化介电层112以形成对应于导电特征114的所要图案的互连开口(包含沟渠及通孔开口)。互连开口接着可填充有导电材料。合适导电材料包含铜、银、金、钨、铝、其组合或类似物，其可藉由电镀或类似者形成。
导电特征114形成集成电路管芯的电力分配网络。导电特征114较大，使得电力分配网络可具有低电阻。在一些实施例中，导电特征114具有约65纳米的最小特征大小。背侧互连结构110及前侧互连结构70(参见图2)在不同技术节点的工艺中形成。用于形成背侧互连结构110的工艺的技术节点大于用于形成前侧互连结构70的工艺的技术节点。
钝化层116形成于背侧互连结构110上。钝化层116可由一或多个可接受的介电材料形成，诸如氧化硅、氮化硅、诸如碳掺杂氧化物的低k(low-k；LK)介电质、诸如多孔碳掺杂二氧化硅的极低k(extremely low-k；ELK)介电质、其组合或类似物。其他可接受的介电材料包含感光聚合物，诸如聚酰亚胺、聚苯并恶唑(polybenzoxazole；PBO)、苯并环丁烯(benzocyclobutene；BCB)类聚合物、其组合或类似物。钝化层116可藉由沉积(例如，CVD)、旋涂、层压、其组合或类似者形成。
在图9中，执行载体衬底剥离以将第一载体衬底102自电力分配插入件100拆离(或「剥离」)。在一些实施例中，剥离包含使诸如雷射光或UV光的光投影于释放层104上，使得释放层104在光热下分解且可移除载体衬底102。结构接着翻转且接合至第二载体衬底122。
第二载体衬底122接合至电力分配插入件100的顶部表面，例如接合至钝化层116的顶部表面。第二载体衬底122可藉由一或多个接合层124接合至电力分配插入件100。第二载体衬底122可为玻璃载体衬底、陶瓷载体衬底或类似衬底。第二载体衬底122可为晶片，使得多个管芯结构可同时形成于第二载体衬底122上。
第二载体衬底122可使用合适技术(诸如介电质对介电质接合或类似者)接合至电力分配插入件100。介电质对介电质接合可包含在电力分配插入件100及/或第二载体衬底122上沉积接合层124。在一些实施例中，接合层124由氧化硅(例如，高密度等离子体(highdensity plasma；HDP)氧化物或类似物)形成，所述氧化硅藉由CVD、ALD或类似工艺沉积。接合层124可同样包含氧化物层，所述氧化物层在使用例如CVD、ALD、热氧化或类似工艺接合之前形成。其他合适材料可用于接合层124。
介电质对介电质接合工艺可更包含对接合层124中的一或多者执行表面处理。表面处理可包含等离子体处理。可在真空环境中执行等离子体处理。在等离子体处理之后，表面处理可更包含对接合层124中的一或多者执行清洁工艺(例如，用去离子水或类似物冲洗)。第二载体衬底122接着与电力分配插入件100对准且此两者彼此相抵地按压以起始第二载体衬底122至电力分配插入件100的预接合。可在约室温下执行预接合。在预接合之后，可执行退火工艺。藉由退火工艺来强化接合。
在图10中，多个集成电路管芯50使用接合层106及管芯连接件108贴合至电力分配插入件100，使得集成电路管芯50的背侧面向背侧互连结构110。贴合至电力分配插入件100的集成电路管芯50中的各者可具有不同或相同功能。另外，集成电路管芯50中的各者可形成于相同技术节点的工艺中，或可形成于不同技术节点的工艺中。在所示出的实施例中，两个集成电路管芯50贴合于组件区100D中，但任何所要数量的集成电路管芯50可贴合于组件区100D中。
藉由将集成电路管芯50置放于接合层106及管芯连接件108上，接着将集成电路管芯50接合至接合层106及管芯连接件108，集成电路管芯50可贴合至电力分配插入件100。集成电路管芯50可藉由例如取放工艺来置放。作为接合工艺的实例，集成电路管芯50可藉由混合接合而接合至接合层106及管芯连接件108。集成电路管芯50的接合层96经由介电质对介电质接合直接接合至接合层106，而不使用任何黏着材料(例如，管芯贴合膜)。集成电路管芯50的管芯连接件98经由金属对金属接合直接接合至各别管芯连接件108，而不使用任何共晶材料(例如，焊料)。接合可包含预接合及退火。在预接合期间，施加小按压力以相对于电力分配插入件100(例如，接合层106)按压集成电路管芯50(例如，接合层96)。在诸如约室温的低温下执行预接合，且在预接合之后，接合层96接合至接合层106。接着在后续退火步骤中改良接合强度，在后续退火步骤中接合层106、管芯连接件108、接合层96以及管芯连接件98退火。在退火之后，形成诸如融合接合的直接接合，从而将接合层106接合至接合层96。举例而言，接合可为接合层106的材料与接合层96的材料之间的共价键。管芯连接件108以一对一对应方式连接至管芯连接件98。管芯连接件108及管芯连接件98可在预接合之后实体接触，或可扩展至在退火期间变为实体接触。此外，在退火期间，管芯连接件108及管芯连接件98的材料(例如，铜)混合，使得亦形成金属对金属接合。因此，集成电路管芯50、接合层106、管芯连接件108之间的所得接合为混合接合，其包含介电质对介电质接合及金属对金属接合两者。
在此实施例中，单体化集成电路管芯50在晶片上芯片接合工艺中贴合至电力分配插入件100。因此，背侧互连结构110宽于前侧互连结构70。可利用其他接合工艺。在另一实施例(随后针对图15所描述)中，包含未单体化集成电路管芯50的晶片在晶片上晶片接合工艺中贴合至电力分配插入件100。
在图11中，在组件区100D中的集成电路管芯50之间形成间隙填充介电质126。间隙填充介电质126可由诸如氧化物的介电材料形成，所述氧化物为诸如氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass；BPSG)、正硅酸四乙酯(tetraethylorthosilicate；TEOS)类氧化物或类似物，其可藉由诸如化学气相沉积(chemical vapordeposition；CVD)、原子层沉积(atomic layer deposition；ALD)或类似工艺等合适沉积工艺形成。首先，间隙填充介电质126可内埋或覆盖集成电路管芯50，使得间隙填充介电质126的顶部表面在支撑衬底84之上。可执行移除工艺以将具有集成电路管芯50的前侧表面的间隙填充介电质126的表面齐平。在一些实施例中，利用平坦化工艺，诸如化学机械抛光(chemical mechanical polish；CMP)、回蚀工艺、其组合或类似者。在平坦化工艺之后，间隙填充介电质126及集成电路管芯50的表面实质上共面(在工艺变化内)。在此实施例中，接合层82及支撑衬底84在移除工艺之后继续存在。因此，间隙填充介电质126及支撑衬底84的表面实质上共面(在工艺变化内)。在另一实施例中(随后针对图17所描述)，藉由移除工艺移除接合层82及/或支撑衬底84。
在图12中，执行载体衬底剥离以将第二载体衬底122自电力分配插入件100拆离(或「剥离」)。在一些实施例中，剥离包含藉由合适移除工艺移除第二载体衬底122及接合层124。在一些实施例中，利用平坦化工艺，诸如化学机械抛光(chemical mechanicalpolish；CMP)、回蚀工艺、其组合或类似者。
在此实施例中，钝化层116在第一载体衬底102的剥离之前形成(参见图9)。钝化层116可在移除第二载体衬底122期间用作终止层。在另一实施例中，钝化层116在第二载体衬底122的剥离之后形成。
在图13中，介电层132形成于钝化层116的顶部表面上。介电层132可由一或多个可接受的介电材料形成，所述介电材料为诸如感光聚合物，诸如聚酰亚胺、聚苯并恶唑(polybenzoxazole；PBO)、苯并环丁烯(benzocyclobutene；BCB)类聚合物、其组合或类似物。其他可接受的介电材料包含氧化硅、氮化硅、诸如碳掺杂氧化物的低k(low-k；LK)介电质、诸如多孔碳掺杂二氧化硅的极低k(extremely low-k；ELK)介电质、其组合或类似物。介电层132可藉由旋涂、层压、沉积(例如，CVD)、其组合或类似工艺形成。
外部连接件134形成于介电层132及钝化层116中。外部连接件134电耦接及实体耦接至背侧互连结构110的上部导电特征114U。外部连接件134可包含可与其形成外部连接的导电柱、垫或类似物。在一些实施例中，外部连接件134包含介电层132的顶部表面处的接合垫，且包含将接合垫连接至背侧互连结构110的上部导电特征114U的接合垫通孔。在此类实施例中，外部连接件134(包含接合垫及接合垫通孔)可藉由金属镶嵌工艺形成，诸如单金属镶嵌工艺、双金属镶嵌工艺或类似工艺。外部连接件134可由导电材料(诸如金属，诸如铜、铝或类似物)形成，其可藉由例如镀敷或类似者形成。在一些实施例中，对外部连接件134及介电层132执行平坦化工艺，诸如化学机械抛光(chemical mechanical polish；CMP)、回蚀工艺、其组合或类似工艺。在平坦化工艺之后，外部连接件134及介电层132的顶部表面实质上共面(在工艺变化内)。
可回焊连接件136形成于外部连接件134上。可回焊连接件136可为球格数组封装(ball grid array；BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlledcollapse chip connection；C4)凸块、微凸块、化学镀镍钯浸金技术(electrolessnickel-electroless palladium-immersion gold technique；ENEPIG)形成的凸块，或类似物。可回焊连接件136可包含导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡、类似物或其组合。在一些实施例中，可回焊连接件136藉由最初经由蒸镀、电镀、印刷、焊料转移、植球或类似方法形成焊料层而形成。一旦焊料层已形成，就可执行回焊以便将材料塑形成所要凸块形状。在另一实施例中，可回焊连接件136包含藉由溅镀、印刷、电镀、无电极电镀、CVD或类似者形成的金属柱(诸如铜柱)。金属柱可并无焊料且具有实质上竖直的侧壁。在一些实施例中，金属顶盖层形成于金属柱的顶部上。金属顶盖层可包含镍、锡、锡铅、金、银、钯、铟、镍钯金、镍金、类似物或其组合，且可由镀敷工艺形成。
在图14中，沿着例如组件区100D与邻近组件区(未单独示出)之间的切割道区执行单体化工艺。单体化工艺可包含锯切工艺、雷射切割工艺或类似工艺。单体化工艺自邻近组件区单体化组件区100D。所得单体化管芯结构150来自组件区100D。在单体化工艺之后，电力分配插入件100及间隙填充介电质126侧向地齐平，使得其具有相同宽度。
管芯结构150接着使用可回焊连接件136安装至封装衬底200。封装衬底200包含衬底芯202及衬底芯202上方的接合垫204。衬底芯202可由诸如硅、锗、金刚石或类似物的半导体材料形成。替代地，可使用化合物材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、硅锗碳化物、磷化砷化镓、磷化镓铟、此等的组合以及类似物。另外，衬底芯202可为SOI衬底。一般而言，SOI衬底包含半导体材料层，诸如磊晶硅、锗、硅锗、SOI、SGOI或其组合。在一个替代实施例中，衬底芯202是基于诸如玻璃纤维强化树脂芯的绝缘芯。一种实例芯材料为玻璃纤维树脂，诸如FR4。芯材料的替代方案包含双马来酰亚胺三嗪(bismaleimide-triazine；BT)树脂，或替代地，其他印刷电路板(printed circuit board；PCB)材料或膜。诸如味之素增层膜(Ajinomoto Build-Up Film；ABF)的增层膜或其他叠层物可用于衬底芯202。
衬底芯202可包含有源组件及无源组件(未单独示出)。诸如晶体管、电容器、电阻器、此等的组合以及类似物的广泛多种组件可用于产生用于集成电路封装的设计的结构及功能需求。可使用任何合适的方法形成组件。
衬底芯202亦可包含金属化层及通孔，其中接合垫204实体耦接及/或电耦接至金属化层及通孔。金属化层可形成于有源组件及无源组件上方，且设计成连接各种组件以形成集成电路。金属化层可由介电材料(例如，低k介电材料)及导电材料(例如，铜)与内连导电材料的层的通孔的交替层形成，且可藉由任何合适的工艺(诸如沉积、金属镶嵌、双金属镶嵌或类似工艺)形成。在一些实施例中，衬底芯202实质上不含有源组件及无源组件。
在一些实施例中，回焊可回焊连接件136以将管芯结构150贴合至接合垫204。可回焊连接件136将封装衬底200(包含衬底芯202中的金属化层)电耦接及/或实体耦接至管芯结构150(包含背侧互连结构110的导电特征114)。在一些实施例中，阻焊剂(未单独示出)形成于衬底芯202上。可回焊连接件136可安置于阻焊剂中的开口中以电耦接及实体耦接至接合垫204。阻焊剂可用于保护衬底芯202的区域免受外部损害。
可回焊连接件136可具有环氧树脂焊剂(未单独示出)，在可回焊连接件136利用在管芯结构150贴合至封装衬底200之后剩余的环氧树脂焊剂的环氧树脂部分中的至少一些回焊之前，所述环氧树脂焊剂形成于可回焊连接件136上。此剩余环氧树脂部分可充当底填充料以减小应力且保护由回焊可回焊连接件136产生的接合部。在一些实施例中，底填充料(未单独示出)形成于管芯结构150与封装衬底200之间且包围可回焊连接件136。可在管芯结构150贴合之后藉由毛细流动工艺形成或可在管芯结构150贴合之前藉由合适的沉积方法形成底填充料。
在一些实施例中，无源组件(例如，表面安装组件(surface mount device；SMD)，未单独示出)亦可贴合至封装衬底200(例如，贴合至接合垫204)。举例而言，无源组件可接合至封装衬底200的与可回焊连接件136所接合的相同的表面。无源组件可在将管芯结构150安装于封装衬底200上之前或之后贴合至封装衬底200。
替代地，管芯结构150可安装至另一组件，诸如插入件(未单独示出)。插入件接着可安装至封装衬底200。所得集成电路封装可为衬底上晶片上芯片(chip-on-wafer-on-substrate；CoWoS)封装，但可形成其他类型的封装。
亦可包含其他特征及工艺。举例而言，可包含测试结构以辅助3D封装或3DIC组件的验证测试。测试结构可包含例如形成于重布线层中或形成在衬底上的测试垫，其允许测试3D封装或3DIC、使用探针及/或探针卡以及类似者。可对中间结构以及最终结构执行验证测试。另外，本文中所揭露的结构及方法可结合并有对已知良好管芯的中间验证的测试方法使用，以提高产率及降低成本。
如上文所提及，背侧互连结构110包含集成电路管芯50的电力分配网络。导电特征114中的一些为电力轨114P，其为电力分配网络的导电线。电力轨114P用于将源极/漏极区58B中的一些电耦接至参考电压、供应电压或类似电压。举例而言，电力轨114P连接至管芯连接件108中的一些，所述管芯连接件108连接至管芯连接件98，所述管芯连接件98连接至下部接点92，所述下部接点92连接至源极/漏极区58B中的一些(参见图6)。集成电路管芯50不含电力轨，例如不包含电力分配网络的任何导电线。替代地，背侧互连结构110包含集成电路管芯50的电力分配网络的所有电力轨。自集成电路管芯50省略电力轨且替代地在背侧互连结构110中形成电力轨114P允许集成电路管芯50的互连密度增加。此外，背侧互连结构110可容纳比前侧互连结构70宽的电力轨，从而减小至集成电路管芯50的电力输送的电阻且增加效率。举例而言，背侧互连结构110的第一层级导电线(例如，电力轨114P)的宽度可为前侧互连结构70的第一层级导电线(例如，导电线74A)的宽度的至少两倍。更一般而言，导电特征114的最小特征大小大于导电特征74的最小特征大小。
另外，背侧互连结构110包含用于内连集成电路管芯50的管芯对管芯桥接件。导电特征114中的一些可为数据轨114D，其为管芯对管芯桥接件的导电线。数据轨114D用于将一个集成电路管芯50的组件层60(例如，源极/漏极区58B中的一些)电耦接至另一集成电路管芯50的组件层60(例如，源极/漏极区58B中的一些)。举例而言，数据轨114D连接至管芯连接件108中的一些，所述管芯连接件108连接至管芯连接件98，所述管芯连接件98连接至下部接点92，所述下部接点92连接至源极/漏极区58B中的一些(参见图6)。集成电路管芯50不含管芯桥接件，例如不包含管芯对管芯桥接件的任何导电线。替代地，背侧互连结构110包含用于内连集成电路管芯50的管芯对管芯桥接件的所有数据轨。背侧互连结构110可因此用于代替桥接管芯，诸如局部硅互连管芯，此可减小管芯结构150的大小。数据轨114D足够长以在集成电路管芯50之间延伸。举例而言，背侧互连结构110的第一层级导电线(例如，数据轨114D)的长度可为前侧互连结构70的第一层级导电线(例如，导电线74A)的长度的至少两倍。
背侧互连结构110为集成电路管芯50的共享互连结构。如上文所提及，背侧互连结构110首先形成于第一载体衬底102上(参见图8)，且接着在集成电路管芯50贴合(参见图10)之前翻转(参见图9)。据此，背侧互连结构110的各层中的导电特征114的大小(例如，厚度及/或宽度)可在延伸远离组件层60的背侧的方向上增加。类似地，前侧互连结构70的各层中的导电特征74的大小可在延伸远离组件层60的前侧的方向上增加。
图15为根据一些实施例的集成电路封装的横截面图。此实施例类似于图14的实施例，不同之处在于在集成电路管芯50贴合至电力分配插入件100之前不单体化晶片40(参见图5)。替代地，包含未单体化集成电路管芯50的晶片40贴合至电力分配插入件100。晶片40可以与先前针对图10所描述的单体化集成电路管芯50的接合类似的方式藉由混合接合而接合至电力分配插入件100。在晶片40接合至电力分配插入件100之后，以与先前针对图14所描述的单体化工艺类似的方式执行单体化工艺以单体化晶片40，藉此形成包含晶片部分42的管芯结构150，其中集成电路管芯50为晶片部分42的一部分。在单体化工艺之后，晶片部分42及电力分配插入件100的侧壁侧向地齐平，使得其具有相同宽度。
图16为根据一些实施例的集成电路封装的横截面图。此实施例类似于图14的实施例，不同之处在于支撑衬底214接合至管芯结构150的顶部表面(例如，支撑衬底84及间隙填充介电质126的顶部表面)。支撑衬底214可藉由一或多个接合层212接合至管芯结构150。支撑衬底214可为玻璃支撑衬底、陶瓷支撑衬底、半导体衬底(例如，硅衬底)、晶片(例如，硅晶片)或类似物。支撑衬底214可在后续处理步骤期间及在完整组件中提供结构支撑。支撑衬底214实质上不含任何有源组件或无源组件。
可使用诸如介电质对介电质接合或类似者的合适技术来将支撑衬底214接合至管芯结构150。介电质对介电质接合可包含在管芯结构150及/或支撑衬底214上沉积接合层212。在一些实施例中，接合层212由氧化硅(例如，高密度等离子体(high density plasma；HDP)氧化物或类似物)形成，所述氧化硅藉由CVD、ALD或类似工艺沉积。接合层212可同样包含氧化物层，所述氧化物层在使用例如CVD、ALD、热氧化或类似工艺接合之前形成。其他合适材料可用于接合层212。
介电质对介电质接合工艺可更包含对接合层212中的一或多者执行表面处理。表面处理可包含等离子体处理。可在真空环境中执行等离子体处理。在等离子体处理之后，表面处理可更包含对接合层212中的一或多者执行清洁工艺(例如，用去离子水或类似物冲洗)。支撑衬底214接着与管芯结构150对准且此两者彼此相抵地按压以起始支撑衬底214至管芯结构150的预接合。可在约室温下执行预接合。在预接合之后，可执行退火工艺。藉由退火工艺来强化接合。
支撑衬底214大(例如，宽)于集成电路管芯50，例如大于支撑衬底84。利用大支撑衬底可改良用于集成电路封装的结构支撑。另外，大支撑衬底可提供用于集成电路封装的改良的热耗散。
图17为根据一些实施例的集成电路封装的横截面图。此实施例类似于图16的实施例，不同之处在于自集成电路管芯50移除接合层82及/或支撑衬底84。因而，间隙填充介电质126及前侧互连结构70的上部介电层72U的表面实质上共面(在工艺变化内)。支撑衬底214因此接合至前侧互连结构70的顶部表面及间隙填充介电质126。
实施例可达成优点。在电力分配插入件100的背侧互连结构110中(而非在集成电路管芯50中)形成电力轨114P及数据轨114D允许集成电路管芯50的互连密度增加，尤其在背侧互连结构110由多个集成电路管芯50共享时。集成电路封装的密度可因此增加。
在一实施例中，一种组件包含：第一集成电路管芯，包含第一组件层及第一前侧互连结构，第一前侧互连结构包含内连第一组件层的第一组件的第一互连；第二集成电路管芯，包含第二组件层及第二前侧互连结构，第二前侧互连结构包含内连第二组件层的第二组件的第二互连；以及电力分配插入件，接合至第一集成电路管芯及第二集成电路管芯，电力分配插入件包含背侧互连结构，背侧互连结构包含连接至第一组件层的第一组件及第二组件层的第二组件的电力轨，电力轨的宽度大于第一互连的宽度且大于第二互连的宽度。在组件的一些实施例中，电力轨的宽度为第一互连的宽度的至少两倍及第二互连的宽度的至少两倍。在组件的一些实施例中，背侧互连结构更包含连接至第一组件层的第一组件及第二组件层的第二组件的数据轨，数据轨的长度大于第一互连的长度且大于第二互连的长度。在组件的一些实施例中，电力轨的长度为第一互连的长度的至少两倍及第二互连的长度的至少两倍。在组件的一些实施例中，第一集成电路管芯及第二集成电路管芯不含电力轨。在组件的一些实施例中，第一组件层安置于第一前侧互连结构与背侧互连结构之间，且第二组件层安置于第二前侧互连结构与背侧互连结构之间。在一些实施例中，组件更包含：间隙填充介电质，围绕第一集成电路管芯及第二集成电路管芯，间隙填充介电质及电力分配插入件侧向地齐平。在组件的一些实施例中，第一集成电路管芯及第二集成电路管芯为晶片部分的一部分，晶片部分及电力分配插入件侧向地齐平。
在一实施例中，一种组件包含：电力分配插入件，包含：第一接合层；第一管芯连接件，处于第一接合层中；以及背侧互连结构，包含连接至第一管芯连接件的电力轨；以及集成电路管芯，包含：第二接合层，藉由介电质对介电质接合直接接合至第一接合层；第二管芯连接件，处于第二接合层中，第二管芯连接件藉由金属对金属接合直接接合至第一管芯连接件；以及组件层，处于第二接合层上，组件层包含接点及晶体管，晶体管包含第一源极/漏极区，接点将第一源极/漏极区的背侧连接至第二管芯连接件。在组件的一些实施例中，晶体管更包含第二源极/漏极区，且集成电路管芯更包含前侧互连结构，前侧互连结构包含连接至第二源极/漏极区的前侧的互连。在组件的一些实施例中，集成电路管芯更包含前侧互连结构上的支撑衬底，支撑衬底及前侧互连结构具有相同宽度。在一些实施例中，组件更包含：支撑衬底，处于集成电路管芯上，支撑衬底宽于前侧互连结构。
在一实施例中，一种方法包含：形成集成电路管芯，集成电路管芯包含组件层、组件层的前侧上的第一互连结构以及组件层的背侧上的第一接合层；形成包含第二接合层的电力分配插入件；以及藉由以下操作将集成电路管芯接合至电力分配插入件：相对于第二接合层按压第一接合层；以及使第一接合层及第二接合层退火以在第一接合层的材料及第二接合层的材料之间形成共价键。在方法的一些实施例中，集成电路管芯更包含第一接合层中的第一管芯连接件，电力分配插入件更包含第二接合层中的第二管芯连接件，且将集成电路管芯接合至电力分配插入件更包含使第一管芯连接件及第二管芯连接件退火以使第一管芯连接件的材料与第二管芯连接件的材料混合。在方法的一些实施例中，组件层包含晶体管，晶体管包含源极/漏极区，且形成集成电路管芯包含在组件层中形成接点，接点连接至源极/漏极区的背侧。在方法的一些实施例中，形成集成电路管芯包含在将集成电路管芯接合至电力分配插入件之前单体化集成电路管芯。在方法的一些实施例中，将集成电路管芯接合至电力分配插入件包含将包含集成电路管芯的晶片接合至电力分配插入件。在一些实施例中，方法更包含：将支撑衬底接合至集成电路管芯。在方法的一些实施例中，电力分配插入件包含第二互连结构，第二接合层安置于第二互连结构的第一侧上，方法更包含：在将集成电路管芯接合至电力分配插入件之后，在第二互连结构的第二侧上沉积介电层；以及在介电层中形成外部连接件。在一些实施例中，方法更包含：将封装衬底连接至外部连接件。
前文概述若干实施例的特征，使得所属领域中具有通常知识者可更佳地理解本揭露的态样。所属领域中具有通常知识者应了解，其可易于使用本揭露作为设计或修改用于实现本文中所引入的实施例的相同目的及/或达成相同优点的其他工艺及结构的基础。所属领域中具有通常知识者亦应认识到，此类等效构造并不脱离本揭露的精神及范畴，且所属领域中具有通常知识者可在不脱离本揭露的精神及范畴的情况下在本文中作出各种改变、替代以及更改。

Claims (10)

1.一种集成电路封装，包括：
第一集成电路管芯，包括第一组件层及第一前侧互连结构，所述第一前侧互连结构包括内连所述第一组件层的第一组件的第一互连；
第二集成电路管芯，包括第二组件层及第二前侧互连结构，所述第二前侧互连结构包括内连所述第二组件层的第二组件的第二互连；以及
电力分配插入件，接合至所述第一集成电路管芯及所述第二集成电路管芯，所述电力分配插入件包括背侧互连结构，所述背侧互连结构包括连接至所述第一组件层的所述第一组件及所述第二组件层的所述第二组件的电力轨，所述电力轨的宽度大于所述第一互连的宽度且大于所述第二互连的宽度。
2.如权利要求1所述的集成电路封装，其中所述电力轨的所述宽度为所述第一互连的所述宽度的至少两倍且为所述第二互连的所述宽度的至少两倍。
3.如权利要求1所述的集成电路封装，其中所述背侧互连结构更包括连接至所述第一组件层的所述第一组件及所述第二组件层的所述第二组件的数据轨，所述数据轨的长度大于所述第一互连的长度且大于所述第二互连的长度。
4.如权利要求3所述的集成电路封装，其中所述电力轨的所述长度为所述第一互连的所述长度的至少两倍且为所述第二互连的所述长度的至少两倍。
5.如权利要求1所述的集成电路封装，其中所述第一集成电路管芯及所述第二集成电路管芯不含电力轨。
6.如权利要求1所述的集成电路封装，其中所述第一组件层安置于所述第一前侧互连结构与所述背侧互连结构之间，且所述第二组件层安置于所述第二前侧互连结构与所述背侧互连结构之间。
7.如权利要求1所述的集成电路封装，更包括：
间隙填充介电质，围绕所述第一集成电路管芯及所述第二集成电路管芯，所述间隙填充介电质及所述电力分配插入件侧向地齐平。
8.如权利要求1所述的集成电路封装，其中所述第一集成电路管芯及所述第二集成电路管芯为晶片部分的一部分，所述晶片部分及所述电力分配插入件侧向地齐平。
9.一种集成电路封装，包括：
电力分配插入件，包括：
第一接合层；
第一管芯连接件，处于所述第一接合层中；以及
背侧互连结构，包括连接至所述第一管芯连接件的电力轨；以及
集成电路管芯，包括：
第二接合层，藉由介电质对介电质接合直接接合至所述第一接合层；
第二管芯连接件，处于所述第二接合层中，所述第二管芯连接件藉由金属对金属接合直接接合至所述第一管芯连接件；以及
组件层，处于所述第二接合层上，所述组件层包括接点及晶体管，所述晶体管包括第一源极/漏极区，所述接点将所述第一源极/漏极区的背侧连接至所述第二管芯连接件。
10.如权利要求9所述的集成电路封装，其中所述晶体管更包括第二源极/漏极区，且所述集成电路管芯更包括前侧互连结构，所述前侧互连结构包括连接至所述第二源极/漏极区的前侧的互连。
CN202322512558.5U 2022-10-14 2023-09-15 集成电路封装 Active CN221041116U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263416257P 2022-10-14 2022-10-14
US63/416,257 2022-10-14
US18/151,801 2023-01-09
US18/151,801 US20240128194A1 (en) 2022-10-14 2023-01-09 Integrated Circuit Packages and Methods of Forming the Same

Publications (1)

Publication Number Publication Date
CN221041116U true CN221041116U (zh) 2024-05-28

Family

ID=90626954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202322512558.5U Active CN221041116U (zh) 2022-10-14 2023-09-15 集成电路封装

Country Status (2)

Country Link
US (1) US20240128194A1 (zh)
CN (1) CN221041116U (zh)

Also Published As

Publication number Publication date
US20240128194A1 (en) 2024-04-18

Similar Documents

Publication Publication Date Title
US20210210399A1 (en) Package Structure and Method
US11581281B2 (en) Packaged semiconductor device and method of forming thereof
US11842936B2 (en) Underfill structure for semiconductor packages and methods of forming the same
US11469197B2 (en) Integrated circuit package and method
CN113140475A (zh) 存储器封装件及其形成方法
US11705343B2 (en) Integrated circuit package and method of forming thereof
US11735576B2 (en) Integrated circuit package and method
US20230109128A1 (en) Heat Dissipation in Semiconductor Packages and Methods of Forming Same
CN115295507A (zh) 集成电路器件和其形成方法
CN111261608A (zh) 半导体器件及其形成方法
CN113223970B (zh) 半导体结构及其制造方法
US20240021554A1 (en) Integrated circuit package and method of forming thereof
CN221041116U (zh) 集成电路封装
US20240047338A1 (en) Integrated Circuit Packages and Methods of Forming the Same
TW202416396A (zh) 積體電路封裝及其形成方法
CN117116873A (zh) 集成电路封装件及其形成方法

Legal Events

Date Code Title Description
GR01 Patent grant