TW202416396A - 積體電路封裝及其形成方法 - Google Patents

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陳明發
李雲漢
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Abstract

本發明實施例提供積體電路封裝及其形成方法。在一實施例中，一種元件包含：電力分配插入件，包含：第一接合層；第一晶粒連接件，處於第一接合層中；以及背側內連線結構，包含連接至第一晶粒連接件的電力軌；以及積體電路晶粒，包含：第二接合層，藉由介電質對介電質接合直接接合至第一接合層；第二晶粒連接件，處於第二接合層中，第二晶粒連接件藉由金屬對金屬接合直接接合至第一晶粒連接件；以及元件層，處於第二接合層上，元件層包含接點及電晶體，電晶體包含第一源極/汲極區，接點將第一源極/汲極區的背側連接至第二晶粒連接件。

Description

積體電路封裝及其形成方法
半導體行業已歸因於進行中的多種電子組件（例如，電晶體、二極體、電阻器、電容器等）的整合密度改良而經歷快速發展。主要地，整合密度的改良源自於最小特徵大小的反覆減小，其允許較多組件整合至給定區域中。隨著對於縮小的電子元件的需求增長，對於更小且更創造性的半導體晶粒的封裝技術的需要已出現。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為便於描述，本文中可使用諸如「在……之下」、「下方」、「下部」、「在……之上」、「上部」以及類似術語的空間相對術語來描述如諸圖中所示出的一個元件或特徵對於另一元件或特徵的關係。除了諸圖中所描繪的定向以外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
根據各種實施例，建立內連線結構，且接著多個積體電路晶粒貼合至內連線結構。內連線結構由積體電路晶粒共用，且內連線結構包含用於積體電路晶粒的電力分配網路及晶粒對晶粒橋接件。電力分配網路包含用於將參考電壓及供應電壓提供至積體電路晶粒的元件的導電線（例如，電力軌）。更特定而言，積體電路晶粒的電力軌位於共用內連線結構中，而非積體電路晶粒中。積體電路晶粒的內連線密度可因此增加。
圖1至圖6為根據一些實施例的在用於形成積體電路晶粒50的製程期間的中間步驟的橫截面圖。積體電路晶粒50將在後續處理中封裝以形成積體電路封裝。積體電路晶粒50中的各者可為邏輯晶粒（例如，中央處理單元（central processing unit；CPU）、圖形處理單元（graphics processing unit；GPU）、系統晶片（system-on-a-chip；SoC）、應用程式處理器（application processor；AP）、微控制器等）、記憶體晶粒（例如，動態隨機存取記憶體（dynamic random access memory；DRAM）晶粒、靜態隨機存取記憶體（static random access memory；SRAM）晶粒等）、電力管理晶粒（例如，電力管理積體電路（power management integrated circuit；PMIC）晶粒）、射頻（radio frequency；RF）晶粒、感測器晶粒、微機電系統（micro-electro-mechanical-system；MEMS）晶粒、訊號處理晶粒（例如，數位訊號處理（digital signal processing；DSP）晶粒）、前端晶粒（例如，類比前端（analog front-end；AFE）晶粒）、類似者或其組合。
積體電路晶粒50形成於晶圓40中，所述晶圓40包含在後續步驟中單體化以形成多個積體電路晶粒的不同元件區。示出第一元件區40A及第二元件區40B，但應瞭解，晶圓40可具有任何數目個元件區。根據適用製造製程處理積體電路晶粒50以形成積體電路。
在圖1中，設置半導體基底52。半導體基底52可為經摻雜的矽或未經摻雜的矽，或絕緣層上半導體（semiconductor-on-insulator，SOI）基底的主動層。半導體基底52可包含其他半導體材料，諸如鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。亦可使用其他基底，諸如多層基底或梯度基底。半導體基底52具有有時稱作前側的主動表面（例如，圖1中面向上方的表面）及有時稱作背側的非主動表面（例如，圖1中面向下方的表面）。
元件54（由電晶體表示）形成於半導體基底52的前表面處。元件54可為主動元件（例如，電晶體、二極體等）、電容器、電阻器等。元件54可藉由可接受的沉積、微影以及蝕刻技術形成於前段製程（front-end of line；FEOL）中。舉例而言，元件54可包含閘極結構56及源極/汲極區58，其中閘極結構56處於通道區上，且源極/汲極區58鄰近於通道區。源極/汲極區58可指個別地或共同地取決於上下文的源極或汲極。雖然元件54示出為平面電晶體，但其亦可為奈米結構場效電晶體（奈米結構FET）、鰭式場效電晶體（fin field-effect transistor；FinFET）或類似電晶體。通道區可為半導體基底52的圖案化區。舉例而言，通道區可為在半導體基底52中圖案化的半導體鰭片、半導體奈米片、半導體奈米線或類似物的區。
如隨後更詳細地描述，上部內連線結構（例如，前側內連線結構）將形成於半導體基底52上方。半導體基底52中的一些或全部將接著經移除且由下部內連線結構（例如，背側內連線結構）替換。因此，元件54的元件層60形成於前側內連線結構與背側內連線結構之間。前側內連線結構及背側內連線結構各自包含連接至元件層60的元件54的導電特徵。前側內連線結構的導電特徵（例如，內連線）將連接至源極/汲極區58F及閘極結構56的前側以形成積體電路，諸如邏輯電路、記憶體電路、影像感測器電路或類似物。背側內連線結構的導電特徵（例如，內連線）將連接至源極/汲極區58B的背側以為積體電路提供電力、接地及/或輸入/輸出連接。
層間介電質62形成於半導體基底52的主動表面上方。層間介電質62包圍元件54且可覆蓋元件54，例如閘極結構56及/或源極/汲極區58。層間介電質62可包含由諸如磷矽酸鹽玻璃（Phospho-Silicate Glass；PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass；BSG）、硼摻雜磷矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass；BPSG）、未摻雜矽酸鹽玻璃（undoped Silicate Glass；USG）或類似物的介電材料形成的一或多個介電層。
上部接點64穿過層間介電質62形成以電耦接及實體耦接元件54。舉例而言，上部接點64可包含分別電耦接及實體耦接至閘極結構56及源極/汲極區58F的閘極接點及源極/汲極接點。特定而言，上部接點64與源極/汲極區58F的前側接觸。上部接點64可由合適的導電材料形成，所述合適的導電材料為諸如鎢、鈷、鎳、銅、銀、金、鋁、類似物或其組合，所述上部接點64可藉由沉積製程形成，所述沉積製程為諸如物理氣相沉積（physical vapor deposition；PVD）或化學氣相沉積（chemical vapor deposition；CVD）、諸如電鍍或無電極電鍍的鍍敷製程，或類似製程。
在圖2中，前側內連線結構70形成於元件層60上，例如在層間介電質62上方。前側內連線結構70形成於半導體基底52/元件層60的前側（例如，半導體基底52的形成有元件54的側）處。前側內連線結構70包含介電層72及介電層72中的導電特徵74的層。前側內連線結構70包含導電特徵74的任何所要數目個層。在一些實施例中，前側內連線結構70包含導電特徵74的十三個層。
介電層72可由介電材料形成。可接受的介電材料包含氧化矽、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）或類似物，其可藉由CVD、原子層沉積（atomic layer deposition；ALD）或類似製程形成。介電層72可由具有低於約3.0的k值的低k介電材料形成。介電層72可由具有低於約2.5的k值的超低k（extra-low-k；ELK）介電材料形成。
導電特徵74可包含導電線及導通孔。導通孔可延伸穿過介電層72中的各別者以提供導電線的層之間的豎直連接。導電特徵74可藉由金屬鑲嵌製程（諸如單金屬鑲嵌製程、雙金屬鑲嵌製程或類似製程）形成。在金屬鑲嵌製程中，利用微影及蝕刻技術圖案化介電層72以形成對應於導電特徵74的所要圖案的內連線開口（包含溝渠及通孔開口）。內連線開口接著可填充有導電材料。合適導電材料包含銅、銀、金、鎢、鋁、其組合或類似物，其可藉由電鍍或類似者形成。
導電特徵74藉由上部接點64連接至元件54（例如，閘極結構56及源極/汲極區58F）。因此，導電特徵74為內連元件54以形成積體電路（先前所描述）的內連線。導電特徵74較小，使得積體電路可形成為高密度。
在圖3中，支撐基底84接合至前側內連線結構70的頂部表面。支撐基底84可藉由一或多個接合層82接合至前側內連線結構70。支撐基底84可為玻璃支撐基底、陶瓷支撐基底、半導體基底（例如，矽基底）、晶圓（例如，矽晶圓）或類似物。支撐基底84可在後續處理步驟期間及在完整元件中提供結構支撐。支撐基底84實質上不含任何主動元件或被動元件。
可使用諸如介電質對介電質接合或類似者的合適技術來將支撐基底84接合至前側內連線結構70。介電質對介電質接合可包含在前側內連線結構70及/或支撐基底84上沉積接合層82。在一些實施例中，接合層82由氧化矽（例如，高密度電漿（high density plasma；HDP）氧化物或類似物）形成，所述氧化矽藉由CVD、ALD或類似製程沉積。接合層82可同樣包含氧化物層，所述氧化物層在使用例如CVD、ALD、熱氧化或類似製程接合之前形成。其他合適材料可用於接合層82。
介電質對介電質接合製程可更包含對接合層82中的一或多者執行表面處理。表面處理可包含電漿處理。可在真空環境中執行電漿處理。在電漿處理之後，表面處理可更包含對接合層82中的一或多者執行清潔製程（例如，用去離子水或類似物沖洗）。支撐基底84接著與前側內連線結構70對準且此兩者彼此相抵地按壓以起始支撐基底84至前側內連線結構70的預接合。可在約室溫下執行預接合。在預接合之後，可執行退火製程。藉由退火製程來強化接合。
在圖4中，將半導體基底52薄化以減小半導體基底52的背側部分的厚度。半導體基底52的背側是指與半導體基底52的前側相對的側。薄化製程可包含機械研磨、化學機械拋光（chemical mechanical polish；CMP）、回蝕、其組合或類似者。
下部接點92穿過半導體基底52形成以電耦接及實體耦接元件54。特定而言，下部接點92與源極/汲極區58B的背側接觸。作為形成下部接點92的實例，可穿過半導體基底52形成接觸開口以暴露源極/汲極區58B。可使用可接受的微影及蝕刻技術來形成接觸開口。襯裡（諸如擴散障壁層、黏著層或類似物）及導電材料接著形成於接觸開口中。襯裡可包含鈦、氮化鈦、鉭、氮化鉭或類似物。襯裡可藉由保形沉積製程沉積，諸如物理氣相沉積（physical vapor deposition；PVD）、化學氣相沉積（chemical vapor deposition；CVD）或類似製程。在一些實施例中，襯裡可包含黏著層，且可處理黏著層的至少一部分以形成擴散障壁層。導電材料可為鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金或類似物。導電材料可藉由PVD、CVD或類似製程沉積。可執行諸如CMP的平坦化製程以自半導體基底52的非主動表面移除過量材料。接觸開口中的剩餘襯裡及導電材料形成下部接點92。
在圖5中，接合層96及晶粒連接件98形成於半導體基底52的非主動表面上。接合層96可內埋或覆蓋下部接點92，使得接合層96的頂部表面在下部接點92的表面之上。晶粒連接件98連接至下部接點92，使得下部接點92將源極/汲極區58B的背側連接至晶粒連接件98。在一些實施例中，無導電特徵（例如，內連線）插入於晶粒連接件98與下部接點92之間。
接合層96由介電材料形成。介電材料可為氧化物，諸如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）、正矽酸四乙酯（tetraethyl orthosilicate；TEOS）類氧化物或類似物，其可藉由諸如化學氣相沉積（chemical vapor deposition；CVD）、原子層沉積（atomic layer deposition；ALD）或類似製程等合適沉積製程形成。亦可利用其他合適的介電材料，諸如低溫聚醯亞胺材料、聚苯并噁唑（polybenzoxazole；PBO）、包封體、其組合或類似物。
晶粒連接件98形成於接合層96中。晶粒連接件98可藉由金屬鑲嵌製程（諸如單金屬鑲嵌製程、雙金屬鑲嵌製程或類似製程）形成。在金屬鑲嵌製程中，利用微影及蝕刻技術來圖案化接合層96以形成對應於晶粒連接件98的所要圖案的開口。開口接著可填充有導電材料。合適導電材料包含銅、銀、金、鎢、鋁、其組合或類似物，其可藉由電鍍或類似者形成。在一些實施例中，對晶粒連接件98及接合層96執行諸如化學機械拋光（chemical mechanical polish；CMP）、回蝕製程、其組合或類似者的平坦化製程。在平坦化製程之後，晶粒連接件98及接合層96的表面實質上共面（在製程變化內）。
在圖6中，沿著晶圓40的切割道區（例如在晶圓40的元件區40A、元件區40B之間）執行單體化製程。單體化製程可包含鋸切製程、雷射切割製程或類似者。單體化製程單體化晶圓40的元件區40A、元件區40B。所得單體化積體電路晶粒50來自元件區40A、元件區40B。在單體化製程之後，接合層96、支撐基底84、前側內連線結構70以及元件層60側向地齊平，使得其具有相同寬度。
如隨後更詳細地描述，多個積體電路晶粒50將使用接合層96及晶粒連接件98接合至背側內連線結構。背側內連線結構包含用於內連線積體電路晶粒50以形成功能系統的晶粒對晶粒橋接件。另外，背側內連線結構包含積體電路晶粒50的電力分配網路。電力分配網路包含用於將參考電壓及供應電壓提供至積體電路晶粒50的元件54的導電線（例如，電力軌）。
圖7至圖14為根據一些實施例的在用於形成積體電路封裝的製程期間的中間步驟的橫截面圖。形成包含電力分配網路的電力分配插入件100（參見圖8）。晶粒結構150藉由在元件區100D中將多個積體電路晶粒50接合至電力分配插入件100（參見圖10）而形成。示出一個元件區100D的處理，但應瞭解，可同時處理任何數目個元件區100D以形成任何數目個晶粒結構150。元件區100D將單體化以形成晶粒結構150。晶粒結構150可為系統整合晶片（system-on-integrated-chip；SoIC）元件，但可形成其他類型的元件。晶粒結構150將接著安裝至封裝基底200（參見圖14）以形成所得積體電路封裝。
在圖7中，設置第一載體基底102，且釋放層104形成於第一載體基底102上。第一載體基底102可為玻璃載體基底、陶瓷載體基底或類似者。電力分配插入件將形成於第一載體基底102上。第一載體基底102可為晶圓，使得多個電力分配插入件可同時形成於第一載體基底102上。
釋放層104可由聚合物類材料形成，所述材料可連同第一載體基底102一起自內連線結構移除，所述內連線結構將在後續步驟中形成。在一些實施例中，釋放層104為在加熱時損失其黏著屬性的環氧基熱釋放材料，諸如光熱轉換（light-to-heat-conversion；LTHC）釋放塗層。在一些實施例中，釋放層104可為在暴露於UV光時損失其黏著屬性的紫外線（ultra-violet；UV）黏膠。釋放層104可以液體形式施配且經固化，可為疊層在第一載體基底102上的疊層膜，或可為類似物。釋放層104的頂部表面可經水平化，且可具有高度平面性。
在圖8中，電力分配插入件100形成於第一載體基底102上。電力分配插入件100包含接合層106、晶粒連接件108、背側內連線結構110以及一或多個鈍化層116。電力分配插入件100的額外特徵將在第一載體基底102的後續剝離之後形成。電力分配插入件100不含貫穿基底穿孔（through-substrate via；TSV），其可減小所得晶粒結構150的大小。如隨後針對圖10所描述，電力分配插入件100將貼合至積體電路晶粒50的背側。
接合層106形成於釋放層104上。接合層106由介電材料形成。介電材料可為氧化物，諸如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）、正矽酸四乙酯（tetraethyl orthosilicate；TEOS）類氧化物或類似物，其可藉由諸如化學氣相沉積（chemical vapor deposition；CVD）、原子層沉積（atomic layer deposition；ALD）或類似製程等合適沉積製程形成。亦可利用其他合適的介電材料，諸如低溫聚醯亞胺材料、聚苯并噁唑（polybenzoxazole；PBO）、包封體、其組合或類似物。接合層106可（或可不）由與接合層96相同的介電材料形成。
晶粒連接件108形成於接合層106中。晶粒連接件108可藉由金屬鑲嵌製程形成，諸如單金屬鑲嵌製程、雙金屬鑲嵌製程或類似製程。在金屬鑲嵌製程中，利用微影及蝕刻技術來圖案化接合層106以形成對應於晶粒連接件108的所要圖案的開口。開口接著可填充有導電材料。合適導電材料包含銅、銀、金、鎢、鋁、其組合或類似物，其可藉由電鍍或類似者形成。在一些實施例中，對晶粒連接件108及接合層106執行諸如化學機械拋光（chemical mechanical polish；CMP）、回蝕製程、其組合或類似者的平坦化製程。在平坦化製程之後，晶粒連接件108及接合層106的表面實質上共面（在製程變化內）。晶粒連接件108可（或可不）由與晶粒連接件98相同的導電材料形成。
背側內連線結構110形成於接合層106上。背側內連線結構110包含介電層112及介電層112中的導電特徵114的層。背側內連線結構110包含導電特徵114的任何所要數目個層。在一些實施例中，背側內連線結構110包含導電特徵114的五個層。
介電層112可由介電材料形成。可接受的介電材料包含氧化矽、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）或類似物，其可藉由CVD、ALD或類似製程形成。介電層112可由具有低於約3.0的k值的低k介電材料形成。介電層112可由具有低於約2.5的k值的超低k（extra-low-k；ELK）介電材料形成。
導電特徵114可包含導電線及導通孔。導通孔可延伸穿過介電層112中的各別者以提供導電線的層之間的豎直連接。導電特徵114可藉由金屬鑲嵌製程（諸如單金屬鑲嵌製程、雙金屬鑲嵌製程或類似製程）形成。在金屬鑲嵌製程中，利用微影及蝕刻技術圖案化介電層112以形成對應於導電特徵114的所要圖案的內連線開口（包含溝渠及通孔開口）。內連線開口接著可填充有導電材料。合適導電材料包含銅、銀、金、鎢、鋁、其組合或類似物，其可藉由電鍍或類似者形成。
導電特徵114形成積體電路晶粒的電力分配網路。導電特徵114較大，使得電力分配網路可具有低電阻。在一些實施例中，導電特徵114具有約65奈米的最小特徵大小。背側內連線結構110及前側內連線結構70（參見圖2）在不同技術節點的製程中形成。用於形成背側內連線結構110的製程的技術節點大於用於形成前側內連線結構70的製程的技術節點。
鈍化層116形成於背側內連線結構110上。鈍化層116可由一或多個可接受的介電材料形成，諸如氧化矽、氮化矽、諸如碳摻雜氧化物的低k（low-k；LK）介電質、諸如多孔碳摻雜二氧化矽的極低k（extremely low-k；ELK）介電質、其組合或類似物。其他可接受的介電材料包含感光聚合物，諸如聚醯亞胺、聚苯并噁唑（polybenzoxazole；PBO）、苯并環丁烯（benzocyclobutene；BCB）類聚合物、其組合或類似物。鈍化層116可藉由沉積（例如，CVD）、旋塗、層壓、其組合或類似者形成。
在圖9中，執行載體基底剝離以將第一載體基底102自電力分配插入件100拆離（或「剝離」）。在一些實施例中，剝離包含使諸如雷射光或UV光的光投影於釋放層104上，使得釋放層104在光熱下分解且可移除載體基底102。結構接著翻轉且接合至第二載體基底122。
第二載體基底122接合至電力分配插入件100的頂部表面，例如接合至鈍化層116的頂部表面。第二載體基底122可藉由一或多個接合層124接合至電力分配插入件100。第二載體基底122可為玻璃載體基底、陶瓷載體基底或類似基底。第二載體基底122可為晶圓，使得多個晶粒結構可同時形成於第二載體基底122上。
第二載體基底122可使用合適技術（諸如介電質對介電質接合或類似者）接合至電力分配插入件100。介電質對介電質接合可包含在電力分配插入件100及/或第二載體基底122上沉積接合層124。在一些實施例中，接合層124由氧化矽（例如，高密度電漿（high density plasma；HDP）氧化物或類似物）形成，所述氧化矽藉由CVD、ALD或類似製程沉積。接合層124可同樣包含氧化物層，所述氧化物層在使用例如CVD、ALD、熱氧化或類似製程接合之前形成。其他合適材料可用於接合層124。
介電質對介電質接合製程可更包含對接合層124中的一或多者執行表面處理。表面處理可包含電漿處理。可在真空環境中執行電漿處理。在電漿處理之後，表面處理可更包含對接合層124中的一或多者執行清潔製程（例如，用去離子水或類似物沖洗）。第二載體基底122接著與電力分配插入件100對準且此兩者彼此相抵地按壓以起始第二載體基底122至電力分配插入件100的預接合。可在約室溫下執行預接合。在預接合之後，可執行退火製程。藉由退火製程來強化接合。
在圖10中，多個積體電路晶粒50使用接合層106及晶粒連接件108貼合至電力分配插入件100，使得積體電路晶粒50的背側面向背側內連線結構110。貼合至電力分配插入件100的積體電路晶粒50中的各者可具有不同或相同功能。另外，積體電路晶粒50中的各者可形成於相同技術節點的製程中，或可形成於不同技術節點的製程中。在所示出的實施例中，兩個積體電路晶粒50貼合於元件區100D中，但任何所要數量的積體電路晶粒50可貼合於元件區100D中。
藉由將積體電路晶粒50置放於接合層106及晶粒連接件108上，接著將積體電路晶粒50接合至接合層106及晶粒連接件108，積體電路晶粒50可貼合至電力分配插入件100。積體電路晶粒50可藉由例如取放製程來置放。作為接合製程的實例，積體電路晶粒50可藉由混合接合而接合至接合層106及晶粒連接件108。積體電路晶粒50的接合層96經由介電質對介電質接合直接接合至接合層106，而不使用任何黏著材料（例如，晶粒貼合膜）。積體電路晶粒50的晶粒連接件98經由金屬對金屬接合直接接合至各別晶粒連接件108，而不使用任何共晶材料（例如，焊料）。接合可包含預接合及退火。在預接合期間，施加小按壓力以相對於電力分配插入件100（例如，接合層106）按壓積體電路晶粒50（例如，接合層96）。在諸如約室溫的低溫下執行預接合，且在預接合之後，接合層96接合至接合層106。接著在後續退火步驟中改良接合強度，在後續退火步驟中接合層106、晶粒連接件108、接合層96以及晶粒連接件98退火。在退火之後，形成諸如融合接合的直接接合，從而將接合層106接合至接合層96。舉例而言，接合可為接合層106的材料與接合層96的材料之間的共價鍵。晶粒連接件108以一對一對應方式連接至晶粒連接件98。晶粒連接件108及晶粒連接件98可在預接合之後實體接觸，或可擴展至在退火期間變為實體接觸。此外，在退火期間，晶粒連接件108及晶粒連接件98的材料（例如，銅）混合，使得亦形成金屬對金屬接合。因此，積體電路晶粒50、接合層106、晶粒連接件108之間的所得接合為混合接合，其包含介電質對介電質接合及金屬對金屬接合兩者。
在此實施例中，單體化積體電路晶粒50在晶圓上晶片接合製程中貼合至電力分配插入件100。因此，背側內連線結構110寬於前側內連線結構70。可利用其他接合製程。在另一實施例（隨後針對圖15所描述）中，包含未單體化積體電路晶粒50的晶圓在晶圓上晶圓接合製程中貼合至電力分配插入件100。
在圖11中，在元件區100D中的積體電路晶粒50之間形成間隙填充介電質126。間隙填充介電質126可由諸如氧化物的介電材料形成，所述氧化物為諸如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）、正矽酸四乙酯（tetraethyl orthosilicate；TEOS）類氧化物或類似物，其可藉由諸如化學氣相沉積（chemical vapor deposition；CVD）、原子層沉積（atomic layer deposition；ALD）或類似製程等合適沉積製程形成。首先，間隙填充介電質126可內埋或覆蓋積體電路晶粒50，使得間隙填充介電質126的頂部表面在支撐基底84之上。可執行移除製程以將具有積體電路晶粒50的前側表面的間隙填充介電質126的表面齊平。在一些實施例中，利用平坦化製程，諸如化學機械拋光（chemical mechanical polish；CMP）、回蝕製程、其組合或類似者。在平坦化製程之後，間隙填充介電質126及積體電路晶粒50的表面實質上共面（在製程變化內）。在此實施例中，接合層82及支撐基底84在移除製程之後繼續存在。因此，間隙填充介電質126及支撐基底84的表面實質上共面（在製程變化內）。在另一實施例中（隨後針對圖17所描述），藉由移除製程移除接合層82及/或支撐基底84。
在圖12中，執行載體基底剝離以將第二載體基底122自電力分配插入件100拆離（或「剝離」）。在一些實施例中，剝離包含藉由合適移除製程移除第二載體基底122及接合層124。在一些實施例中，利用平坦化製程，諸如化學機械拋光（chemical mechanical polish；CMP）、回蝕製程、其組合或類似者。
在此實施例中，鈍化層116在第一載體基底102的剝離之前形成（參見圖9）。鈍化層116可在移除第二載體基底122期間用作終止層。在另一實施例中，鈍化層116在第二載體基底122的剝離之後形成。
在圖13中，介電層132形成於鈍化層116的頂部表面上。介電層132可由一或多個可接受的介電材料形成，所述介電材料為諸如感光聚合物，諸如聚醯亞胺、聚苯并噁唑（polybenzoxazole；PBO）、苯并環丁烯（benzocyclobutene；BCB）類聚合物、其組合或類似物。其他可接受的介電材料包含氧化矽、氮化矽、諸如碳摻雜氧化物的低k（low-k；LK）介電質、諸如多孔碳摻雜二氧化矽的極低k（extremely low-k；ELK）介電質、其組合或類似物。介電層132可藉由旋塗、層壓、沉積（例如，CVD）、其組合或類似製程形成。
外部連接件134形成於介電層132及鈍化層116中。外部連接件134電耦接及實體耦接至背側內連線結構110的上部導電特徵114U。外部連接件134可包含可與其形成外部連接的導電柱、墊或類似物。在一些實施例中，外部連接件134包含介電層132的頂部表面處的接合墊，且包含將接合墊連接至背側內連線結構110的上部導電特徵114U的接合墊通孔。在此類實施例中，外部連接件134（包含接合墊及接合墊通孔）可藉由金屬鑲嵌製程形成，諸如單金屬鑲嵌製程、雙金屬鑲嵌製程或類似製程。外部連接件134可由導電材料（諸如金屬，諸如銅、鋁或類似物）形成，其可藉由例如鍍敷或類似者形成。在一些實施例中，對外部連接件134及介電層132執行平坦化製程，諸如化學機械拋光（chemical mechanical polish；CMP）、回蝕製程、其組合或類似製程。在平坦化製程之後，外部連接件134及介電層132的頂部表面實質上共面（在製程變化內）。
可回焊連接件136形成於外部連接件134上。可回焊連接件136可為球格陣列封裝（ball grid array；BGA）連接件、焊料球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection；C4）凸塊、微凸塊、化學鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique；ENEPIG）形成的凸塊，或類似物。可回焊連接件136可包含導電材料，諸如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似物或其組合。在一些實施例中，可回焊連接件136藉由最初經由蒸鍍、電鍍、印刷、焊料轉移、植球或類似方法形成焊料層而形成。一旦焊料層已形成，就可執行回焊以便將材料塑形成所要凸塊形狀。在另一實施例中，可回焊連接件136包含藉由濺鍍、印刷、電鍍、無電極電鍍、CVD或類似者形成的金屬柱（諸如銅柱）。金屬柱可並無焊料且具有實質上豎直的側壁。在一些實施例中，金屬頂蓋層形成於金屬柱的頂部上。金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似物或其組合，且可由鍍敷製程形成。
在圖14中，沿著例如元件區100D與鄰近元件區（未單獨示出）之間的切割道區執行單體化製程。單體化製程可包含鋸切製程、雷射切割製程或類似製程。單體化製程自鄰近元件區單體化元件區100D。所得單體化晶粒結構150來自元件區100D。在單體化製程之後，電力分配插入件100及間隙填充介電質126側向地齊平，使得其具有相同寬度。
晶粒結構150接著使用可回焊連接件136安裝至封裝基底200。封裝基底200包含基底芯202及基底芯202上方的接合墊204。基底芯202可由諸如矽、鍺、金剛石或類似物的半導體材料形成。替代地，可使用化合物材料，諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷化砷化鎵、磷化鎵銦、此等的組合以及類似物。另外，基底芯202可為SOI基底。一般而言，SOI基底包含半導體材料層，諸如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在一個替代實施例中，基底芯202是基於諸如玻璃纖維強化樹脂芯的絕緣芯。一種實例芯材料為玻璃纖維樹脂，諸如FR4。芯材料的替代方案包含雙馬來醯亞胺三嗪（bismaleimide-triazine；BT）樹脂，或替代地，其他印刷電路板（printed circuit board；PCB）材料或膜。諸如味之素增層膜（Ajinomoto Build-Up Film；ABF）的增層膜或其他疊層物可用於基底芯202。
基底芯202可包含主動元件及被動元件（未單獨示出）。諸如電晶體、電容器、電阻器、此等的組合以及類似物的廣泛多種元件可用於產生用於積體電路封裝的設計的結構及功能需求。可使用任何合適的方法形成元件。
基底芯202亦可包含金屬化層及通孔，其中接合墊204實體耦接及/或電耦接至金屬化層及通孔。金屬化層可形成於主動元件及被動元件上方，且設計成連接各種元件以形成積體電路。金屬化層可由介電材料（例如，低k介電材料）及導電材料（例如，銅）與內連導電材料的層的通孔的交替層形成，且可藉由任何合適的製程（諸如沉積、金屬鑲嵌、雙金屬鑲嵌或類似製程）形成。在一些實施例中，基底芯202實質上不含主動元件及被動元件。
在一些實施例中，回焊可回焊連接件136以將晶粒結構150貼合至接合墊204。可回焊連接件136將封裝基底200（包含基底芯202中的金屬化層）電耦接及/或實體耦接至晶粒結構150（包含背側內連線結構110的導電特徵114）。在一些實施例中，阻焊劑（未單獨示出）形成於基底芯202上。可回焊連接件136可安置於阻焊劑中的開口中以電耦接及實體耦接至接合墊204。阻焊劑可用於保護基底芯202的區域免受外部損害。
可回焊連接件136可具有環氧樹脂焊劑（未單獨示出），在可回焊連接件136利用在晶粒結構150貼合至封裝基底200之後剩餘的環氧樹脂焊劑的環氧樹脂部分中的至少一些回焊之前，所述環氧樹脂焊劑形成於可回焊連接件136上。此剩餘環氧樹脂部分可充當底填充料以減小應力且保護由回焊可回焊連接件136產生的接合部。在一些實施例中，底填充料（未單獨示出）形成於晶粒結構150與封裝基底200之間且包圍可回焊連接件136。可在晶粒結構150貼合之後藉由毛細流動製程形成或可在晶粒結構150貼合之前藉由合適的沉積方法形成底填充料。
在一些實施例中，被動元件（例如，表面安裝元件（surface mount device；SMD），未單獨示出）亦可貼合至封裝基底200（例如，貼合至接合墊204）。舉例而言，被動元件可接合至封裝基底200的與可回焊連接件136所接合的相同的表面。被動元件可在將晶粒結構150安裝於封裝基底200上之前或之後貼合至封裝基底200。
替代地，晶粒結構150可安裝至另一組件，諸如插入件（未單獨示出）。插入件接著可安裝至封裝基底200。所得積體電路封裝可為基底上晶圓上晶片（chip-on-wafer-on-substrate；CoWoS）封裝，但可形成其他類型的封裝。
亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助3D封裝或3DIC元件的驗證測試。測試結構可包含例如形成於重佈線層中或形成在基底上的測試墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡以及類似者。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合併有對已知良好晶粒的中間驗證的測試方法使用，以提高產率及降低成本。
如上文所提及，背側內連線結構110包含積體電路晶粒50的電力分配網路。導電特徵114中的一些為電力軌114P，其為電力分配網路的導電線。電力軌114P用於將源極/汲極區58B中的一些電耦接至參考電壓、供應電壓或類似電壓。舉例而言，電力軌114P連接至晶粒連接件108中的一些，所述晶粒連接件108連接至晶粒連接件98，所述晶粒連接件98連接至下部接點92，所述下部接點92連接至源極/汲極區58B中的一些（參見圖6）。積體電路晶粒50不含電力軌，例如不包含電力分配網路的任何導電線。替代地，背側內連線結構110包含積體電路晶粒50的電力分配網路的所有電力軌。自積體電路晶粒50省略電力軌且替代地在背側內連線結構110中形成電力軌114P允許積體電路晶粒50的內連線密度增加。此外，背側內連線結構110可容納比前側內連線結構70寬的電力軌，從而減小至積體電路晶粒50的電力輸送的電阻且增加效率。舉例而言，背側內連線結構110的第一層級導電線（例如，電力軌114P）的寬度可為前側內連線結構70的第一層級導電線（例如，導電線74A）的寬度的至少兩倍。更一般而言，導電特徵114的最小特徵大小大於導電特徵74的最小特徵大小。
另外，背側內連線結構110包含用於內連積體電路晶粒50的晶粒對晶粒橋接件。導電特徵114中的一些可為資料軌114D，其為晶粒對晶粒橋接件的導電線。資料軌114D用於將一個積體電路晶粒50的元件層60（例如，源極/汲極區58B中的一些）電耦接至另一積體電路晶粒50的元件層60（例如，源極/汲極區58B中的一些）。舉例而言，資料軌114D連接至晶粒連接件108中的一些，所述晶粒連接件108連接至晶粒連接件98，所述晶粒連接件98連接至下部接點92，所述下部接點92連接至源極/汲極區58B中的一些（參見圖6）。積體電路晶粒50不含晶粒橋接件，例如不包含晶粒對晶粒橋接件的任何導電線。替代地，背側內連線結構110包含用於內連積體電路晶粒50的晶粒對晶粒橋接件的所有資料軌。背側內連線結構110可因此用於代替橋接晶粒，諸如局部矽內連線晶粒，此可減小晶粒結構150的大小。資料軌114D足夠長以在積體電路晶粒50之間延伸。舉例而言，背側內連線結構110的第一層級導電線（例如，資料軌114D）的長度可為前側內連線結構70的第一層級導電線（例如，導電線74A）的長度的至少兩倍。
背側內連線結構110為積體電路晶粒50的共用內連線結構。如上文所提及，背側內連線結構110首先形成於第一載體基底102上（參見圖8），且接著在積體電路晶粒50貼合（參見圖10）之前翻轉（參見圖9）。據此，背側內連線結構110的各層中的導電特徵114的大小（例如，厚度及/或寬度）可在延伸遠離元件層60的背側的方向上增加。類似地，前側內連線結構70的各層中的導電特徵74的大小可在延伸遠離元件層60的前側的方向上增加。
圖15為根據一些實施例的積體電路封裝的橫截面圖。此實施例類似於圖14的實施例，不同之處在於在積體電路晶粒50貼合至電力分配插入件100之前不單體化晶圓40（參見圖5）。替代地，包含未單體化積體電路晶粒50的晶圓40貼合至電力分配插入件100。晶圓40可以與先前針對圖10所描述的單體化積體電路晶粒50的接合類似的方式藉由混合接合而接合至電力分配插入件100。在晶圓40接合至電力分配插入件100之後，以與先前針對圖14所描述的單體化製程類似的方式執行單體化製程以單體化晶圓40，藉此形成包含晶圓部分42的晶粒結構150，其中積體電路晶粒50為晶圓部分42的一部分。在單體化製程之後，晶圓部分42及電力分配插入件100的側壁側向地齊平，使得其具有相同寬度。
圖16為根據一些實施例的積體電路封裝的橫截面圖。此實施例類似於圖14的實施例，不同之處在於支撐基底214接合至晶粒結構150的頂部表面（例如，支撐基底84及間隙填充介電質126的頂部表面）。支撐基底214可藉由一或多個接合層212接合至晶粒結構150。支撐基底214可為玻璃支撐基底、陶瓷支撐基底、半導體基底（例如，矽基底）、晶圓（例如，矽晶圓）或類似物。支撐基底214可在後續處理步驟期間及在完整元件中提供結構支撐。支撐基底214實質上不含任何主動元件或被動元件。
可使用諸如介電質對介電質接合或類似者的合適技術來將支撐基底214接合至晶粒結構150。介電質對介電質接合可包含在晶粒結構150及/或支撐基底214上沉積接合層212。在一些實施例中，接合層212由氧化矽（例如，高密度電漿（high density plasma；HDP）氧化物或類似物）形成，所述氧化矽藉由CVD、ALD或類似製程沉積。接合層212可同樣包含氧化物層，所述氧化物層在使用例如CVD、ALD、熱氧化或類似製程接合之前形成。其他合適材料可用於接合層212。
介電質對介電質接合製程可更包含對接合層212中的一或多者執行表面處理。表面處理可包含電漿處理。可在真空環境中執行電漿處理。在電漿處理之後，表面處理可更包含對接合層212中的一或多者執行清潔製程（例如，用去離子水或類似物沖洗）。支撐基底214接著與晶粒結構150對準且此兩者彼此相抵地按壓以起始支撐基底214至晶粒結構150的預接合。可在約室溫下執行預接合。在預接合之後，可執行退火製程。藉由退火製程來強化接合。
支撐基底214大（例如，寬）於積體電路晶粒50，例如大於支撐基底84。利用大支撐基底可改良用於積體電路封裝的結構支撐。另外，大支撐基底可提供用於積體電路封裝的改良的熱耗散。
圖17為根據一些實施例的積體電路封裝的橫截面圖。此實施例類似於圖16的實施例，不同之處在於自積體電路晶粒50移除接合層82及/或支撐基底84。因而，間隙填充介電質126及前側內連線結構70的上部介電層72U的表面實質上共面（在製程變化內）。支撐基底214因此接合至前側內連線結構70的頂部表面及間隙填充介電質126。
實施例可達成優點。在電力分配插入件100的背側內連線結構110中（而非在積體電路晶粒50中）形成電力軌114P及資料軌114D允許積體電路晶粒50的內連線密度增加，尤其在背側內連線結構110由多個積體電路晶粒50共用時。積體電路封裝的密度可因此增加。
在一實施例中，一種元件包含：第一積體電路晶粒，包含第一元件層及第一前側內連線結構，第一前側內連線結構包含內連第一元件層的第一元件的第一內連線；第二積體電路晶粒，包含第二元件層及第二前側內連線結構，第二前側內連線結構包含內連第二元件層的第二元件的第二內連線；以及電力分配插入件，接合至第一積體電路晶粒及第二積體電路晶粒，電力分配插入件包含背側內連線結構，背側內連線結構包含連接至第一元件層的第一元件及第二元件層的第二元件的電力軌，電力軌的寬度大於第一內連線的寬度且大於第二內連線的寬度。在元件的一些實施例中，電力軌的寬度為第一內連線的寬度的至少兩倍及第二內連線的寬度的至少兩倍。在元件的一些實施例中，背側內連線結構更包含連接至第一元件層的第一元件及第二元件層的第二元件的資料軌，資料軌的長度大於第一內連線的長度且大於第二內連線的長度。在元件的一些實施例中，電力軌的長度為第一內連線的長度的至少兩倍及第二內連線的長度的至少兩倍。在元件的一些實施例中，第一積體電路晶粒及第二積體電路晶粒不含電力軌。在元件的一些實施例中，第一元件層安置於第一前側內連線結構與背側內連線結構之間，且第二元件層安置於第二前側內連線結構與背側內連線結構之間。在一些實施例中，元件更包含：間隙填充介電質，圍繞第一積體電路晶粒及第二積體電路晶粒，間隙填充介電質及電力分配插入件側向地齊平。在元件的一些實施例中，第一積體電路晶粒及第二積體電路晶粒為晶圓部分的一部分，晶圓部分及電力分配插入件側向地齊平。
在一實施例中，一種元件包含：電力分配插入件，包含：第一接合層；第一晶粒連接件，處於第一接合層中；以及背側內連線結構，包含連接至第一晶粒連接件的電力軌；以及積體電路晶粒，包含：第二接合層，藉由介電質對介電質接合直接接合至第一接合層；第二晶粒連接件，處於第二接合層中，第二晶粒連接件藉由金屬對金屬接合直接接合至第一晶粒連接件；以及元件層，處於第二接合層上，元件層包含接點及電晶體，電晶體包含第一源極/汲極區，接點將第一源極/汲極區的背側連接至第二晶粒連接件。在元件的一些實施例中，電晶體更包含第二源極/汲極區，且積體電路晶粒更包含前側內連線結構，前側內連線結構包含連接至第二源極/汲極區的前側的內連線。在元件的一些實施例中，積體電路晶粒更包含前側內連線結構上的支撐基底，支撐基底及前側內連線結構具有相同寬度。在一些實施例中，元件更包含：支撐基底，處於積體電路晶粒上，支撐基底寬於前側內連線結構。
在一實施例中，一種方法包含：形成積體電路晶粒，積體電路晶粒包含元件層、元件層的前側上的第一內連線結構以及元件層的背側上的第一接合層；形成包含第二接合層的電力分配插入件；以及藉由以下操作將積體電路晶粒接合至電力分配插入件：相對於第二接合層按壓第一接合層；以及使第一接合層及第二接合層退火以在第一接合層的材料及第二接合層的材料之間形成共價鍵。在方法的一些實施例中，積體電路晶粒更包含第一接合層中的第一晶粒連接件，電力分配插入件更包含第二接合層中的第二晶粒連接件，且將積體電路晶粒接合至電力分配插入件更包含使第一晶粒連接件及第二晶粒連接件退火以使第一晶粒連接件的材料與第二晶粒連接件的材料混合。在方法的一些實施例中，元件層包含電晶體，電晶體包含源極/汲極區，且形成積體電路晶粒包含在元件層中形成接點，接點連接至源極/汲極區的背側。在方法的一些實施例中，形成積體電路晶粒包含在將積體電路晶粒接合至電力分配插入件之前單體化積體電路晶粒。在方法的一些實施例中，將積體電路晶粒接合至電力分配插入件包含將包含積體電路晶粒的晶圓接合至電力分配插入件。在一些實施例中，方法更包含：將支撐基底接合至積體電路晶粒。在方法的一些實施例中，電力分配插入件包含第二內連線結構，第二接合層安置於第二內連線結構的第一側上，方法更包含：在將積體電路晶粒接合至電力分配插入件之後，在第二內連線結構的第二側上沉積介電層；以及在介電層中形成外部連接件。在一些實施例中，方法更包含：將封裝基底連接至外部連接件。
前文概述若干實施例的特徵，使得所屬領域中具有通常知識者可更佳地理解本揭露的態樣。所屬領域中具有通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
40:晶圓 40A、40B、100D:元件區 42:晶圓部分 50:積體電路晶粒 52:半導體基底 54:元件 56:閘極結構 58、58B、58F:源極/汲極區 60:元件層 62:層間介電質 64:上部接點 70:前側內連線結構 72、112、132:介電層 72U:上部介電層 74、114:導電特徵 74A:導電線 82、96、106、124、212:接合層 84、214:支撐基底 92:下部接點 98、108:晶粒連接件 100:電力分配插入件 102、122:載體基底 104:釋放層 110:背側內連線結構 114D:資料軌 114P:電力軌 114U:上部導電特徵 116:鈍化層 126:間隙填充介電質 134:外部連接件 136:可回焊連接件 150:晶粒結構 200:封裝基底 202:基底芯 204:接合墊
當結合附圖閱讀時，自以下詳細描述最好地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增加或減小各種特徵的尺寸。 圖1至圖6為根據一些實施例的在用於形成積體電路晶粒的製程期間的中間步驟的橫截面圖。 圖7至圖14為根據一些實施例的在用於形成積體電路封裝的製程期間的中間步驟的橫截面圖。 圖15為根據一些實施例的積體電路封裝的橫截面圖。 圖16為根據一些實施例的積體電路封裝的橫截面圖。 圖17為根據一些實施例的積體電路封裝的橫截面圖。
50:積體電路晶粒
60:元件層
70:前側內連線結構
74、114:導電特徵
74A:導電線
82、96、106:接合層
84:支撐基底
100:電力分配插入件
110:背側內連線結構
114D:資料軌
114P:電力軌
126:間隙填充介電質
136:可回焊連接件
150:晶粒結構
200:封裝基底
202:基底芯
204:接合墊

Claims (20)

  1. 一種積體電路封裝，包括： 第一積體電路晶粒，包括第一元件層及第一前側內連線結構，所述第一前側內連線結構包括內連所述第一元件層的第一元件的第一內連線； 第二積體電路晶粒，包括第二元件層及第二前側內連線結構，所述第二前側內連線結構包括內連所述第二元件層的第二元件的第二內連線；以及 電力分配插入件，接合至所述第一積體電路晶粒及所述第二積體電路晶粒，所述電力分配插入件包括背側內連線結構，所述背側內連線結構包括連接至所述第一元件層的所述第一元件及所述第二元件層的所述第二元件的電力軌，所述電力軌的寬度大於所述第一內連線的寬度且大於所述第二內連線的寬度。
  2. 如請求項1所述的積體電路封裝，其中所述電力軌的所述寬度為所述第一內連線的所述寬度的至少兩倍且為所述第二內連線的所述寬度的至少兩倍。
  3. 如請求項1所述的積體電路封裝，其中所述背側內連線結構更包括連接至所述第一元件層的所述第一元件及所述第二元件層的所述第二元件的資料軌，所述資料軌的長度大於所述第一內連線的長度且大於所述第二內連線的長度。
  4. 如請求項3所述的積體電路封裝，其中所述電力軌的所述長度為所述第一內連線的所述長度的至少兩倍且為所述第二內連線的所述長度的至少兩倍。
  5. 如請求項1所述的積體電路封裝，其中所述第一積體電路晶粒及所述第二積體電路晶粒不含電力軌。
  6. 如請求項1所述的積體電路封裝，其中所述第一元件層安置於所述第一前側內連線結構與所述背側內連線結構之間，且所述第二元件層安置於所述第二前側內連線結構與所述背側內連線結構之間。
  7. 如請求項1所述的積體電路封裝，更包括： 間隙填充介電質，圍繞所述第一積體電路晶粒及所述第二積體電路晶粒，所述間隙填充介電質及所述電力分配插入件側向地齊平。
  8. 如請求項1所述的積體電路封裝，其中所述第一積體電路晶粒及所述第二積體電路晶粒為晶圓部分的一部分，所述晶圓部分及所述電力分配插入件側向地齊平。
  9. 一種積體電路封裝，包括： 電力分配插入件，包括： 第一接合層； 第一晶粒連接件，處於所述第一接合層中；以及 背側內連線結構，包括連接至所述第一晶粒連接件的電力軌；以及 積體電路晶粒，包括： 第二接合層，藉由介電質對介電質接合直接接合至所述第一接合層； 第二晶粒連接件，處於所述第二接合層中，所述第二晶粒連接件藉由金屬對金屬接合直接接合至所述第一晶粒連接件；以及 元件層，處於所述第二接合層上，所述元件層包括接點及電晶體，所述電晶體包括第一源極/汲極區，所述接點將所述第一源極/汲極區的背側連接至所述第二晶粒連接件。
  10. 如請求項9所述的積體電路封裝，其中所述電晶體更包括第二源極/汲極區，且所述積體電路晶粒更包括前側內連線結構，所述前側內連線結構包括連接至所述第二源極/汲極區的前側的內連線。
  11. 如請求項10所述的積體電路封裝，其中所述積體電路晶粒更包括所述前側內連線結構上的支撐基底，所述支撐基底及所述前側內連線結構具有相同寬度。
  12. 如請求項10所述的積體電路封裝，更包括： 支撐基底，處於所述積體電路晶粒上，所述支撐基底寬於所述前側內連線結構。
  13. 一種積體電路封裝的形成方法，包括： 形成積體電路晶粒，所述積體電路晶粒包括元件層、所述元件層的前側上的第一內連線結構以及所述元件層的背側上的第一接合層； 形成包括第二接合層的電力分配插入件；以及 藉由以下操作將所述積體電路晶粒接合至所述電力分配插入件： 相對於所述第二接合層按壓所述第一接合層；以及 使所述第一接合層及所述第二接合層退火以在所述第一接合層的材料與所述第二接合層的材料之間形成共價鍵。
  14. 如請求項13所述的方法，其中所述積體電路晶粒更包括所述第一接合層中的第一晶粒連接件，所述電力分配插入件更包括所述第二接合層中的第二晶粒連接件，且將所述積體電路晶粒接合至所述電力分配插入件更包括使所述第一晶粒連接件及所述第二晶粒連接件退火以使所述第一晶粒連接件的材料與所述第二晶粒連接件的材料混合。
  15. 如請求項13所述的方法，其中所述元件層包括電晶體，所述電晶體包括源極/汲極區，且形成所述積體電路晶粒包括在所述元件層中形成接點，所述接點連接至所述源極/汲極區的背側。
  16. 如請求項13所述的方法，其中形成所述積體電路晶粒包括在將所述積體電路晶粒接合至所述電力分配插入件之前單體化所述積體電路晶粒。
  17. 如請求項13所述的方法，其中將所述積體電路晶粒接合至所述電力分配插入件包括將包括所述積體電路晶粒的晶圓接合至所述電力分配插入件。
  18. 如請求項13所述的方法，更包括： 將支撐基底接合至所述積體電路晶粒。
  19. 如請求項13所述的方法，其中所述電力分配插入件包括第二內連線結構，所述第二接合層安置於所述第二內連線結構的第一側上，所述方法更包括： 在將所述積體電路晶粒接合至所述電力分配插入件之後，在所述第二內連線結構的第二側上沉積介電層；以及 在所述介電層中形成外部連接件。
  20. 如請求項19所述的方法，更包括： 將封裝基底連接至所述外部連接件。
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