TWI803310B - 積體電路元件和其形成方法 - Google Patents

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TWI803310B
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die
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陳志豪
鄭博元
王卜
鄭禮輝
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台灣積體電路製造股份有限公司
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Abstract

在一實施例中，本發明的實施例提供一種元件，包括： 封裝組件，包括積體電路晶粒和連接到積體電路晶粒的導電連接件，導電連接件設置在封裝組件的前側，積體電路晶粒暴露在封裝組件的背側；散熱層，位於封裝組件的背側和封裝組件的側壁上；黏合劑層，位於散熱層的背側上，散熱層的側壁的部分不存在黏合劑層；和封裝基底，連接到導電連接件。

Description

積體電路元件和其形成方法
本發明的實施例是有關於一種積體電路元件和其形成方法。
由於各種電子組件(如電晶體、二極體、電阻器、電容器等)的積體密度(integration density)不斷提升，半導體行業經歷了快速成長。在大多數情況下，積體密度的提升源於最小特徵尺寸的一再減少，這允許更多的組件整合到給定的區域中。隨著對縮小電子元件的需求不斷增長，對更小、更創新的半導體晶粒封裝技術的需求也出現了。
本發明的一實施例提供一種積體電路元件，包括：封裝組件，包括積體電路晶粒和連接到積體電路晶粒的導電連接件，導電連接件設置在封裝組件的前側，積體電路晶粒暴露在封裝組件的背側；散熱層，位於封裝組件的背側和封裝組件的側壁上； 黏合劑層，位於散熱層的背側上，散熱層的側壁的部分不存在黏合劑層；和封裝基底，連接到導電連接件。
本發明的一實施例提供一種積體電路元件，包括：積體電路晶粒；圍繞積體電路晶粒的包封體；位於包封體上的重佈線結構；位於重佈線結構的側壁、包封體的側壁、包封體的背側表面和積體電路晶粒的背側表面上的散熱層；位於散熱層的背側表面的黏合劑層，黏合劑層與散熱層不同；和位於黏合劑層上的散熱器。
本發明的一實施例提供一種形成積體電路元件的方法，包括：在晶圓的封裝區的中封裝積體電路晶粒；從晶圓中將封裝區單體化以形成封裝組件；單體化封裝區後，將封裝組件放在支撐結構上；在支撐結構、封裝組件的背側及封裝組件的側壁上沉積散熱層；從支撐結構提升封裝組件；和將封裝組件連接到封裝基底。綜上所述，在本發明實施例中，積體電路封裝是由封裝晶圓中的積體電路晶粒形成。晶圓單體化形成中間封裝組件。在封裝組件單體化之後，在封裝組件的至少三側上形成散熱結構。然後將封裝組件和散熱結構附接到封裝基底以形成積體電路封裝。在封裝組件單體化之後形成散熱結構有利地允許在封裝組件的背側表面、側壁和(可選地)前側表面上形成散熱結構。因此，散熱結構可能具有較大的表面面積，從而改進了積體電路封裝的散熱。
13、26:區
50:積體電路晶粒
50A:第一積體電路晶粒
50B:第二積體電路晶粒
50F:前側
52:半導體基底
54、314:內連線結構
56、124、316:晶粒連接件
58、112、142、318:介電層
100、310:晶圓
100A、100B、310A:封裝區
102、150:載體基底
104:釋放層
106、134、336:包封體
114:凸塊下金屬層
116:通孔
120:互連晶粒
122、312:基底
126:基底通孔
130、148、332:導電連接件
132、228、334:底部填充件
140:重佈線結構
142U:上部介電層
144:金屬化層
144U:上部金屬化層
146:凸塊下金屬
152:支撐結構
154:壁
156:凹部
158:支座
160:散熱層
200:積體電路封裝
210:封裝組件
212:散熱結構
212P:突出部分
220:封裝基底
222:基底核心
224:接合墊
226:被動元件
230:散熱器
232:黏合劑層
234:支撐環
302:中介物
320:導通孔
D1:距離
T1、T2、T3:厚度
W1、W2:寬度
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意地增大或減小各種特徵的尺寸。
圖1是積體電路晶粒的剖視圖。
圖2-15是根據一些實施例的積體電路封裝製造的中間階段的視圖。
圖16是根據一些其他實施例的積體電路封裝的視圖。
圖17是根據一些其他實施例的積體電路封裝的視圖。
圖18是根據一些其他實施例的積體電路封裝的視圖。
圖19是根據一些其他實施例的積體電路封裝的視圖。
圖20是根據一些其他實施例的積體電路封裝的視圖。
圖21是根據一些其他實施例的積體電路封裝的視圖。
圖22是根據一些其他實施例的積體電路封裝的視圖。
圖23-27是根據一些其他實施例的積體電路封裝製造的中間階段的視圖。
圖28-33是根據一些其他實施例的積體電路封裝製造的中間階段的視圖。
圖34是根據一些其他實施例的積體電路封裝的視圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件及布置的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，在以下說明中在第二特徵上方或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開內容可在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡明及清晰的目的，而非自身表示所論述的各個實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...之上(above)”、“上部的(upper)”及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的定向以外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同定向。裝置可具有其他定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語可同樣相應地加以解釋。
根據各種實施例，積體電路封裝是由封裝晶圓中的積體電路晶粒形成。晶圓單體化形成中間封裝組件。在封裝組件單體化之後，在封裝組件的至少三側上形成散熱結構。然後將封裝組件和散熱結構附接到封裝基底以形成積體電路封裝。在封裝組件 單體化之後形成散熱結構有利地允許在封裝組件的背側表面、側壁和(可選地)前側表面上形成散熱結構。因此，散熱結構可能具有較大的表面面積，從而改進了積體電路封裝的散熱。
圖1是積體電路晶粒50的剖視圖。積體電路晶粒50會在後續的處理中封裝成積體電路封裝。每個積體電路晶粒50可以是邏輯元件(例如，中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、微控制器等)、記憶體元件(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理元件(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)元件、感測器元件、微機電系統(micro-electro-mechanical-system，MEMS)元件、信號處理元件(例如，數位信號處理(digital signal processing，DSP)晶粒)、前端元件(例如，模擬前端(analog front-end，AFE)晶粒)等，或其組合(例如，系統單晶片(system-on-a-chip，SoC)晶粒)。積體電路晶粒50可以在晶圓中形成，晶圓其可以包括不同的晶粒區，晶粒區在隨後的步驟中為單體化，以形成多個積體電路晶粒50。積體電路晶粒50包括半導體基底52、內連線結構54、晶粒連接件56和介電層58。
半導體基底52可以是矽基底，摻雜或未摻雜，或絕緣體上半導體(semiconductor-on-insulator，SOI)基底的主動層。半 導體基底52可以包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)和/或銻化銦(indium antimonide)；合金半導體，包括矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化銦鋁(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷銦化鎵(gallium indium arsenide)、磷化銦鎵(gallium indium phosphide)和/或磷砷化銦鎵(gallium indium arsenide phosphide)；或其組合。也可以使用其他基底，例如多層或梯度基底。半導體基底52具有主動表面(例如，朝上表面)和非主動表面(例如，朝下表面)。元件位於半導體基底52的主動表面上。元件可以是主動元件(例如，電晶體、二極體等)、電容器、電阻器等。非主動表面可以不存在元件。
內連線結構54在半導體基底52的主動表面之上，用來電連接半導體基底52的元件，形成積體電路。內連線結構54可以包括一個或多個介電層和介電層中的相應金屬化層。介電層可使用的介電材料包括氧化物例如氧化矽或氧化鋁；氮化物例如氮化矽；碳化物例如碳化矽；類似物或其組合例如氧氮化矽(silicon oxynitride)、碳氧化矽(silicon oxycarbide)、碳氮化矽(silicon carbonitride)、氮碳氧化矽(silicon oxycarbonitride)等。也可以使用其他介電材料，如聚合物例如聚苯并[口咢]唑(polybenzoxazole，PBO)、聚醯亞胺(polyimide)、苯環丁烷 (benzocyclobuten，BCB)基聚合物等。金屬化層可以包括導通孔和/或導線以使半導體基底52的元件互連。金屬化層可以由導電材料，如金屬例如銅、鈷、鋁、金、其組合等形成。內連線結構54可以由鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。
晶粒連接件56位於積體電路晶粒50的前側50F上。晶粒連接件56可以是導電柱、導電接墊等，對其進行外部連接。晶粒連接件56位於內連線結構54中和/或內連線結構54上。舉例來說，晶粒連接件56可以是內連線結構54的上部金屬化層的一部分。晶粒連接件56可以由銅、鋁等金屬形成，且可以由例如鍍覆形成。
可選地，焊料區(未單獨示出)可以在積體電路晶粒50的形成過程中設置在晶粒連接件56上。焊料區可用於對積體電路晶粒50執行晶片探針(chip probe，CP)測試。例如，焊料區可以是焊料球、焊料凸塊等，用於將晶片探針貼附到晶粒連接件56。可以對積體電路晶粒50執行晶片探針測試以確定積體電路晶粒50是否為已知良好的晶粒(known good die，KGD)。因此，只有作為KGD的積體電路晶粒50經過後續處理被封裝，未通過晶片探針測試的晶粒不會被封裝。測試後，焊料區可能會在後續的處理步驟中被移除。
介電層58位於積體電路晶粒50的前側50F上。介電層58位於內連線結構54中和/或內連線結構54上。例如，介電層58可以是內連線結構54的上部介電層。介電層58側向地包封晶粒 連接件56。介電層58可以是氧化物、氮化物、碳化物、聚合物等，或其組合。介電層58可以例如通過旋塗、疊層、化學氣相沉積(CVD)等形成。最初，介電層58可以掩埋晶粒連接件56，使得介電層58的頂表面高於晶粒連接件56的頂表面。在積體電路晶粒50的形成過程中，晶粒連接件56通過介電層58暴露出來。暴露晶粒連接件56可能會移除晶粒連接件56上可能存在的任何焊料區。移除製程可施加於各種層，以移除晶粒連接件56之上的多餘材料。移除製程可以是平坦化製程，例如化學機械拋光(CMP)、回蝕、其組合等。在平坦化製程之後，晶粒連接件56和介電層58的頂表面為實質上共面(製程偏差以內)，因此其彼此為水平。晶粒連接件56和介電層58暴露在積體電路晶粒50的前側50F。
在一些實施例中，積體電路晶粒50是包含多個半導體基底52的堆疊元件。例如，積體電路晶粒50可以是包括多個記憶體晶粒的記憶體元件，例如混合存儲立方體(hybrid memory cube，HMC)元件、高帶寬記憶體(high bandwidth memory，HBM)元件等。在這樣的實施例中，積體電路晶粒50包括通過例如是矽穿孔(through-silicon vias)的基底通孔(through-substrate vias，TSV)互連的多個半導體基底52，。每個半導體基底52可能(或可能不)具有一個單獨的內連線結構54。
圖2-15是根據一些實施例的積體電路封裝200製造的中間階段的視圖。圖2-12和圖14-15是用於形成封裝組件210的製程的剖視圖，其中包括用於扇出電連接的重佈線結構，例如整合 扇出(Integrated Fan-Out，InFO)封裝組件。在所示實施例中，InFO封裝組件包括兩層封裝晶粒。在其他實施例中，InFO封裝組件具有其他數量的層，比如1個層或者2個層以上。
積體電路封裝200(見圖15)將通過首先封裝積體電路晶粒50以在晶圓100中形成封裝組件210來形成。圖示了晶圓100的兩個封裝區100A、100B，將積體電路晶粒50封裝以在晶圓100的每個封裝區100A、100B中形成封裝組件210。應當理解，可以同時處理任意數量的封裝區以形成任意數量的封裝組件。晶圓100的封裝區100A、100B將單體化以形成封裝組件210。然後將在封裝組件210周圍形成散熱結構212。然後將封裝組件210附接到封裝基底220(參見圖14)以完成積體電路封裝200的形成。
在圖2中，提供載體基底102，在載體基底102上形成釋放層104。載體基底102可以是玻璃載體基底、陶瓷載體基底等。載體基底102可以是晶圓，如此可以在載體基底102上同時形成多個封裝。釋放層104可以由基於聚合物的材料形成，該材料可以與載體基底102一起從將在隨後的步驟中形成的上覆結構中去除。在一些實施例中，釋放層104是環氧基熱釋放材料，其在加熱時會失去黏合性能，例如光熱轉換(light-to-heat-conversion，LTHC)釋放塗層。在其他實施例中，釋放層104可能是紫外線(UV)膠，其在暴露在紫外線下會失去黏合性。釋放層104可以作為液體分配並固化，可以是層疊到載體基底102上的層疊膜，或可以是其類似者。釋放層104中的頂表面可以被平坦化並且可以具有 高平整度。
半導體晶粒如積體電路晶粒50放置在釋放層104上。所需類型和數量的積體電路晶粒50被放置在晶圓100的封裝區100A、100B中的每一個中。積體電路晶粒50可以通過例如取放(pick-and-place)製程來放置。在所示實施例中，在晶圓100的每個封裝區100A、100B中，多個積體電路晶粒50(包括一個第一積體電路晶粒50A和一個第二積體電路晶粒50B)彼此相鄰放置。在一些實施例中，第一積體電路晶粒50A為邏輯元件，例如CPU、GPU等，第二積體電路晶粒50B為記憶體元件，例如DRAM晶粒、HMC模組、HBM模組等。在一些實施例中，第一積體電路晶粒50A是與第二積體電路晶粒50B相同類型的元件(例如，SoC)。第一積體電路晶粒50A可以在與第二積體電路晶粒50B相同的技術節點的製程中形成，或者可以在與第二積體電路晶粒50B不同的技術節點的製程中形成。例如，第一積體電路晶粒50A可能是比第二積體電路晶粒50B更先進的製程節點。第一積體電路晶粒50A可以具有與第二積體電路晶粒50B不同的尺寸(例如，不同的高度和/或表面面積)，或者可以具有與第二積體電路晶粒50B相同的尺寸(例如，相同的高度和/或表面面積)。
在圖3中，包封體106形成在積體電路晶粒50周圍和釋放層104上。形成後，包封體106包封積體電路晶粒50。包封體106可以是模制化合物、環氧樹脂等。在一些實施例中，包封體106包括其中設置有填充物(fillers)的聚合物樹脂。包封體106 可以通過壓縮模製、轉注模製等施加，並且可以分配在載體基底102之上，使得積體電路晶粒50被掩埋或覆蓋。包封體106進一步分配在積體電路晶粒50之間的間隙區中。包封體106可以以液體或半液體形式施加，然後固化。可以在包封體106上執行平坦化製程以暴露積體電路晶粒50的晶粒連接件56。平坦化製程可以移除包封體106和積體電路晶粒50(例如，晶粒連接件56和介電層58)的材料，直到晶粒連接件56暴露。在平坦化製程之後，包封體106和積體電路晶粒50(例如，晶粒連接件56和介電層58)的頂表面是實質上共面(在製程偏差內)，因此它們彼此水平。平坦化製程可以例如是化學機械拋光(chemical-mechanical polish，CMP)、研磨製程等。在一些實施例中，例如，如果晶粒連接件56已經暴露，可以省略平坦化製程。
在圖4中，介電層112沉積在包封體106和積體電路晶粒50上(例如，在晶粒連接件56和介電層58上)。介電層112可以由可使用微影遮罩圖案化的感光性材料形成，例如PBO、聚醯亞胺、BCB-基聚合物、環狀烯烴共聚物、丙烯酸基共聚物等，其可以由旋塗、疊層、CVD等形成。可以使用由任何可接受的製程形成的其他可接受的介電材料。然後對介電層112進行圖案化。圖案化在介電層112中形成開口(未單獨圖示)，曝露晶粒連接件56的部分。圖案化可以通過任何可接受的製程進行，例如通過將介電層112曝光並將其顯影(當介電層112為感光性材料)，或者通過使用例如各向異性蝕刻的蝕刻。
然後形成凸塊下金屬層(Under-bump metallurgy layers，UBML)114。UBML 114具有在介電層112的頂表面上並沿其延伸的線部分，且具有延伸通過介電層112的通孔部分以將UBML 114物理耦合且電耦合到積體電路晶粒50的晶粒連接件56。作為形成UBML 114的示例，晶種層形成在介電層112之上並且形成在通過介電層112的開口中。在一些實施例中，晶種層是金屬層，它可以是單一層，或是包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包含鈦層和鈦層之上的銅層。晶種層可以使用例如PVD等形成。然後在晶種層上形成並圖案化光阻。光阻可以由旋塗等形成，且可以曝光以圖案化。光阻的圖案對應於UBML 114。圖案化穿過光阻形成開口以暴露晶種層。然後在光阻的開口中和晶種層的暴露部分上形成導電材料。導電材料可以是銅、鈦、鎢、鋁等金屬，其可以自晶種層由例如化學鍍或電鍍的鍍覆等形成。光阻可以通過任何可接受的灰化或剝離製程移除，例如使用氧電漿體等。一旦光阻被移除，晶種層的暴露部分被移除，例如通過使用可接受的蝕刻製程，例如通過濕式或乾式蝕刻。晶種層和導電材料的剩餘部分形成UBML 114。
穿孔116形成在UBML 114的線部分上，其中一些UBML 114不存在穿孔116。穿孔116和UBML 114將用於連接到封裝組件210的上部層。在一些實施例中，穿孔116由與UBML 114相同的導電材料形成，使得穿孔116和UBML 114包括相同的連續導電材料。作為形成穿孔116的示例，在UBML 114上形成和圖 案化光阻。光阻可以由旋塗等形成，且可以曝光以圖案化。光阻的圖案對應穿孔116。然後在光阻的開口中形成導電材料。在一些實施例中，UBML 114的導電材料中的額外部分形成在光阻的開口中。UBML 114的導電材料中的額外部分可以自導電材料的原始部分由例如化學鍍或電鍍的鍍覆等形成，導電材料的原始部分是先前從UBML 114的晶種層鍍覆的。在一些實施例中，UBML 114的導電材料和穿孔116之間沒有形成晶種層，因此導電材料是單一連續的材料層。然後移除光阻。光阻可以通過任何可接受的灰化或剝離製程移除，例如使用氧電漿體等。導電材料中的剩餘部分形成穿孔116。
在圖5中，諸如互連晶粒120的半導體晶粒附接到UBML 114。所需類型和數量的互連晶粒120被放置在晶圓100的封裝區100A、100B的每一個中。互連晶粒120可以是局部矽互連(local silicon interconnects，LSI)、大型整合封裝(large scale integration packages)、中介物晶粒等。每個互連晶粒120包括基底122，其中導電特徵形成在基底122中和/或基底122上。基底122可以是半導體基底、介電層等。互連晶粒120使用設置在互連晶粒120的前側處的晶粒連接件124連接到UBML 114。晶粒連接件124中的一些可以通過延伸進入或穿過基底122的基底通孔(TSV)126電耦合到互連晶粒120的背側。在所示實施例中，TSV 126延伸穿過基底122，使得它們暴露在互連晶粒120的背側處。在另一實施例中，基底122中的材料(例如，介電材料或半導體材料)可 以覆蓋TSV 126。在一些實施例中，除了互連晶粒120之外或代替互連晶粒120，被動元件(例如，整合被動元件)和/或其他積體電路晶粒附接到UBML 114。
在互連晶粒120是LSI的一些實施例中，互連晶粒120可以是包括晶粒橋接件(未單獨示出)的橋結構。晶粒橋接件可以是形成在基底122中和/或之上的金屬化層，並且用於將晶粒連接件124中的一些相互互連。因此，LSI可用於直接連接並允許晶圓100的每個封裝區100A、100B中的積體電路晶粒50之間的通信。在這樣的實施例中，每一互連晶粒120可以放在一個區之上，該區設置在下層積體電路晶粒50之間，使互連晶粒120和下層積體電路晶粒50交疊。在一些實施例中，互連晶粒120還可以包括邏輯元件和/或記憶體元件。
導電連接件130形成在晶粒連接件124和/或一些UBML 114上。導電連接件130可以是球栅陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微型凸塊、化學鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。導電連接件130可以包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等，或其組合。在一些實施例中，通過蒸鍍、電鍍、印刷、焊料轉移、植球等在晶粒連接件124和/或UBML 114上最初形成焊料層來形成導電連接件130。一旦在結構上形成焊料層，可以執行回流以將材料成形為所需的凸塊形 狀。互連晶粒120使用導電連接件130連接到UBML 114。連接互連晶粒120可以包括將互連晶粒120放置在UBML 114上，並回流導電連接件130以將晶粒連接件124物理耦合且電耦合到下面的UBML 114。
在一些實施例中，在導電連接件130周圍以及介電層112和互連晶粒120之間形成底部填充件132。底部填充件132可減少應力並保護因導電連接件130回流而產生的接頭。底部填充件132還可以被包括以將互連晶粒120黏附到介電層112並提供結構支撐和環境保護。底部填充件132可以由模制化合物、環氧樹脂等形成。底部填充件132可以在附接互連晶粒120之後由毛細流動製程形成，或者可以在附接互連晶粒120之前由任何合適的沉積方法形成。底部填充件132可以以液體或半液體形式施加，然後固化。
在圖6中，圍繞UBML 114、穿孔116、互連晶粒120和底部填充件132(如果存在)或導電連接件130形成包封體134。在形成之後，包封體134包封UBML 114、穿孔116、互連晶粒120和底部填充件132(如果存在)或導電連接件130。包封體134可以是模制化合物、環氧樹脂等。在一些實施例中，包封體134包括其中設置有填充物的聚合物樹脂。包封體134可以通過壓縮模製、轉注模製等來施加，並且可以被分配使得互連晶粒120和穿孔116被掩埋或覆蓋。包封體134進一步分配到互連晶粒120和穿孔116之間的間隙區。包封體134可以以液體或半液體形式施 加，然後固化。可以在包封體134上執行平坦化製程以暴露TSV 126和穿孔116。平坦化製程可以去除包封體134、TSV 126、基底122和穿孔116中的材料，直到TSV 126和穿孔116被暴露。在平坦化製程之後，包封體134、TSV 126、基底122和穿孔116的頂表面是實質上共面的(在製程偏差內)，因此它們彼此是水平。平坦化製程可以例如是化學機械拋光(CMP)、研磨製程等。在一些實施例中，例如如果TSV 126和穿孔116已經暴露，則可以省略平坦化製程。
在圖7中，重佈線結構140形成在包封體134、互連晶粒120(例如，基底122和TSV 126)和穿孔116的頂表面上。重佈線結構140包括介電層142和介電層142中的金屬化層144(有時稱為重佈線層或重分布線)。例如，重佈線結構140可以包括由各別介電層142彼此分隔的多個金屬化層144。重佈線結構140的金屬化層144連接到穿孔116和互連晶粒120(例如，TSV 126)。具體來說，金屬化層144通過TSV 126和/或穿孔116連接到積體電路晶粒50。
在一些實施例中，介電層142由聚合物構成，聚合物可以是PBO、聚醯亞胺、BCB基聚合物等感光性材料，且可以使用微影遮罩進行圖案化。在其他實施例中，介電層142由氮化物如氮化矽、氧化物如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)等構成。介電層142可以由旋塗、疊層、CVD等或其組合形成。在形成每個介電層142之後，然後對其進行圖 案化以暴露下層導電特徵，例如下層的穿孔116、TSV 126或金屬化層144的部分。圖案化可以是任何可接受的製程，例如當介電層142是感光性材料時將介電層曝光，或使用例如各向異性蝕刻的蝕刻。在介電層142為感光性材料的實施例中，介電層142可以在曝光後顯影。
每一金屬化層144包括導通孔和/或導線。導通孔延伸穿過相應的介電層142，而導線沿相應的介電層142延伸。作為形成金屬化層144的示例，在相應的下層特徵之上形成晶種層(未單獨示出)。例如，晶種層可以形成在相應的介電層142上並且形成在穿過相應的介電層142的開口中。在一些實施例中，晶種層是金屬層，它可以是單一層，或是包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和鈦層之上的銅層。可以使用諸如PVD等的沉積製程來形成晶種層。然後在晶種層上形成並圖案化光阻。光阻可以由旋塗等形成，且可以曝光以圖案化。光阻的圖案對應金屬化層。圖案化穿過光阻形成開口以暴露晶種層。導電材料形成在光阻的開口中和晶種層的暴露部分上。導電材料可以自晶種層由例如化學鍍或電鍍的鍍覆等形成。導電材料可以包括金屬或金屬合金，例如銅、鈦、鎢、鋁等，或其組合。然後，移除光阻和其上未形成導電材料的晶種層的部分。光阻可以通過任何可接受的灰化或剝離製程移除，例如使用氧電漿體等。一旦光阻被移除，例如通過使用任何可接受的蝕刻製程(例如通過濕式或乾式蝕刻)移除晶種層的暴露部分。晶種層和導電 材料的剩餘部分形成金屬化層144。
重佈線結構140被示出為實例。通過重複或省略前述的步驟，可以在重佈線結構140中形成比圖示更多或更少的介電層142和金屬化層144。
凸塊下金屬(UBM)146被形成用於外部連接到重佈線結構140。UBM 146具有在重佈線結構140的上部介電層142U的頂表面上並沿其延伸的凸塊部分，且具有延伸通過重佈線結構140的上部介電層142U以物理耦合且電耦合重佈線結構140的上部金屬化層144U的通孔部分。因此，UBM 146電連接至穿孔116和互連晶粒120(例如，TSV 126)。UBM 146可以由與金屬化層144相同的材料形成，並且可以由與金屬化層144相似的製程形成。在一些實施例中，UBM 146具有與金屬化層144不同的尺寸(例如更大的尺寸)。
在UBM 146上形成導電連接件148。導電連接件148可以是球栅陣列(BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(C4)凸塊、微型凸塊、化學鍍鎳鈀浸金(ENEPIG)形成的凸塊等。導電連接件148可以包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，通過蒸鍍、電鍍、印刷、焊料轉移、植球等最初形成焊料層而形成導電連接件148。一旦在結構上形成焊料層，可以執行回流以將材料成形為所需的凸塊形狀。在另一實施例中，導電連接件148包括由濺射、印刷、電鍍覆、化學鍍、CVD等形成的金屬柱(例如銅柱)。金屬 柱可能是無焊料的(solder free)並且具有實質垂直側壁。在一些實施例中，在金屬柱上面形成金屬頂蓋層。金屬頂蓋層可以包括鎳、錫、錫-鉛、金、銀、鈀、銦、鎳鈀金合金、鎳金合金等或其組合，並且可以由鍍覆製程形成。導電連接件148設置於封裝組件210的前側上。
在圖8中，執行載體基底剝離製程以將載體基底102從積體電路晶粒50和包封體106分離(或“剝離”)。移除載體基底102後，積體電路晶粒50和包封體106暴露在封裝組件210的背側處。在一些實施例中，剝離製程包括將光如雷射或UV光投射到釋放層104上，使得釋放層104在光的熱量下分解並且載體基底102可以被移除。可以可選地執行清洗製程以移除釋放層104的殘留物。然後將結構翻轉並放置在任何可接受的支撐結構(未單獨示出)上，例如膠帶或框架。
在圖9中，沿切割道區(例如，在晶圓100的封裝區100A、100B之間)執行單體化製程。單體化製程可以是鋸切製程、雷射切割製程等。單體化製程將晶圓100的封裝區100A，100B彼此切單。所得的單體化封裝組件210來自晶圓100的封裝區100A，100B。
圖10-12說明了實施例封裝的製造中的各種附加步驟。散熱結構212(參見圖12)將圍繞封裝組件210的至少三側形成。如隨後將更詳細描述的，散熱結構212有利地在封裝組件210自晶圓100單體化之後形成(參見圖8-9)。
在圖10中，封裝組件210放置在支撐結構152上。支撐結構152可以是膠帶、托盤、框架等。支撐結構152由載體基底150支持。載體基底150可能與載體基底102相似(先前針對圖2進行描述)，也可能不同。在一些實施例中，載體基底150是濺射模組的吸盤，其後續會用來沉積散熱結構的材料。
在本實施例中，支撐結構152是托盤(或夾具)，其按照封裝組件210的尺寸和導電連接件148的位置設計支持封裝組件210。托盤可以由諸如金屬、塑料等的剛性材料形成。托盤包括從托盤的主表面延伸的壁154。托盤的壁154定義了凹部156。封裝組件210將面朝下放置在凹部156中，使封裝組件210的前側表面面向支撐結構152。封裝組件210可以通過例如取放製程(pick-and-place process)放置在對應的凹部156中。在此處理步驟中，凹部156的寬度取決於封裝組件210的寬度，且由壁154的相鄰對之間的距離決定。具體來說，在此處理步驟中，凹部156的寬度大於封裝組件210的寬度。在一些實施例中，凹部156的寬度在20mm到72mm的範圍內，且在此處理步驟中，封裝組件210的寬度在18mm到70mm的範圍內。如隨後將更詳細描述的，選擇凹部156的寬度來控制封裝組件210的側壁和托盤的壁154之間的距離D1。在一些實施例中，距離D1在25μm到500μm的範圍內。托盤在凹部156的底部中還包括支座158。每個封裝組件210放置在對應的凹部156中，使得上部介電層142U的頂表面設置在位於對應的凹部156的底部的支座158上並與支座158接觸， 並且使得支座158設置在導電連接件148的周圍。在俯視圖中，支座158可以圍繞導電連接件148連續或不連續地延伸。支座158之間的間隔的寬度取決於導電連接件148的位置。具體來說，在此處理步驟中，支座158之間的間隔的寬度小於封裝組件210的寬度。在一些實施例中，支座158之間的間隔的寬度在0.5mm到5mm的範圍內。支座158的高度取決於導電連接件148的高度。具體來說，支座158的高度大於導電連接件148的高度。在一些實施例中，支座158的高度在50μm到2000μm的範圍內。在支撐結構152是托盤的一些實施例中，封裝組件210放置在支座158上而不將封裝組件210黏合至支撐結構152。省略黏合劑可以在後續的處理中省略膠水清洗製程，降低製造成本且增加封裝組件210的良率。在另一實施例中(隨後針對圖23-27進行描述)，支撐結構152是膠帶。
在圖11中，散熱層160形成在支撐結構152和封裝組件210之上。散熱層160由具有高熱導率的材料形成，例如金屬或金屬氮化物，例如鋁、鈦、氮化鈦、鎳、鎳釩(nickel vanadium)、銀、金、septunseptium、銅、其組合等，其可以由例如濺射或蒸鍍的PVD製程、例如化學鍍或電鍍的鍍覆製程、例如噴墨印刷(inkjet printing)的印刷製程等共形地形成。在一些實施例中，散熱層160通過濺射製程由銅構成。在散熱層160由濺射製程形成的一些實施例中，載體基底150可以是濺射模組的吸盤，並且偏置電壓或偏置功率(bias power)可以在散熱層160的沉積期間 施加到吸盤。散熱層160隨後將單體化，因此每個封裝組件210包括散熱層160的部分。
散熱層160是在封裝組件210單體化之後形成的。此外，散熱層160由共形製程(conformal process)構成。因此，散熱層160可以形成在封裝組件210的背側表面和側壁上。具體來說，對於每個封裝組件210，散熱層160在積體電路晶粒50和包封體106的背側表面上，且在包封體106、介電層112、包封體134和介電層142的側壁上。這樣的散熱層160與散熱層沒有形成在封裝組件210的側壁上相比，具有更大的表面面積，從而改善了封裝組件210的散熱。此外，與在封裝組件210單體化之前形成的散熱層相比，在封裝組件210單體化之後形成散熱層160可以允許省略黏合和膠水清洗製程，從而降低製造成本且增加封裝組件210的良率。此外，與處理未單體化的封裝組件210相比，更多的單體化封裝組件210可以在載體基底150上同時處理，從而降低製造成本。
在支撐結構152是托盤的一些實施例中，散熱層160形成在支撐結構152的頂表面和側壁上。具體來說，散熱層160在壁154的頂表面和側壁上，以及在支座158的外側壁上。散熱層160也可以形成在封裝組件210的前側表面的部分上，例如在上部介電層142U的頂表面的支座158和上部介電層142U的側壁之間的部分上。散熱層160沒有形成在支座158的內部側壁上。因為支座158圍繞導電連接件148布置，其保護導電連接件148，防止 散熱層在導電連接件148的側壁上形成。因此可以避免導電連接件148的短路，增加封裝組件210的良率。
在圖12中，散熱層160被單體化，且封裝組件210從支撐結構152中移除。散熱層160單體化之後，每個封裝組件210中包含散熱結構212，其包含散熱層160的一個單體化部分。散熱結構212因此也可以被稱為散熱層，或更一般地，金屬層。通過將封裝組件210從支撐結構152中提升，散熱層160可以被單體化。在支撐結構152是托盤的一些實施例中，通過將封裝組件210從凹部156中提升出來以將封裝組件210從支撐結構152中移除。在一些實施例中，散熱層160是由從支撐結構152中移除封裝組件210的製程單體化。舉例來說，可以將封裝組件210從對應的凹部156中提升出來，使得散熱層160在提升封裝組件210的過程中被撕裂或折斷，從而形成散熱結構212。在另一實施例中，散熱層160是在封裝組件210從對應的凹部156中提升出來之前通過雷射切割製程等單體化。
散熱結構212沿封裝組件210的背側表面、側壁和(可選地)前側表面延伸。在散熱結構212位於封裝組件210的前側表面的實施例中，散熱結構212位於上部介電層142U的頂表面的部分上。在本實施例中，散熱結構212具有從上部介電層142U延伸出來的突出部分212P。散熱結構212的突出部分212P是散熱層160的剩餘部分，其位於支座158的外部側壁(參見圖11)。在另一實施例中(隨後針對圖22進行描述)，散熱結構212的位於 上部介電層142U的頂表面的部分是實質上平面，不具有突出部分。
圖13A-13B是封裝組件210的區13(參見圖12)的詳細視圖。圖13A顯示了與圖12類似的封裝組件210的剖視圖。圖13B顯示了導電連接件148和在封裝組件210的角處的上部介電層142U的俯視圖。用於形成散熱結構212的材料的製程(例如，濺射)可能是不均勻的，因此，散熱結構212可以具有沿封裝組件210的不同表面的不同厚度。封裝組件210的側壁處的散熱結構212的厚度T2可能小於或等於封裝組件210的背側表面處的散熱結構212的厚度T1。在一些實施例中，厚度T1在0.1μm到8μm的範圍內，例如在0.2μm到1.5μm的範圍內。在一些實施例中，厚度T2在0.05μm到6μm的範圍內，例如在0.1μm到1.0μm的範圍內。封裝組件210的前側表面處的散熱結構212的厚度T3可能小於或等於封裝組件210的側壁處的散熱結構212的厚度T2。在一些實施例中，厚度T3在0.01μm到4μm的範圍內，例如在0.01μm到0.8μm的範圍內。散熱結構212的厚度T2、T3是通過控制距離D1(參見圖10)來控制的，較小的距離D1會導致較小的厚度T2、T3(例如，由於擁擠導致沿封裝組件210的側壁和前側表面的沉積速率減少).在一些實施例中，距離D1至少是厚度T2的兩倍。
雖然散熱結構212形成在封裝組件210的前側表面上，但散熱結構212以與導電連接件148足夠距離設置，以避免導電連接件148短路。在一些實施例中，散熱結構212在封裝組件210 的前側表面上的部分具有寬度W2，其小於導電連接件148的外側壁和封裝組件210的對應側壁之間的寬度W1。在一些實施例中，寬度W1在300μm到1500μm的範圍內，例如在500μm到900μm的範圍內。在一些實施例中，寬度W2在0.05μm到1000μm的範圍內，例如在0.1μm到100μm的範圍內。
圖14-15說明實施例封裝的製造中的各種附加步驟。封裝組件210將連接到封裝基底220(參見圖15)，從而完成積體電路封裝200的形成。圖示了單個封裝組件210、單個封裝基底220和單個積體電路封裝200。應當理解，可以同時處理多個封裝組件以形成多個積體電路封裝200。
在圖14中，使用導電連接件148將封裝組件210附接到封裝基底220。封裝基底220包括基底核心222，基底核心222可以是由矽、鍺、金剛石等半導體材料製成。或者，也可以使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、矽鍺碳化物、磷砷化鎵、磷化銦鎵、其組合等。此外，基底核心222可以是SOI基底。一般來說，SOI基底包括例如外延矽、鍺、矽鍺、SOI、SGOI或其組合的半導體材料層。在另一實施例中，基底核心222是絕緣核心，例如玻璃纖維强化(fiberglass reinforced)樹脂芯。一種實例核心材料是玻璃纖維樹脂，例如FR4。替代的核心材料包括雙馬來醯亞胺三嗪(bismaleimide-triazine，BT)樹脂，或者其他印製電路板(PCB)材料或薄膜。基底核心222可以使用堆積膜(Build up films)，例如味之素增補膜(Ajinomoto build-up film，ABF)或其他層疊體。
基底核心222可以包括主動和被動元件(未單獨示出)。元件(例如電晶體、電容器、電阻器、其組合等)可用於提供系統設計的結構和功能要求。元件可以使用任何合適的方法來形成。
基底核心222還可以包括金屬化層和通孔，以及金屬化層和通孔之上的接合墊224。金屬化層可以形成在主動和被動元件之上，並設計為連接各種元件以形成功能性電路。金屬化層可以由介電材料層(例如低k介電材料(low-k dielectric material))和導電材料層(例如銅)交替形成，其中通孔互連導電材料層，並且可以通過任何合適的製程(例如沉積、鑲嵌等)形成。在一些實施例中，基底核心222實質上沒有主動和被動元件。
導電連接件148被回流以將UBM 146附接到接合墊224。導電連接件148將封裝組件210(包括重佈線結構140的金屬化層144)連接到封裝基底220(包括基底核心222的金屬化層)。因此，封裝基底220電連接至積體電路晶粒50。在一些實施例中、被動元件(例如，表面安裝元件(surface mount devices，SMD)，未單獨示出)可以在安裝到封裝基底220上之前附接到封裝組件210(例如，接合到UBM 146)。在這樣的實施例中，被動元件可以接合到封裝組件210的與導電連接件148相同的表面。在一些實施例中，被動元件226(例如，SMD)可以附接到封裝基底220，例如附接到接合墊224。
在一些實施例中，封裝組件210和封裝基底220之間圍 繞導電連接件148形成底部填充件228。底部填充件228可以在附接封裝組件210之後由毛細流動製程(capillary flow process)形成，或者可以在附接封裝組件210之前由任何合適的沉積方法形成。底部填充件228可以是從封裝基底220延伸到重佈線結構140(例如，到上部介電層142U)的連續材料。在本實施例中，底部填充件228物理接觸散熱結構212的部分，該部分沿上部介電層142U的頂表面延伸。底部填充件228也可以物理接觸散熱結構212的突出部分212P(如果存在)。
在圖15中，可選地將散熱器230附接到封裝組件210。散熱器230可以是熱蓋部、熱沉等。在所示實施例中，散熱器230是熱蓋部，其也附在封裝基底220上。凹部位於熱蓋部的底部，這樣熱蓋部就可以覆蓋封裝組件210。在散熱器230是熱蓋部的一些實施例中，熱蓋部也可以覆蓋被動元件226。在另一實施例中(隨後針對圖17描述)，散熱器230是熱沉。
散熱器230可以由具有高熱導率的材料(例如銅、鋼、鐵等金屬)形成。散熱器230保護封裝組件210並形成熱通路(thermal pathway)以傳導來自封裝組件210的各種組件(例如，積體電路晶粒50)的熱量。散熱器230熱耦合到封裝組件210的背側表面，例如散熱結構212的背側表面。
在一些實施例中，黏合劑層232用於將散熱器230附接到封裝組件210。黏合劑層232可以是熱界面材料(thermal interface material，TIM)、晶粒貼合膜(die attach film，DAF)等， 與散熱結構212不同。舉例來說，黏合劑層232可由諸如焊料膏、聚合物材料等的TIM形成，其可分配在封裝組件210上(例如，在散熱結構212的背側表面上)和/或散熱器230上。在一些實施例中，黏合劑層232是金-錫焊料膏。散熱器230也可以通過其他技術附接到封裝組件210。有利地，黏合劑層232的材料可以比黏附到包封體106更好地黏附到散熱結構212。因此，散熱器230自封裝組件210中的剝離可以減少，從而改善所得積體電路封裝200的可靠性。當散熱器230附接在封裝組件210上時，黏合劑層232設置在散熱結構212的背側表面上。黏合劑層232的材料可能在散熱器230黏附至封裝組件210的期間溢流，例如導因於當散熱器230被壓到黏合劑層232上時發生的擠出。因此，在一些實施例中(隨後針對圖16描述)，黏合劑層232也形成在散熱結構212的側壁的第一部分上，例如沿著包封體106的側壁的部分。在任何一種情況下，散熱結構212的側壁中的第二部分，例如沿重佈線結構140的側壁的部分，不存在黏合劑層232。
也可以包括其他特徵和製程。舉例來說，可以包括測試結構以輔助3D封裝或3DIC元件的驗證測試。測試結構可以包括例如形成在重佈線層中或基底上的測試接墊，其允許測試3D封裝或3DIC、使用探針和/或探針卡等。驗證測試可以在中間結構以及最終結構上執行。此外，本文公開的結構和方法可以與包含已知良好晶粒的中間驗證的測試方法結合使用，以增加良率並降低成本。
圖16是根據一些其他實施例的積體電路封裝200的視圖。本實施例類似於針對圖15描述的實施例，除了黏合劑層232也形成在散熱結構212的側壁上。散熱結構212在封裝組件210的側壁上充當障壁層，防止黏合劑層232流入包封體106、介電層112、包封體134和/或介電層142的界面。因此可以減少封裝組件210中的污染，從而提高所得積體電路封裝200的可靠性。
圖17是根據一些其他實施例的積體電路封裝200的視圖。本實施例類似於針對圖16描述的實施例，除了散熱器230是熱沉。在本實施例中，熱沉包括向上延伸遠離封裝組件210的鰭片。且在本實施例中，熱沉比封裝組件210更寬，因此散熱器230的側壁側向地延伸到散熱結構212的側壁之外。
圖18是根據一些其他實施例的積體電路封裝200的視圖。本實施例類似於針對圖17描述的實施例，除了積體電路封裝200還包括支撐環234。支撐環234可以由具有高熱導率的材料(例如銅、鋼、鐵等金屬)形成。支撐環234為積體電路封裝200提供機械加固，並可能避免積體電路封裝200的翹曲。支撐環234可以通過任何合適的黏合劑附接到封裝基底220。
圖19是根據一些其他實施例的積體電路封裝200的視圖。本實施例與針對圖18描述的實施例相似，只是省略了黏合劑層232和散熱器230。散熱結構212可以提供足夠的熱通路來傳導來自封裝組件210的各個組件(例如，積體電路晶粒50)的熱量，從而避免了散熱器230。省略散熱器230可以減少積體電路封裝 200的尺寸。
圖20是根據一些其他實施例的積體電路封裝200的視圖。本實施例類似於針對圖19描述的實施例，除了支撐環234也被省略了。省略支撐環234可以減少積體電路封裝200的尺寸。
圖21是根據一些其他實施例的積體電路封裝200的視圖。本實施例類似於針對圖15描述的實施例，除了積體電路封裝200包括附接到封裝基底220的多個封裝組件210。應當理解，針對圖15-20描述的任何積體電路封裝200可以包括附接到封裝基底220的多個封裝組件210。
圖22是根據一些其他實施例的積體電路封裝200的視圖。本實施例類似於針對圖15描述的實施例，除了上部介電層142U的頂表面上的散熱結構212的部分缺少突出部分212P(參見圖15)。因此，上部介電層142U的頂表面上的散熱結構212的部分是實質上平面，因為它們沿著上部介電層142U的頂表面延伸。應理解的是，針對圖15-21描述的任何積體電路封裝200都可以有散熱結構212而沒有突出部分212P。
圖23-27是根據一些其他實施例的積體電路封裝200製造的中間階段的視圖。具體來說，圖23-25示出了用於形成圍繞封裝組件210的至少三側的散熱結構212(參見圖25)的製程。與圖10-12的實施例類似，散熱結構212有利地在封裝組件210自晶圓100單體化之後(參見圖8-9)形成。
在圖23中，封裝組件210以與針對圖10所述類似的方 式放置在支撐結構152上。在本實施例中，支撐結構152是膠帶(tape)，比使用托盤更簡單，也更便宜。通過將導電連接件148壓入膠帶直到上部介電層142U接觸膠帶，將封裝組件210黏附到支撐結構152。封裝組件210的前側表面(例如上部介電層142的頂表面和導電連接件148的表面)因此被膠帶覆蓋和保護。
在圖24中，散熱層160以與針對圖11所述類似的方式形成在支撐結構152和封裝組件210之上。在本實施例中，由於封裝組件210的前側表面的被支撐結構152覆蓋，封裝組件210的前側表面不存在散熱層160。
在圖25中，與針對圖12所述的方式類似地，散熱層160被單體化並且封裝組件210從支撐結構152中移除。舉例來說，可以將封裝組件210從膠帶上提起，使得散熱層160在封裝組件210的提升過程中被撕裂或折斷，從而形成散熱結構212。因此，散熱結構212由散熱層160的剩餘部分形成。散熱結構212沿封裝組件210的側壁和背側表面延伸，但不沿封裝組件210的前側表面延伸。可選地，可以在從支撐結構152(例如，膠帶)中移除封裝組件210之後在導電連接件148上執行清洗製程，例如濕式蝕刻。
圖26A-26B是封裝組件210的區26(參見圖25)的詳細視圖。圖26A示出了與圖25相似的封裝組件210的剖視圖。圖26B示出了導電連接件148的俯視圖和封裝組件210的角處的上部介電層142U。在本實施例中，封裝組件210中的前側表面不存 在散熱結構212。散熱結構212可能有不同的厚度T1、T2(如先前針對圖13A-13B所述)。
在圖27中，執行前述的適當步驟以完成積體電路封裝200。所得積體電路封裝200的封裝組件210不存在散熱結構212。因此，底部填充件228物理接觸上部介電層142U的頂表面。應理解的是，針對圖15-21描述的任何積體電路封裝200都可以具有封裝組件210，其中封裝組件210的前側表面不存在散熱結構212。
圖28-33是根據一些其他實施例的積體電路封裝200製造的中間階段的視圖。圖28-33是用於形成封裝組件210的製程的剖視圖，封裝組件210包括中介物，例如用於基板上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS)元件的封裝組件。封裝組件210可以是晶圓上晶片(chip-on-wafer，CoW)封裝組件。
在圖28中，獲得或形成晶圓310。晶圓310包含封裝區310A中的元件，將在隨後的處理中單體化，以被包含在封裝組件210中。晶圓310中的元件可以是中介物、積體電路晶粒等。在一些實施例中、中介物302是在晶圓310中形成的，其中包括基底312、內連線結構314和導通孔320。
基底312可以是半導體基底塊、絕緣體上半導體(semiconductor-on-insulator，SOI)基底、多層半導體基底等。基底312可以包括半導體材料，例如矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化銦鋁、砷化鋁鎵、砷銦化鎵、 磷化銦鎵和/或磷砷化銦鎵；或其組合。也可以使用其他基底，例如多層或梯度基底。基底312可以是摻雜的或未摻雜的。在中介物形成在晶圓310中的實施例中，基底312通常不包括主動元件在其中，儘管中介物可以包括形成在基底312中和/或基底312的前部表面(例如，在圖28中朝上的表面)上的被動元件。在積體電路元件形成在晶圓310中的實施例中，可以在基底312中和/或基底312的前部表面上形成主動元件，例如電晶體、電容器、電阻器、二極體等。
內連線結構314位於基底312的前部表面之上，用於電連接基底312的元件(如果有)。內連線結構314可以包括一個或多個介電層和介電層中的相應金屬化層。用於介電層的可接受的介電材料包括氧化物例如氧化矽或氧化鋁；氮化物例如氮化矽；碳化物例如碳化矽；類似物；或其組合例如氧氮化矽、碳氧化矽、碳氮化矽、氮碳氧化矽等。也可以使用其他介電材料，如聚合物例如聚苯并[口咢]唑(PBO)、聚醯亞胺、苯環丁烷(BCB)基聚合物等。金屬化層可以包括導通孔和/或導線以將任何元件互連在一起和/或與外部元件互連。金屬化層可由導電材料形成，例如金屬(例如銅、鈷、鋁、金、其組合等)。內連線結構314可以由鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。
在一些實施例中，晶粒連接件316和介電層318位於晶圓310的前側。具體來說，晶圓310可以包括類似於針對圖1描述的積體電路晶粒50的晶粒連接件和介電層的晶粒連接件316和 介電層318。舉例來說，晶粒連接件316和介電層318可以是內連線結構314的上部金屬化層的一部分。
導通孔320延伸到內連線結構314和/或基底312中。導通孔320電連接到內連線結構314的金屬化層。導通孔320有時也稱為TSV。作為形成導通孔320的實例，可以通過舉例來說、蝕刻、研磨、雷射技術、其組合和/或類似方法在內連線結構314和/或基底312中形成凹部。可以在凹部中形成薄介電材料，例如通過使用氧化技術。薄的障壁層可以是共形地沉積在開口中，例如通過CVD、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、熱氧化(thermal oxidation)、其組合和/或類似方法。障壁層可以由氧化物、氮化物、碳化物、其組合等形成。導電材料可以沉積在障壁層上方和開口中。導電材料可以通過電化學鍍覆製程、CVD、ALD、PVD和/或其組合等形成。導電材料中的實例是銅、鎢、鋁、銀、金和/或其組合等。多餘的導電材料和障壁層通過例如CMP從內連線結構314或基底312的表面移除。障壁層和導電材料的剩餘部分形成導通孔320。
在圖29中，積體電路晶粒50(例如，一個第一積體電路晶粒50A和多個第二積體電路晶粒50B)附接到晶圓310。在所示的實施例中，多個積體電路晶粒50彼此相鄰放置，包括第一積體電路晶粒50A和第二積體電路晶粒50B，其中第一積體電路晶粒50A位於第二積體電路晶粒50B之間。在一些實施例中，第一積 體電路晶粒50A為邏輯元件，例如CPU或GPU等，第二積體電路晶粒50B為記憶體元件，例如DRAM晶粒、HMC模組或HBM模組等。在一些實施例中，第一積體電路晶粒50A是與第二積體電路晶粒50B相同類型的元件(例如，SoC)。
在所示實施例中，積體電路晶粒50以焊料接合到晶圓310，例如以導電連接件332接合。可以使用例如取放工具將積體電路晶粒50放置在內連線結構314上。導電連接件332可以由可回流的導電材料形成，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，導電連接件332是通過最初通過如蒸鍍、電鍍、印刷、焊料轉移、植球等方法形成焊料層而形成。一旦在結構上形成焊料層，可以執行回流以將導電連接件332成形為所需的凸塊形狀。將積體電路晶粒50附接到晶圓310可能包括將積體電路晶粒50放置在晶圓310上並回流導電連接件332。導電連接件332在晶圓310的對應晶粒連接件316和積體電路晶粒50的晶粒連接件56之間形成接頭(joints)，將中介物302電連接到積體電路晶粒50。
底部填充件334可以形成在導電連接件332周圍以及晶圓310和積體電路晶粒50之間。底部填充件334可以減少應力，保護導電連接件332回流產生的接頭。底部填充件334可以由諸如模制化合物或環氧樹脂等的底部填充件材料形成。底部填充件334可以在積體電路晶粒50附接到晶圓310之後由毛細流動製程形成，或者可以在積體電路晶粒50附接到晶圓310之前由合適的 沉積方法形成。底部填充件334可以以液體或半液體形式施加，然後固化。
在其他實施例中(未單獨示出)，積體電路晶粒50通過直接合(direct bonds)附接到晶圓310。舉例來說、混合接合(hybrid bonding)、融合接合(fusion bonding)、介電質接合(dielectric bonding)、金屬接合(metal bonding)等可用於直接接合積體電路晶粒50和晶圓310中對應的介電層58、318和/或晶粒連接件56、316，而不使用黏合劑或焊料。當使用直接接合時，可以省略底部填充件334。此外，可以混合使用接合技術，例如，一些積體電路晶粒50可以通過焊料接合附接到晶圓310，而其他積體電路晶粒50可以通過直接接合附接到晶圓310。
在圖30中，包封體336形成在積體電路晶粒50上和周圍。形成後，包封體336包封積體電路晶粒50和底部填充件334(如果存在)或導電連接件332。包封體336可以是模制化合物或環氧樹脂等。包封體336可以通過壓縮模製或轉注模製等施加，並且形成在晶圓310之上使得積體電路晶粒50被掩埋或覆蓋。包封體336可以以液體或半液體形式施加，然後固化。可以將包封體336薄化以暴露積體電路晶粒50。薄化製程可以是研磨製程、化學機械拋光(CMP)、回蝕或其組合等。在薄化製程之後，積體電路晶粒50和包封體336的頂表面是共面的(在製程偏差以內)，因此它們彼此是水平。進行薄化直到已經移除所需量的積體電路晶粒50和/或包封體336。
在圖31中，將基底312薄化以暴露導通孔320。導通孔320的暴露可以通過薄化製程實現，例如研磨製程、化學機械拋光(CMP)、回蝕或其組合等。在一些實施例中(未單獨示出)，用於暴露導通孔320的薄化製程包括CMP，並且由於在CMP期間發生的凹陷，導通孔320在晶圓310的背側處突出。在這樣的實施例中，絕緣層(未單獨示出)可以可選地圍繞導通孔320的突出部形成在基底312的背側表面上。絕緣層可以由包含矽的絕緣體形成，例如氮化矽、氧化矽或氧氮化矽等，並且可以由合適的沉積方法形成，例如旋塗、CVD、電漿增强CVD(plasma-enhanced CVD，PECVD)、高密度電漿體化學氣相沉積(high density plasma CVD，HDP-CVD)或類似者。基底312薄化後，導通孔320的暴露表面和絕緣層(如果存在)或基底312共面(製程偏差以內)，因此它們彼此為水平，且在晶圓310的背側暴露出。
在圖32中，UBM 146形成在導通孔320的暴露表面和基底312上。在本實施例中，作為形成UBM 146的實例，在導通孔320的暴露表面和基底312上形成晶種層(未單獨示出)。在一些實施例中，晶種層是金屬層，它可以是單一層，或是包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和鈦層之上的銅層。可以使用諸如PVD等來形成晶種層。然後在晶種層上形成並圖案化光阻。光阻可以由旋塗等形成，且可以曝光以圖案化。光阻的圖案對應UBM 146。圖案化穿過光阻形成開口以暴露晶種層。然後在光阻的開口中和晶種層的暴露部分上 形成導電材料。導電材料可以由鍍覆形成，例如電鍍或化學鍍等。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。然後，移除光阻和其上未形成導電材料的晶種層的部分。光阻可以通過可接受的灰化或剝離製程移除，例如使用氧電漿體等。一旦光阻被移除，例如通過使用可接受的蝕刻製程移除晶種層的暴露部分。晶種層和導電材料的剩餘部分形成UBM 146。
此外，導電連接件148形成在UBM 146上。導電連接件148可以是球栅陣列(BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(C4)凸塊、微型凸塊、化學鍍鎳鈀浸金(ENEPIG)形成的凸塊等。導電連接件148可以包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，導電連接件148是通過最初通過如蒸鍍、電鍍、印刷、焊料轉移、植球等形成焊料層而形成。一旦在結構上形成焊料層，可以執行回流以將材料成形為所需的凸塊形狀。在另一實施例中，導電連接件148包括由濺射、印刷、電鍍、化學鍍或CVD等形成的金屬柱(例如銅柱)。金屬柱可能是無焊料的並且具有實質垂直側壁。在一些實施例中，在金屬柱上面形成金屬頂蓋層。金屬頂蓋層可以包括鎳、錫、錫-鉛、金、銀、鈀、銦、鎳鈀金合金、鎳金合金等或其組合，並且可以由鍍覆製程形成。
此外，通過沿切割道區(例如在封裝區310A周圍)切割來執行單體化製程。單體化製程可以包括鋸切、切割等。舉例來說，單體化製程可以包括鋸切包封體336、內連線結構314和基底 312。單體化製程自相鄰的封裝區將封裝區310A切單。所得的單體化封裝組件210來自封裝區310A。單體化製程由晶圓310的單體化部分形成中介物302。由於單體化製程，中介物302和包封體336的外側壁側向共端(製程偏差以內)。
在圖33中，散熱結構212沿封裝組件210的側壁、背側表面和(可選地)前側表面形成。散熱結構212可以使用與先前針對圖10-12或針對圖23-25所述類似的製程形成。
圖34是根據一些其他實施例的積體電路封裝200的視圖。本實施例類似於針對圖15所述的實施例，除了封裝組件210類似於針對圖33所述的封裝組件。應當理解，針對圖15-21描述的任何積體電路封裝200可以具有類似於針對圖33描述的封裝組件210。
實施例可能具有優點。在封裝組件210單體化之後形成散熱結構212有利地允許在封裝組件210的背側表面、側壁和(可選地)前側表面上形成散熱結構212。因此，散熱結構212可能具有較大的表面面積，從而改進了積體電路封裝200的散熱。
在一實施例中，元件包括：封裝組件，包括積體電路晶粒和連接到積體電路晶粒的導電連接件，導電連接件設置在封裝組件的前側，積體電路晶粒暴露在封裝組件的背側；散熱層，位於封裝組件的背側和封裝組件的側壁上；黏合劑層，位於散熱層的背側上，散熱層的側壁的部分不存在黏合劑層；和封裝基底，連接到導電連接件。在元件的一些實施例中，封裝組件的前側不 存在散熱層。在元件的一些實施例中，散熱層也位於封裝組件的前側上。在元件的一些實施例中，散熱層具有從封裝組件的前側延伸的突出部分。在元件的一些實施例中，在封裝組件的前側上的散熱層的部分是平面。在元件的一些實施例中，散熱層包括鋁、鈦、氮化鈦、鎳、鎳釩、銀、金、septunseptium、銅或其組合。在一些實施例中，元件還包括：位於封裝基底和封裝組件之間的底部填充件，底部填充件接觸散熱層。在元件的一些實施例中，封裝組件是整合扇出封裝組件。在元件的一些實施例中，封裝組件是晶圓上晶片封裝組件。
在一實施例中，元件包括：積體電路晶粒；圍繞積體電路晶粒的包封體；位於包封體上的重佈線結構；位於重佈線結構的側壁、包封體的側壁、包封體的背側表面和積體電路晶粒的背側表面上的散熱層；位於散熱層的背側表面的黏合劑層，黏合劑層與散熱層不同；和位於黏合劑層上的散熱器。在元件的一些實施例中，散熱器是熱沉。在一些實施例中，元件進一步包括：連接到重佈線結構的封裝基底，散熱器是附接到散熱層和封裝基底的熱蓋部。在元件的一些實施例中，散熱層具有沿重佈線結構的側壁和包封體的側壁的第一厚度，散熱層具有沿包封體的背側表面和積體電路晶粒的背側表面的第二厚度，並且第一厚度小於或等於第二厚度。在元件的一些實施例中，散熱層也位於重佈線結構的前側表面上。
在一實施例中，方法包括：在晶圓的封裝區的中封裝積 體電路晶粒；從晶圓中將封裝區單體化以形成封裝組件；單體化封裝區後，將封裝組件放在支撐結構上；在支撐結構、封裝組件的背側及封裝組件的側壁上沉積散熱層；從支撐結構提升封裝組件；和將封裝組件連接到封裝基底。在方法的一些實施例中，支撐結構是托盤，封裝組件被放置在托盤的凹部中，且封裝組件被提升出托盤的凹部。在方法的一些實施例中，托盤在凹部的底部處包括支座，封裝組件放置在支座上，且散熱層沉積在支座的外部側壁上。在方法的一些實施例中，支撐結構是膠帶，封裝組件被放置在膠帶上，且從膠帶上提升取出封裝組件。在方法的一些實施例中，封裝組件包括導電連接件，導電連接件被壓入膠帶，方法進一步包括：從膠帶上提升取出封裝組件後，清潔導電連接件。在一些實施例中，方法進一步包括：在散熱層的頂表面和側壁上分配黏合劑層；和在黏合劑層上壓合散熱器。
以上概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本公開內容的各個方面。所屬領域的技術人員應知，他們可容易地使用本公開內容作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應認識到，這些等效構造並不背離本公開內容的精神及範圍，而且他們可在不背離本公開內容的精神及範圍的狀態下對其作出各種改變、代替及變更。
106、134:包封體
112、142:介電層
140:重佈線結構
142U:上部介電層
144:金屬化層
146:凸塊下金屬
148:導電連接件
200:積體電路封裝
210:封裝組件
212:散熱結構
220:封裝基底
222:基底核心
224:接合墊
226:被動元件
228:底部填充件
230:散熱器
232:黏合劑層

Claims (9)

  1. 一種積體電路元件，包括：封裝組件，包括積體電路晶粒和連接到所述積體電路晶粒的導電連接件，所述導電連接件設置在所述封裝組件的前側，所述積體電路晶粒暴露在所述封裝組件的背側；散熱層，位於所述封裝組件的所述背側和所述封裝組件的側壁上，其中所述散熱層也位於所述封裝組件的所述前側上；黏合劑層，位於所述散熱層的背側上，所述散熱層的側壁的部分不存在所述黏合劑層；和封裝基底，連接到所述導電連接件。
  2. 如請求項1所述的積體電路元件，其中所述散熱層具有從所述封裝組件的所述前側延伸的突出部分。
  3. 如請求項1所述的積體電路元件，進一步包括：底部填充件，位於所述封裝基底和所述封裝組件之間，所述底部填充件接觸所述散熱層。
  4. 一種積體電路元件，包括：積體電路晶粒；包封體，圍繞所述積體電路晶粒；重佈線結構，位於所述包封體上；散熱層，位於所述重佈線結構的側壁、所述包封體的側壁、所述包封體的背側表面和所述積體電路晶粒的背側表面上，其中所述散熱層也位於所述重佈線結構的前側表面上； 黏合劑層，位於所述散熱層的背側表面，所述黏合劑層與所述散熱層不同；和散熱器，位於所述黏合劑層上。
  5. 如請求項4所述的積體電路元件，進一步包括：封裝基底，連接到所述重佈線結構，所述散熱器是附接到所述散熱層和所述封裝基底的熱蓋部。
  6. 如請求項4所述的積體電路元件，其中所述散熱層具有沿所述重佈線結構的所述側壁和所述包封體的所述側壁的第一厚度，所述散熱層具有沿所述包封體的所述背側表面和所述積體電路晶粒的所述背側表面的第二厚度，並且所述第一厚度小於或等於所述第二厚度。
  7. 一種形成積體電路元件的方法，包括：在晶圓的封裝區的中封裝積體電路晶粒；從所述晶圓中將所述封裝區單體化以形成封裝組件；單體化所述封裝區後，將所述封裝組件放在支撐結構上；在所述支撐結構、所述封裝組件的背側及所述封裝組件的側壁上沉積散熱層；從所述支撐結構提升所述封裝組件；和將所述封裝組件連接到封裝基底。
  8. 如請求項7所述的方法，其中所述支撐結構是托盤，所述封裝組件被放置在所述托盤的凹部中，且所述封裝組件被提升出所述托盤的所述凹部。
  9. 如請求項8所述的方法，其中所述托盤在所述凹部的底部處包括支座，所述封裝組件放置在所述支座上，且所述散熱層沉積在所述支座的外部側壁上。
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