CN115206894A - 半导体封装件及其形成方法 - Google Patents

半导体封装件及其形成方法 Download PDF

Info

Publication number
CN115206894A
CN115206894A CN202210110692.XA CN202210110692A CN115206894A CN 115206894 A CN115206894 A CN 115206894A CN 202210110692 A CN202210110692 A CN 202210110692A CN 115206894 A CN115206894 A CN 115206894A
Authority
CN
China
Prior art keywords
die
substrate
dielectric layer
conductive
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210110692.XA
Other languages
English (en)
Inventor
陈宪伟
陈明发
陈英儒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115206894A publication Critical patent/CN115206894A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

半导体封装件包括：再分布结构；第一器件和第二器件，附接至再分布结构，第一器件包括：第一管芯；支撑衬底，接合至第一管芯的第一表面；以及第二管芯，接合至第一管芯的与第一表面相对的第二表面，其中，第一管芯和第二管芯的总高度小于第二器件的第一高度，并且其中，衬底的顶面至少与第二器件的顶面一样高；以及密封剂，位于再分布结构上方并且围绕第一器件和第二器件。本申请的实施例还涉及形成半导体封装件的方法。

Description

半导体封装件及其形成方法
技术领域
本申请的实施例涉及半导体封装件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的提高源于最小部件尺寸的迭代减小，这允许更多组件集成至给定区域中。随着对缩小电子器件的需求不断增长，出现了对半导体管芯的更小且更具创造性的封装技术的需求。
发明内容
本申请的一些实施例提供了一种半导体封装件，包括：再分布结构；第一器件和第二器件，附接至所述再分布结构，所述第一器件包括：第一管芯；衬底，接合至所述第一管芯的第一表面；以及第二管芯，接合至所述第一管芯的与所述第一表面相对的第二表面，其中，所述第一管芯和所述第二管芯的总高度小于所述第二器件的第一高度，并且其中，所述衬底的顶面至少与所述第二器件的顶面一样高；以及密封剂，位于所述再分布结构上方并且围绕所述第一器件和所述第二器件。
本申请的另一些实施例提供了一种形成半导体封装件的方法，包括：形成第一器件，其中，形成所述第一器件包括：将第一管芯的第一表面接合至衬底；减薄所述衬底以将所述衬底的厚度减小至第一厚度；以及将所述第一管芯的第二表面接合至第二管芯；将所述第一器件和所述第二器件附接至再分布结构；利用密封剂密封所述第一器件和所述第二器件；以及减薄所述密封剂，直至所述密封剂的顶面与所述衬底的顶面共面。
本申请的又一些实施例提供了一种形成半导体封装件的方法，包括：形成第一器件，其中，形成所述第一器件包括：将第一管芯的第一表面接合至第二管芯；以及将衬底接合至所述第二管芯的顶面，其中，所述衬底没有有源器件或无源器件；将所述第一器件和所述第二器件附接至再分布结构；利用密封剂密封所述第一器件和所述第二器件；以及减薄所述密封剂，直至所述衬底的顶面暴露。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的集成电路器件的截面图。
图2A至图2F示出了根据一些实施例的在用于形成存储器多维数据集的工艺期间的中间步骤的截面图。
图3A至图3D示出了根据一些实施例的在用于形成HBM器件的工艺期间的中间步骤的截面图。
图4A至图4I是根据一些实施例的在用于形成集成电路封装件1000的工艺期间的中间步骤的截面图。
图5A示出了根据一些实施例的集成电路封装件2000的截面图。
图5B至图5H是根据一些实施例的在用于形成集成电路封装件2000的工艺期间的中间步骤的截面图。
图6A示出了根据一些实施例的集成电路封装件3000的截面图。
图6B至图6G是根据一些实施例的在用于形成集成电路封装件3000的工艺期间的中间步骤的截面图。
图7A示出了根据一些实施例的集成电路封装件4000的截面图。
图7B至图7G是根据一些实施例的在用于形成集成电路封装件4000的工艺期间的中间步骤的截面图。
图8A示出了根据一些实施例的集成电路封装件5000的截面图。
图8B至图8F是根据一些实施例的在用于形成集成电路封装件5000的工艺期间的中间步骤的截面图。
图9A示出了根据一些实施例的集成电路封装件6000的截面图。
图9B至图9G是根据一些实施例的在用于形成集成电路封装件6000的工艺期间的中间步骤的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供了应用于但不限于形成集成电路封装件的方法，该集成电路封装件包括接合至第二集成电路器件的第一集成电路器件(例如，以形成逻辑器件)和存储器器件。第一集成电路器件和第二集成电路器件的总厚度小于存储器器件的厚度，并且集成电路封装件还包括位于第一集成电路器件和第二集成电路器件上方的支撑衬底。第一集成电路器件、第二集成电路器件和支撑衬底的总厚度等于或大于存储器器件的厚度。本文公开的一个或多个实施例的有利特征可以包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底和存储器器件的顶面)并且帮助提高集成电路封装件中的散热效率的更平坦的表面。此外，所使用的支撑衬底可以是任何厚度，以适应可以具有不同厚度的不同类型的存储器器件。
图1是根据一些实施例的集成电路器件10的截面图。集成电路器件10可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。集成电路器件10形成在包括不同器件区域的晶圆(未示出)中。在一些实施例中，多个晶圆将堆叠以形成晶圆堆叠件，其在随后处理中被分割以形成多个管芯堆叠件。在一些实施例中，分割晶圆以形成多个集成电路器件10，该多个集成电路器件10在随后处理中堆叠以形成多个管芯堆叠件。集成电路器件10可以根据适用的制造工艺处理以形成集成电路。例如，集成电路器件10可以包括半导体衬底12、互连结构14、导电通孔16、管芯连接件22和介电层24。
半导体衬底12可以是硅(掺杂或未掺杂的)或绝缘体上半导体(SOI)衬底的有源层。半导体衬底12可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底12具有有时称为前侧的有源表面(例如，图1中面朝上的表面)以及有时称为背侧的非有源表面(例如，图1中面朝下的表面)。
可以在半导体衬底12的有源表面处形成器件。器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。非有源表面可以没有器件。层间电介质(ILD)位于半导体衬底12的有源表面上方。ILD围绕器件并且可以覆盖器件。ILD可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的材料形成的一个或多个介电层。
互连结构14位于半导体衬底12的有源表面上方。互连结构14互连半导体衬底12的有源表面处的器件以形成集成电路。互连结构14可以通过例如介电层中的金属化图案形成。金属化图案包括形成在一个或多个介电层中的金属线和通孔。互连结构14的金属化图案电耦接至半导体衬底12的有源表面处的器件。
导电通孔16形成为延伸至互连结构14和/或半导体衬底12中。导电通孔16电耦接至互连结构14的金属化图案。作为形成导电通孔16的实例，可以通过例如蚀刻、铣削、激光技术、它们的组合等在互连结构14和/或半导体衬底12中形成凹槽。可以在凹槽中形成薄介电材料，诸如通过使用氧化技术。可以在开口中共形沉积阻挡层18，诸如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、它们的组合等。阻挡层18可以由氧化物、氮化物或氮氧化物形成，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、它们的组合等。可以在阻挡层18上方和开口中沉积导电材料20。导电材料20可以通过电化学镀工艺、CVD、PVD、它们的组合等形成。导电材料的实例是铜、钨、铝、银、金、它们的组合等。通过例如化学机械抛光(CMP)从互连结构14和/或半导体衬底12的表面去除导电材料20和阻挡层18的过量部分。阻挡层18和导电材料20的剩余部分形成导电通孔16。
在所示实施例中，导电通孔16尚未在集成电路器件10的背侧处暴露。相反，导电通孔16掩埋在半导体衬底12中。如下面将更详细讨论的，在随后处理中，导电通孔16将在集成电路器件10的背侧处暴露。在暴露之后，导电通孔16可以称为硅通孔或衬底通孔(TSV)。
管芯连接件22位于集成电路器件10的前侧处。管芯连接件22可以是制成外部连接的导电柱、焊盘等。管芯连接件22位于互连结构14中和/或上。管芯连接件22可以由金属形成，诸如铜、钛、铝等或它们的组合，并且可以通过例如镀等形成。
介电层24位于集成电路器件10的前侧处。介电层24位于互连结构14中和/或上。介电层24横向密封管芯连接件22，并且介电层24与集成电路器件10的侧壁横向共末端(在工艺变化内)。介电层24可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层24可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。在一些实施例中，介电层24在管芯连接件22之后形成，并且可以掩埋管芯连接件22，从而使得介电层24的顶面位于管芯连接件22的顶面之上。在一些实施例中，管芯连接件22在介电层24之后形成，诸如通过镶嵌工艺，例如，单重镶嵌、双重镶嵌等。在形成之后，管芯连接件22和介电层24可以使用例如CMP工艺、回蚀工艺等或它们的组合来平坦化。在平坦化之后，管芯连接件22和介电层24的顶面共面(在工艺变化内)，并且在集成电路器件10的前侧处暴露。在另一实施例中，管芯连接件22在介电层24之后形成，诸如通过镀工艺，并且是凸起的连接件(例如，微凸块)，从而使得管芯连接件22的顶面延伸至介电层24的顶面之上。
图2A至图2F是根据一些实施例的在用于形成存储器多维数据集50的工艺期间的中间步骤的截面图。除非另有说明，图2A至图2F(以及随后的图)中的相同参考标号表示图1中所示实施例中的通过相同工艺形成的相同组件。相应地，工艺步骤和适用材料在此不再重复。如下面将更详细讨论的，图2A至图2F示出了通过在载体衬底52上堆叠包括第一集成电路器件的多个晶圆来形成存储器多维数据集50的工艺。第一集成电路器件可以每个具有类似于上面参考图1讨论的集成电路器件10的结构，并且在实施例中可以是存储器器件。随后，第一集成电路器件也可以称为存储器器件11。示出了堆叠晶圆以在载体衬底52的一个器件区域52A中形成存储器多维数据集50，但是应该理解，载体衬底52可以具有任何数量的器件区域，并且可以在每个器件区域中形成存储器多维数据集50。存储器多维数据集50通过晶圆上晶圆(WoW)堆叠以自顶向下(或反向)的方式形成，其中提供用于存储器多维数据集50的顶部层的晶圆，并且随后在顶部晶圆上堆叠用于存储器多维数据集50的下面的层的晶圆。分割晶圆堆叠件以形成多个存储器多维数据集50。在形成之后测试存储器多维数据集50以减少或防止已知坏的存储器多维数据集50的随后处理。
随后，存储器多维数据集50可以用于形成高带宽存储器(HBM)器件100(随后在图3D中示出)。具体地，如下面将更详细讨论的，存储器多维数据集50可以进一步堆叠在第二集成电路器件上以形成HBM器件。第二集成电路器件可以具有类似于上面参考图1讨论的集成电路器件10的结构，并且在实施例中可以是逻辑器件。随后，第二集成电路器件可以称为逻辑器件13。
在图2A中，提供载体衬底52，并且在载体衬底52上形成释放层54。载体衬底52可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底52可以是晶圆，从而使得可以在载体衬底52上同时形成多个存储器多维数据集50。
释放层54可以由基于聚合物的材料形成，其可以与载体衬底52一起从将形成在随后步骤中的上面的结构去除。在一些实施例中，释放层54是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层54可以是紫外(UV)胶，其在暴露于UV光时失去其粘合性。释放层54可以作为液体分配并且固化，可以是层压至载体衬底52上的层压膜，或者可以是类似物。释放层54的顶面可以齐平并且可以具有高度的平坦性。
在载体衬底52上堆叠晶圆56A。晶圆56A包括多个集成电路器件，诸如器件区域52A中的存储器器件11A。将在随后处理中分割存储器器件11A以包括在存储器多维数据集50中。存储器器件11A包括半导体衬底12A、互连结构14A、导电通孔16A和介电层24A，但是在处理的该步骤中不包括介电层24A中的管芯连接件。晶圆56A面朝下堆叠在载体衬底52上，使得介电层24A的主表面面向/接触载体衬底52。如下面将更详细讨论的，存储器多维数据集50在分割之后附接至另一集成电路器件。可回流连接件用于将存储器多维数据集50附接至其它集成电路器件。在一些实施例中，可以在介电层24A中形成管芯连接件(见下面，图2E)。管芯连接件在晶圆堆叠完成之后形成，以防止在晶圆堆叠期间损坏管芯连接件。
在图2B中，减薄晶圆56A。减薄可以通过CMP工艺、研磨工艺、回蚀工艺等或它们的组合进行，并且在半导体衬底12A的非有源表面上实施。减薄暴露导电通孔16A。在减薄之后，导电通孔16A的表面和半导体衬底12A的非有源表面共面(在工艺变化内)。因此，导电通孔16A在存储器器件11A的背侧处暴露。
在图2C中，在载体衬底52上方堆叠晶圆56B。特别地，晶圆56B的前侧附接至晶圆56A的背侧。晶圆56B包括多个集成电路器件，诸如器件区域52A中的存储器器件11B。将在随后处理中分割存储器器件11B以包括在存储器多维数据集50中。存储器器件11B包括半导体衬底12B、互连结构14B、导电通孔16B、管芯连接件22B和介电层24B。
晶圆56A和晶圆56B背对面接合，例如，通过混合接合以背对面的方式直接接合，从而使得晶圆56A的背侧接合至晶圆56B的前侧。具体地，在晶圆56A和晶圆56B之间形成电介质至电介质接合和金属至金属接合。在所示实施例中，在晶圆56A的背侧处形成用于混合接合的介电层58和管芯连接件60。
介电层58形成在晶圆56A的背侧处，诸如在半导体衬底12A上。介电层58与存储器器件11A的侧壁横向共末端(在工艺变化内)。介电层58可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层58可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。在一些实施例中(下面更详细讨论)，在形成介电层58之前使半导体衬底12A凹进，使得介电层58围绕导电通孔16A。
管芯连接件60形成在晶圆56A的背侧处，并且与导电通孔16A物理接触。管芯连接件60可以是制成外部连接的导电柱、焊盘等。管芯连接件60可以由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。管芯连接件60通过导电通孔16A电连接至存储器器件11A的集成电路。在形成之后，使用例如CMP工艺、回蚀工艺等或它们的组合平坦化介电层58和管芯连接件60。在平坦化之后，管芯连接件60和介电层58的顶面共面(在工艺变化内)并且在晶圆56A的背侧处暴露。
介电层58通过电介质至电介质接合而接合至介电层24B，而不使用任何粘合材料(例如，管芯附接膜)，并且管芯连接件60通过金属至金属接合而接合至管芯连接件22B，而不使用任何共晶材料(例如，焊料)。接合可以包括预接合和退火。在预接合期间，施加小的压力以将晶圆56B压靠在晶圆56A上。预接合在低温下实施，诸如室温，诸如在15℃至30℃范围内的温度，并且在预接合之后，介电层24B和介电层58彼此接合。然后在随后的退火步骤中提高接合强度，其中介电层24B和介电层58在高温下退火，诸如在140℃至500℃范围内的温度。在退火之后，形成接合介电层24B和介电层58的接合，诸如熔融接合。例如，接合可以是介电层58的材料和介电层24B的材料之间的共价接合。管芯连接件22B和管芯连接件60以一一对应的方式彼此连接。管芯连接件22B和管芯连接件60可以在预接合之后物理接触，或者可以在退火期间膨胀以开始物理接触。此外，在退火期间，管芯连接件22B和管芯连接件60的材料(例如，铜)混合，从而也形成金属至金属接合。因此，在晶圆56A和晶圆56B之间产生的接合是包括电介质至电介质接合和金属至金属接合的混合接合。
在另一实施例中，省略了管芯连接件60。介电层58通过电介质至电介质接合而接合至介电层24B，而不使用任何粘合材料(例如，管芯附接膜)，并且导电通孔16A通过金属至金属接合而接合至管芯连接件22B，而不使用任何共晶材料(例如，焊料)。
在又一实施例中，省略了介电层58和管芯连接件60。半导体衬底12A可以通过电介质至电介质接合而接合至介电层24B，而不使用任何粘合材料(例如，管芯附接膜)，并且导电通孔16A可以通过金属至金属接合而接合至管芯连接件22B，而不使用任何共晶材料(例如，焊料)。例如，可以在半导体衬底12A的非有源表面上形成可以用于电介质至电介质接合的诸如原生氧化物、热氧化物等的氧化物。
在图2D中，重复上面描述的步骤，使得晶圆56C、56D、56E、56F、56G、56H堆叠在载体衬底52上方。晶圆56C、56D、56E、56F、56G、56H每个包括多个集成电路器件，诸如，分别是器件区域52A中的存储器器件11C、11D、11E、11F、11G、11H。将在随后处理中分割存储器器件11C、11D、11E、11F、11G、11H以包括在存储器多维数据集50中。晶圆56C、56D、56E、56F、56G、56H的每个通过混合接合以背对面的方式分别直接接合至晶圆56B、56C、56D、56E、56F、56G。可以不减薄堆叠的最后晶圆，例如晶圆56H，从而使得晶圆56H的导电通孔16H保持电绝缘。
在图2E中，实施载体衬底剥离以将载体衬底52从晶圆堆叠件(例如晶圆56A)分离(或“剥离”)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层54上，使得释放层54在光的热量下分解并且可以去除载体衬底52。去除载体衬底52暴露了存储器多维数据集50的上部存储器器件(例如，存储器器件11A)的主表面。然后将晶圆堆叠件翻转并且放置在带上(未示出)。
然后，为存储器多维数据集50的顶部层形成管芯连接件22A，例如，在晶圆56A的前侧处。管芯连接件22A用于随后将存储器多维数据集连接至另一器件，诸如例如晶圆102(见下面，图3C)。管芯连接件22A可以由与如上面关于图2C描述的管芯连接件60类似的材料并且通过类似的方法形成。管芯连接件60通过导电通孔16A电连接至存储器器件11A的集成电路。在形成之后，使用例如CMP工艺、回蚀工艺等或它们的组合来平坦化介电层24A和管芯连接件22A。在平坦化之后，管芯连接件22A和介电层24A的顶面共面(在工艺变化内)并且在晶圆56A的前侧处暴露。
在图2F中，沿例如器件区域52A和相邻器件区域之间的划线区域实施分割工艺。分割可以通过锯切、激光切割等进行。可以在形成管芯连接件22A之前或之后实施分割工艺。分割将器件区域52A与相邻器件区域分隔开。所得的、分割的存储器多维数据集50来自器件区域52A。存储器多维数据集50的存储器器件在分割之后横向共末端(在工艺变化内)。
应该理解，存储器多维数据集50可以包括任何数量的层。在所示实施例中，存储器多维数据集50包括八层。在另一实施例中，存储器多维数据集50包括多于或少于八层，诸如两层、四层、十六层、三十二层等。
在完成存储器多维数据集50的形成之后(例如，在管芯连接件22A的形成和存储器多维数据集50的分割之后)，通过使用探针62测试所得的存储器多维数据集50。探针62物理和电连接至管芯连接件22A。管芯连接件22A用于测试存储器多维数据集50，从而使得仅已知良好的存储器多维数据集用于进一步处理。测试可以包括存储器器件11A、11B、11C、11D、11E、11F、11G、11H的功能性的测试，或者可以包括对基于存储器器件的设计可能预期的已知开路或短路的测试。在测试期间，可以以菊花链的方式测试存储器多维数据集50的所有存储器器件。
图3A至图3D是根据一些实施例的在用于形成HBM器件100的工艺期间的中间步骤的截面图。如下面将更详细讨论的，图3A至图3D示出了通过在第二集成电路器件(例如，逻辑器件13L，见图3A)上堆叠存储器多维数据集50来形成HBM器件100的工艺。第二集成电路器件是可以形成在晶圆102中的裸管芯。示出了在晶圆102的一个器件区域102A中形成HBM器件100，但是应该理解，晶圆102可以具有任何数量的器件区域，并且可以在每个器件区域中形成HBM器件100。
在图3A中，获得晶圆102。晶圆102包括在器件区域102A中的逻辑器件13L。将在随后处理中分割逻辑器件13L以包括在HBM器件100中。逻辑器件13L可以是用于存储器多维数据集50的存储器器件的接口器件、缓冲器件、控制器器件等。在一些实施例中，逻辑器件13L为HBM器件100提供输入/输出(I/O)接口。逻辑器件13L包括半导体衬底12L、互连结构14L、导电通孔16L、管芯连接件22L和介电层24L。
管芯连接件22L用于连接至其它器件，诸如可以实现HBM器件100的集成电路封装件中的器件。在一些实施例中，管芯连接件22L是适合于与可回流连接件一起使用的导电凸块，诸如微凸块，延伸穿过介电层24L。管芯连接件22L可以具有基本垂直的侧壁(在工艺变化内)。在所示实施例中，管芯连接件22L形成为穿过介电层24L以耦接互连结构14L的金属化图案。作为形成管芯连接件22L的实例，在介电层24L中形成开口，并且在介电层24L上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于管芯连接件22L。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、镍、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成管芯连接件22L。
在图3B中，减薄晶圆102。减薄可以通过CMP工艺、研磨工艺、回蚀工艺等或它们的组合进行，并且在半导体衬底12L的非有源表面上实施。减薄暴露导电通孔16L。在减薄之后，导电通孔16L的表面和半导体衬底12L的非有源表面共面(在工艺变化内)。因此，导电通孔16L在逻辑器件13L的背侧处暴露。
然后在晶圆102上方形成介电层104，例如，在逻辑器件13L的背侧处。介电层104可以由与关于图2C描述的介电层58类似的材料并且通过类似的方法形成。然后形成延伸穿过介电层104的管芯连接件106。管芯连接件106可以由与关于图2E描述的管芯连接件22A类似的材料并且通过类似的方法形成。例如，管芯连接件106可以是适合于与金属至金属接合一起使用而不使用任何共晶材料(例如，焊料)的导电柱、焊盘等。管芯连接件106物理连接至导电通孔16L，并且通过导电通孔16L电连接至逻辑器件13L的集成电路。
在图3C中，存储器多维数据集50附接至晶圆102，例如，附接至逻辑器件13L的背侧。晶圆102和存储器多维数据集50背对面接合，例如，通过混合接合以背对面的方式直接接合，从而使得晶圆102的背侧接合至存储器多维数据集50的前侧。具体地，在晶圆102的介电层104和存储器多维数据集50的介电层24A之间形成电介质至电介质接合，并且在晶圆102的管芯连接件106和存储器多维数据集50的管芯连接件22A之间形成金属至金属接合。晶圆102和存储器多维数据集50的混合接合可以使用与上面关于图2C的晶圆56A和晶圆56B的混合接合描述的类似的方法来实施。
在图3D中，在各个组件上和周围形成密封剂112。在形成之后，密封剂112密封存储器多维数据集50并且接触介电层104的顶面和存储器多维数据集50的每个存储器器件。密封剂112可以是模塑料、环氧树脂等。密封剂112可以通过压缩模制、传递模制等来施加，并且可以形成在晶圆102上方，从而掩埋或覆盖存储器多维数据集50。密封剂112可以以液体或半液体形式施加并且随后固化。可选地对密封剂112实施平坦化工艺以暴露存储器多维数据集50。在平坦化工艺之后，存储器多维数据集50和密封剂112的顶面共面(在工艺变化内)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化，例如，如果存储器多维数据集50已经暴露。
然后沿例如器件区域102A周围的划线区域实施分割工艺。分割可以通过锯切、激光切割等进行。分割工艺将器件区域102A(包括逻辑器件13L)与相邻器件区分隔开以形成包括逻辑器件13L的HBM器件100。分割的逻辑器件13L具有比存储器多维数据集50的每个存储器器件大的宽度。在分割之后，逻辑器件13L和密封剂112横向共末端(在工艺变化内)。
在管芯连接件22L上形成导电连接件114。导电连接件114可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件114可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件114通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件114包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。导电连接件114可以在分割工艺之前或之后形成。导电连接件114将用于外部连接(下面进一步讨论)。
图4A至图4I是根据一些实施例的在用于形成集成电路封装件1000的工艺期间的中间步骤的截面图。图4A至图4D示出了底部晶圆250A的形成的截面图。图4E至图4G示出了堆叠件200的形成中的中间步骤的截面图。图4E示出了根据实施例的底部晶圆250A至顶部管芯250B的接合。每个底部晶圆250A可以包括逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、接口管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合(例如，片上系统(SoC)管芯)。底部晶圆250A可以包括在随后步骤中分割以形成多个管芯区域的不同管芯区域。
在图4A中，示出了半导体衬底252和半导体衬底252上方的互连结构254。半导体衬底252可以是硅衬底(掺杂或未掺杂的)或绝缘体上半导体(SOI)衬底的有源层。半导体衬底252可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化铟镓；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底252具有有源表面253(例如，图4A中面朝上的表面)和非有源表面(例如，图4A中面朝下的表面)。有源表面253也可以称为有源器件层253。器件位于半导体衬底252的有源表面253处。器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。非有源表面可以没有器件。
互连结构254位于半导体衬底252的有源表面253上方，并且用于电连接半导体衬底252的器件以形成集成电路。互连结构254可以包括一个或多个介电层和介电层中的相应金属化层。用于介电层的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。也可以使用其它介电材料，诸如聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等。金属化层可以包括导电通孔和/或导线以互连半导体衬底252的器件。金属化层可以由导电材料形成，诸如金属，诸如铜、钴、铝、金、它们的组合等。互连结构254可以通过镶嵌工艺形成，诸如单重镶嵌工艺、双重镶嵌工艺等。
在一些实施例中，可以在互连结构254中形成制成至互连结构254和有源层253的器件的外部连接的接触焊盘251。接触焊盘251设置在有源表面253上方。接触焊盘251可以包括铜、铝(例如，28K铝)或另一导电材料。接触焊盘251可能未在随后的图中明确示出。
在图4B中，支撑衬底255接合至半导体衬底252的非有源表面。支撑衬底255可以包括块状衬底或晶圆，并且可以由诸如硅、陶瓷、导热玻璃、诸如铜或铁的金属等的材料形成。支撑衬底255可以没有任何有源器件或无源器件。在实施例中，支撑衬底255可以包括支撑衬底255的顶面上的金属化层。在一些实施例中，支撑衬底由在CMP期间产生低残留量的材料形成，诸如硅。
支撑衬底255使用诸如熔融接合等的合适的技术接合至半导体衬底252的非有源表面。例如，在各个实施例中，支撑衬底255可以分别使用支撑衬底255和半导体衬底252的表面上的接合层227a/b接合至半导体衬底252。在一些实施例中，接合层227a/b可以每个包括分别通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)等的沉积工艺形成在支撑衬底255和半导体衬底252的表面上的氧化硅。在其它实施例中，接合层227a/b可以分别通过支撑衬底255和半导体衬底252上的硅表面的热氧化形成。
在接合之前，接合层227a/b中的至少一个可以经受表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中实施。在等离子体处理之后，表面处理可以进一步包括可以施加至一个或两个接合层227a/b的清洁工艺(例如，利用去离子水漂洗等)。然后支撑衬底255与半导体衬底252对准并且两者彼此压靠以开始支撑衬底255至半导体衬底252的预接合。预接合可以在室温下(在约21度和约25度之间)实施。例如，接合时间可以短于约1分钟。在预接合之后，半导体衬底252和支撑衬底255彼此接合。接合工艺可以通过随后的退火步骤来加强。例如，这可以通过将半导体衬底252和支撑衬底255加热至140℃至500℃范围内的温度来完成。接合层227a/b可能未在随后的图中示出。
图4C示出了在支撑衬底255和半导体衬底252如先前在图4B中所示接合之后施加至支撑衬底255的减薄工艺。减薄工艺可以包括研磨或CMP工艺或对支撑衬底255的表面实施的其它可接受的工艺，以减小支撑衬底255的厚度。在减薄工艺之后，支撑衬底255可以具有第一衬底高度S1。
在图4D中，示出了可以位于底部晶圆250A的互连结构254中和/或上的导电连接件256。例如，导电连接件256可以是互连结构254的上金属化层的一部分。导电连接件256可以由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件256可以是制成外部连接的导电柱、焊盘等。
介电层258位于互连结构254中和/或上。例如，介电层258可以是互连结构254的上介电层。介电层258横向密封导电连接件256。介电层258可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层258可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。最初，介电层258可以掩埋导电连接件256，从而使得介电层258的顶面位于导电连接件256的顶面之上。导电连接件256可以通过去除工艺通过介电层258暴露，该去除工艺可以施加至各个层以去除导电连接件256上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件256和介电层258的顶面共面(在工艺变化内)。在实施例中，介电层258的顶面和半导体衬底252的底面之间的第一高度H1小于或等于780μm。
在图4E中，顶部管芯250B接合至底部晶圆250A以形成集成芯片上系统(SoIC)器件。应该理解，实施例可以应用于其它三维集成电路(3DIC)封装件。顶部管芯250B可以形成在晶圆中，该晶圆可以包括然后分割以形成多个顶部管芯250B的不同管芯区域。顶部管芯250B包括半导体衬底252、互连结构254，并且可以包括有源表面253，其类似于针对图4A描述的那些。此外，顶部管芯250B可以包括导电连接件259以及可以位于顶部管芯250B的互连结构254中和/或上的介电层260。导电连接件259可以使用与导电连接件256相同的工艺和相同的材料形成。介电层260可以使用与介电层258相同的工艺和相同的材料形成。
在一些实施例中，顶部管芯250B是逻辑管芯，并且底部晶圆250A用作接口以将逻辑管芯桥接至存储器器件(例如，图4I中所示的HBM器件100的存储器器件11)，并且在逻辑管芯和存储器器件之间转换命令。在一些实施例中，顶部管芯250B和底部晶圆250A接合，从而使得有源表面253面向彼此(例如，“面对面”接合)。可以通过顶部管芯250B形成导电通孔262以允许制成至堆叠件200的外部连接(随后在图4G中示出)。导电通孔262可以是衬底通孔(TSV)，诸如硅通孔等。导电通孔262延伸通过顶部管芯250B的半导体衬底252，以物理和电连接至互连结构254的金属化层。
底部晶圆250A例如使用混合接合工艺接合至顶部管芯250B，该混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。混合接合工艺通过熔融接合将底部晶圆250A的介电层258直接接合至顶部管芯250B的介电层260。在实施例中，介电层258和介电层260之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合而直接接合底部晶圆250A的导电连接件256和顶部管芯250B的导电连接件259。因此，底部晶圆250A和顶部管芯250B电连接。
在图4F中，在底部晶圆250A和顶部管芯250B上方形成绝缘材料264。绝缘材料264围绕顶部管芯250B并且可以包括通过CVD或PECVD工艺形成的诸如氧化硅等的介电材料。然后可以实施诸如CMP等的平坦化步骤以使绝缘材料264的顶面与顶部管芯250B的顶面齐平。平坦化步骤可以进一步暴露顶部管芯250B的导电通孔262。
图4G示出了在堆叠件200上方形成接触焊盘268和介电层266。介电层266可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层266可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。接触焊盘268可以用于连接至其它器件。在一些实施例中，接触焊盘是适合于与可回流连接件一起使用的导电凸块，诸如微凸块，延伸穿过介电层266。在所示实施例中，接触焊盘268形成为穿过介电层266。作为形成接触焊盘268的实例，在介电层266中形成开口，并且在介电层266上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于接触焊盘268。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、镍、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。
光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成接触焊盘268。在实施例中，介电层266的顶面和介电层260的底面之间的第二高度H2可以在15μm至30μm范围内。
在形成接触焊盘268之后，在接触焊盘268上形成导电连接件270。导电连接件270可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件270可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，导电连接件270通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件270包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
由于包括接合至底部晶圆250A(例如，以形成逻辑器件)的顶部管芯250B以及HBM器件100的集成电路封装件1000的形成，可以实现优势。集成电路封装件1000还包括位于顶部管芯250B和底部晶圆250A上方的支撑衬底255。顶部管芯250B、底部晶圆250A和支撑衬底255的总厚度等于或大于HBM器件100的厚度。这些优势包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底255和HBM器件100的顶面)以帮助提高集成电路封装件1000中的散热效率的更平坦的表面。支撑衬底255也用作散热器并且散发来自堆叠件200的热量。此外，所使用的支撑衬底255可以是任何厚度以适应可以具有不同厚度的不同类型的存储器器件。
在图4H中，堆叠件200和HBM器件100分别使用导电连接件270和导电连接件114接合至结构310。结构310可以包括再分布结构。结构310包括介电层312和介电层312之间的金属化层314(有时称为再分布层或再分布线)。例如，结构310可以包括通过相应介电层312彼此分隔开的多个金属化层314。结构310的金属化层314分别通过导电连接件114和导电连接件270连接至HBM器件100的存储器器件11以及堆叠件200的顶部管芯250B和底部晶圆250A。导电连接件270和导电连接件114可以通过使用倒装芯片接合工艺回流导电连接件270和导电连接件114而接合至结构310的再分布线370。
在一些实施例中，介电层312由聚合物形成，该聚合物可以是诸如PBO、聚酰亚胺、基于BCB的聚合物等的感光材料，并且可以使用光刻掩模图案化。在其它实施例中，介电层312由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物；等形成。介电层312可以通过旋涂、层压、CVD等或它们的组合形成。金属化层314每个包括导电通孔和/或导线。导电通孔延伸通过介电层312，并且导线沿介电层312延伸。导电通孔和导线可以包括可以通过镀(诸如电镀或化学镀等)形成的导电材料。导电材料可以包括金属或金属合金，诸如铜、钛、钨、铝等或它们的组合。
在结构310上形成导电连接件382。导电连接件382可以连接至结构310的金属化层314。例如，导电连接件382可以形成在结构310的凸块下金属(UBM)316上。导电连接件382可以包括焊球和/或凸块，诸如可控塌陷芯片连接(C4)凸块等。导电连接件382可以由可回流的导电材料形成，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件382通过诸如蒸发、电镀、印刷、焊料转移、球放置等方法最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流以将导电连接件382成形为期望的凸块形状。
根据可选实施例，结构310可以包括中介层和中介层上的再分布结构。堆叠件200和HBM器件100可以分别使用导电连接件270和导电连接件114接合至再分布结构的最顶部再分布线。以这种方式，堆叠件100的底部晶圆250A和顶部管芯250B以及HBM器件100的存储器器件11可以通过导电连接件270、导电连接件114和再分布结构电连接至中介层的导电通孔。
在图4I中，然后在各个组件上和周围形成密封剂272。在形成之后，密封剂272密封堆叠件200和HBM器件100。密封剂272也围绕导电连接件270和导电连接件114。密封剂272可以是模塑料、环氧树脂等。密封剂272可以通过压缩模制、传递模制等施加，并且可以形成为使得堆叠件100和HBM器件100被掩埋或覆盖。密封剂272可以以液体或半液体形式施加并且随后固化。然后可以对密封剂272实施平坦化工艺以暴露HBM器件100的顶面和支撑衬底255的顶面。在平坦化工艺之后，HBM器件100、支撑衬底255和密封剂272的顶面共面(在工艺变化内)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在实施例中，HBM器件100的第三高度H3可以大于900μm。在实施例中，第一高度H1、第二高度H2和第一衬底高度S1之和等于或大于第三高度H3。在实施例中，支撑衬底255的顶面位于与HBM器件100的顶面相同的水平处。在实施例中，支撑衬底255的顶面高于HBM器件100的顶面。支撑衬底255用作散热器并且散发来自堆叠件200的热量。因为支撑衬底255的暴露的顶面，所以更大的热量可以通过支撑衬底255散发并且堆叠件200的可靠性提高。
根据可选实施例，在形成密封剂272之前，可以在结构310和HBM器件100以及堆叠件200之间形成底部填充物。底部填充物可以围绕导电连接件270和导电连接件114，并且可以减小应力并且保护由导电连接件270和导电连接件114的回流产生的接头。底部填充物316可以在HBM器件100和堆叠件100附接之后通过毛细流动工艺形成，或者可以在HBM器件100和堆叠件100附接之前通过合适的沉积方法形成。底部填充物的材料可以是液态环氧树脂、可变形凝胶、硅橡胶等或它们的组合。但是，任何合适的材料可以用于底部填充物。
仍然参考图4I，然后使用导电连接件382将集成电路封装件1000安装在封装衬底386上。封装衬底386包括衬底芯384和衬底芯384上方的接合焊盘388。衬底芯384可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用复合材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化锗硅、磷砷化镓、磷化镓铟、这些的组合等。此外，衬底芯384可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合。在一个可选实施例中，衬底芯384基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例性芯材料是玻璃纤维树脂，诸如FR4。芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或者可选地，其它PCB材料或膜。诸如ABF或其它层压材料的积聚膜可以用于衬底芯384。
衬底芯384可以包括有源器件和无源器件(未示出)。诸如晶体管、电容器、电阻器、这些的组合等的各种各样的器件可以用于生成器件堆叠件的设计的结构和功能要求。器件可以使用任何合适的方法形成。
衬底芯384也可以包括金属化层和通孔(未示出)，接合焊盘388物理和/或电耦接至金属化层和通孔。金属化层可以形成在有源器件和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成(其中，通孔互连导电材料层)，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，衬底芯384基本没有有源器件和无源器件。
在一些实施例中，回流导电连接件382以将导电连接件382附接至接合焊盘488。导电连接件382将封装衬底386(包括衬底芯384中的金属化层)电和/或物理耦接至集成电路封装件1000。在一些实施例中，在衬底芯384上形成阻焊剂。导电连接件382可以设置在阻焊剂中的开口中以电和机械耦接至接合焊盘388。阻焊剂可以用于保护衬底芯384的区域免受外部损坏。
在一些实施例中，可以在集成电路封装件1000和封装衬底386之间形成围绕导电连接件382的底部填充物，以减少应力并且保护由导电连接件382的回流产生的接头。底部填充物可以在集成电路封装件1000附接之后通过毛细流工艺形成，或者可以在集成电路封装件1000附接之前通过合适的沉积方法形成。导电连接件382在其上形成有环氧树脂焊剂(未示出)，然后回流在集成电路封装件1000附接至封装衬底386之后剩余环氧树脂焊剂的至少一些环氧树脂部分。该剩余环氧树脂部分可以用作底部填充物。
包括HBM器件100和堆叠件100的集成电路封装件1000是三维集成电路(3DIC)封装件的实例。本文描述的实施例可以应用于但不限于包括晶圆上芯片(CoW)封装件、衬底上晶圆上芯片(CoWoS)封装件、集成扇出(InFO)封装件等的实施例。
图5A示出了集成电路封装件2000的截面图，其中堆叠件400和HBM器件100示出为分别使用导电连接件270和导电连接件114接合并且电连接至结构310。图5B至图5H示出了根据可选实施例的堆叠件400的形成中的中间步骤的截面图。除非另有说明，集成电路封装件2000中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的集成电路封装件1000中的通过相同工艺形成的相同组件，并且除非另有说明，堆叠件400中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的堆叠件200中的通过相同工艺形成的相同组件。相应地，工艺步骤和适用材料在此不再重复。
在图5B中，示出了半导体衬底252和半导体衬底252上方的互连结构254，类似于先前在图4A中示出的那些。在图5C中，支撑衬底255接合至半导体衬底252的非有源表面。支撑衬底255可以包括块状衬底或晶圆，并且可以由诸如硅、陶瓷、导热玻璃、诸如铜或铁的金属等的材料形成。支撑衬底255可以没有任何有源器件或无源器件。在实施例中，支撑衬底255可以包括支撑衬底255的顶面上的金属化层。在一些实施例中，支撑衬底由在CMP期间产生低残留量的材料形成，诸如硅。
支撑衬底255使用诸如混合接合等的合适的技术接合至半导体衬底252的非有源表面。例如，在支撑衬底255上方形成介电层274并且在半导体衬底252上方形成介电层276。介电层274和介电层276可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层274和276可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。然后可以图案化介电层274和276并且在介电层274和276中形成开口。然后在介电层276中形成导电连接件280并且在介电层274中形成导电连接件278。导电连接件270和280由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件278和280可以包括制成外部连接的导电柱、焊盘等。导电连接件278可以通过去除工艺通过介电层274暴露，该去除工艺可以施加至各个层以去除导电连接件278上方的过量材料，并且导电连接件280可以通过去除工艺通过介电层276暴露，该去除工艺可以施加至各个层以去除导电连接件280上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件278和介电层274的顶面共面(在工艺变化内)，并且管芯连接件280和介电层276的顶面共面(在工艺变化内)。
然后，混合接合工艺通过熔融接合将支撑衬底255的介电层274直接接合至半导体衬底252的介电层276。在实施例中，介电层274和介电层276之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合而直接接合支撑衬底255的导电连接件278和半导体衬底252的导电连接件280。混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。
图5D示出了在支撑衬底255和半导体衬底252如先前在图5C中所示接合之后施加至支撑衬底255的减薄工艺。减薄工艺可以包括研磨或CMP工艺或在支撑衬底255的表面上实施的其它可接受的工艺，以减小支撑衬底255的厚度。在减薄工艺之后，支撑衬底255的顶面和介电层274的底面之间的高度可以是第二衬底高度S2。
在图5E中，在互连结构254中和/或上形成导电连接件256以形成底部晶圆450A。例如，导电连接件256可以是互连结构254的上金属化层的一部分。导电连接件256可以由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件256可以是制成外部连接的导电柱、焊盘等。
介电层258位于互连结构254中和/或上。例如，介电层258可以是互连结构254的上介电层。介电层258横向密封导电连接件256。介电层258可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层258可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。最初，介电层258可以掩埋导电连接件256，从而使得介电层258的顶面位于导电连接件256的顶面之上。导电连接件256可以通过去除工艺通过介电层258暴露，该去除工艺可以施加至各个层以去除导电连接件256上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件256和介电层258的顶面共面(在工艺变化内)。在实施例中，介电层258的顶面和介电层276的底面之间的第四高度H4可以小于或等于780μm。
在图5F中，顶部管芯450B接合至底部晶圆450A以形成集成芯片上系统(SoIC)器件。应该理解，实施例可以应用于其它三维集成电路(3DIC)封装件。顶部管芯450B可以形成在晶圆中，该晶圆可以包括然后分割以形成多个顶部管芯450B的不同管芯区域。顶部管芯450B包括半导体衬底252、互连结构254，并且可以包括有源表面253，其类似于针对图4A描述的那些。此外，顶部管芯450B可以包括导电连接件259以及可以位于顶部管芯450B的互连结构254中和/或上的介电层260。导电连接件259可以使用与导电连接件256相同的工艺和相同的材料形成。介电层260可以使用与介电层258相同的工艺和相同的材料形成。
在一些实施例中，顶部管芯450B是逻辑管芯，并且底部晶圆450A用作接口以将逻辑管芯桥接至存储器器件(例如，图5A中所示的HBM器件100的存储器器件11)，并且在逻辑管芯和存储器器件之间转换命令。在一些实施例中，顶部管芯450B和底部晶圆450A接合，从而使得有源表面253面向彼此(例如，“面对面”接合)。可以通过顶部管芯450B形成导电通孔262以允许制成至堆叠件400的外部连接(随后在图5H中示出)。导电通孔262可以是衬底通孔(TSV)，诸如硅通孔等。导电通孔262延伸通过顶部管芯450B的半导体衬底252，以物理和电连接至互连结构254的金属化层。
底部晶圆450A例如使用混合接合工艺接合至顶部管芯450B，该混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。混合接合工艺通过熔融接合将底部晶圆450A的介电层258直接接合至顶部管芯450B的介电层260。在实施例中，介电层258和介电层260之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合而直接接合底部晶圆450A的导电连接件256和顶部管芯450B的导电连接件259。因此，底部晶圆450A和顶部管芯450B电连接。
在图5G中，在底部晶圆450A和顶部管芯450B上方形成绝缘材料264。绝缘材料264围绕顶部管芯450B并且可以包括通过CVD或PECVD工艺形成的诸如氧化硅等的介电材料。然后可以实施诸如CMP等的平坦化步骤以使绝缘材料264的顶面与顶部管芯450B的顶面齐平。平坦化步骤可以进一步暴露顶部管芯450B的导电通孔262。
图5H示出了在堆叠件400上方形成接触焊盘268和介电层266。介电层266可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层266可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。接触焊盘268可以用于连接至其它器件。在一些实施例中，接触焊盘是适合于与可回流连接件一起使用的导电凸块，诸如微凸块，延伸穿过介电层266。在所示实施例中，接触焊盘268形成为穿过介电层266。作为形成接触焊盘268的实例，在介电层266中形成开口，并且在介电层266上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于接触焊盘268。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、镍、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。
光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成接触焊盘268。在实施例中，介电层266的顶面和介电层260的底面之间的第五高度H5可以在15μm至30μm范围内。在实施例中，第四高度H4、第五高度H5和第二衬底高度S2之和等于或大于第三高度H3。在实施例中，支撑衬底255的顶面位于与HBM器件100的顶面相同的水平处。在实施例中，支撑衬底255的顶面高于HBM器件100的顶面。
在形成接触焊盘268之后，在接触焊盘268上形成导电连接件270。导电连接件270可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件270可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，导电连接件270通过蒸发、电镀、印刷、焊料转移、球放置等最初形成焊料层来形成。一旦在结构上已经形成焊料层，可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件270包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
由于包括接合至底部晶圆450A(例如，以形成逻辑器件)的顶部管芯450B以及HBM器件100的集成电路封装件2000的形成，可以实现优势。集成电路封装件2000还包括位于顶部管芯450B和底部晶圆450A上方的支撑衬底255。顶部管芯450B、底部晶圆450A和支撑衬底255的总厚度等于或大于HBM器件100的厚度。这些优势包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底255和HBM器件100的顶面)以帮助提高集成电路封装件2000中的散热效率的更平坦的表面。支撑衬底255也用作散热器并且散发来自堆叠件的热量。因为支撑衬底255的暴露的顶面，所以更大的热量可以通过支撑衬底255散发并且堆叠件400的可靠性提高。此外，所使用的支撑衬底255可以是任何厚度以适应可以具有不同厚度的不同类型的存储器器件。
图6A示出了集成电路封装件3000的截面图，其中堆叠件500和HBM器件100示出为分别使用导电连接件270和导电连接件114接合并且电连接至结构310。图6B至图6G示出了根据可选实施例的堆叠件500的形成中的中间步骤的截面图。除非另有说明，集成电路封装件3000中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的集成电路封装件1000中的通过相同工艺形成的相同组件，并且除非另有说明，堆叠件500中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的堆叠件200中的通过相同工艺形成的相同组件。相应地，工艺步骤和适用材料在此不再重复。
图6B示出了底部晶圆550A的截面图。每个底部晶圆550A可以包括逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、接口管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合(例如，片上系统(SoC)管芯)。底部晶圆550A可以包括在随后步骤中分割以形成多个管芯区域的不同管芯区域。
在图6B中，示出了半导体衬底252和半导体衬底252上方的互连结构254。半导体衬底252可以是硅衬底(掺杂或未掺杂的)或绝缘体上半导体(SOI)衬底的有源层。半导体衬底252可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化铟镓；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底252具有有源表面253(例如，图6B中面朝上的表面)和非有源表面(例如，图6B中面朝下的表面)。有源表面253也可以称为有源器件层253。器件位于半导体衬底252的有源表面253处。器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。非有源表面可以没有器件。
互连结构254位于半导体衬底252的有源表面253上方，并且用于电连接半导体衬底252的器件以形成集成电路。互连结构254可以包括一个或多个介电层和介电层中的相应金属化层。用于介电层的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。也可以使用其它介电材料，诸如聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等。金属化层可以包括导电通孔和/或导线以互连半导体衬底252的器件。金属化层可以由导电材料形成，诸如金属，诸如铜、钴、铝、金、它们的组合等。互连结构254可以通过镶嵌工艺形成，诸如单重镶嵌工艺、双重镶嵌工艺等。
在一些实施例中，可以在互连结构254中形成制成至互连结构254和有源层253的器件的外部连接的接触焊盘251。接触焊盘251设置在有源表面253上方。接触焊盘251可以包括铜、铝(例如，28K铝)或另一导电材料。接触焊盘251可能未在随后的图中明确示出。
可以通过底部晶圆550A形成导电通孔262以允许制成至堆叠件500的外部连接(随后在图6G中示出)。导电通孔262可以是衬底通孔(TSV)，诸如硅通孔等。导电通孔262延伸通过顶部管芯550A的半导体衬底252，以物理和电连接至互连结构254的金属化层。
仍然参考图6B，示出了导电连接件259，其可以位于底部晶圆550A的互连结构254中和/或上。例如，导电连接件259可以是互连结构254的上金属化层的一部分。导电连接件259可以由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件259可以是制成外部连接的导电柱、焊盘等。
介电层260位于互连结构254中和/或上。例如，介电层260可以是互连结构254的上介电层。介电层260横向密封导电连接件259。介电层260可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层260可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。最初，介电层260可以掩埋导电连接件259，从而使得介电层260的顶面位于导电连接件259的顶面之上。导电连接件259可以通过去除工艺通过介电层260暴露，该去除工艺可以施加至各个层以去除导电连接件259上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件259和介电层260的顶面共面(在工艺变化内)。
在图6C中，顶部管芯550B接合至底部晶圆550A以形成集成芯片上系统(SoIC)器件。应该理解，实施例可以应用于其它三维集成电路(3DIC)封装件。顶部管芯550B可以形成在晶圆中，该晶圆可以包括然后分割以形成多个顶部管芯550B的不同管芯区域。顶部管芯550B包括半导体衬底252、互连结构254，并且可以包括有源表面253，其类似于针对图6B描述的那些。此外，顶部管芯550B可以包括导电连接件256以及可以位于顶部管芯550B的互连结构254中和/或上的介电层258。导电连接件256可以使用与导电连接件259(先前在图6B中描述的)相同的工艺和相同的材料形成。介电层258可以使用与介电层260(先前在图6B中描述的)相同的工艺和相同的材料形成。在实施例中，顶部管芯550B具有可以小于或等于780μm的第六高度H6。
在一些实施例中，顶部管芯550B是逻辑管芯，并且底部晶圆550A用作接口以将逻辑管芯桥接至存储器器件(例如，图6A中所示的HBM器件100的存储器器件11)，并且在逻辑管芯和存储器器件之间转换命令。在一些实施例中，顶部管芯550B和底部晶圆550A接合，从而使得有源表面253面向彼此(例如，“面对面”接合)。
底部晶圆550A例如使用混合接合工艺接合至顶部管芯550B，该混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。混合接合工艺通过熔融接合将底部晶圆550A的介电层260直接接合至顶部管芯550B的介电层258。在实施例中，介电层260和介电层258之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合而直接接合底部晶圆550A的导电连接件259和顶部管芯550B的导电连接件256。因此，底部晶圆550A和顶部管芯550B电连接。
在图6D中，在底部晶圆550A和顶部管芯550B上方形成绝缘材料222。绝缘材料222围绕顶部管芯550B并且可以包括通过CVD或PECVD工艺形成的诸如氧化硅等的介电材料。然后可以实施诸如CMP等的平坦化步骤以使绝缘材料222的顶面与顶部管芯550B的顶面齐平。
在图6E中，支撑衬底255接合至绝缘材料222的顶面和顶部管芯550B的半导体衬底252的非有源表面。支撑衬底255可以包括块状衬底或晶圆，并且可以由诸如硅、陶瓷、导热玻璃、诸如铜或铁的金属等的材料形成。支撑衬底255可以没有任何有源器件或无源器件。在实施例中，支撑衬底255可以包括支撑衬底255的顶面上的金属化层。在一些实施例中，支撑衬底由在CMP期间产生低残留量的材料形成，诸如硅。在实施例中，支撑衬底255的高度可以是第三衬底高度S3。
支撑衬底255使用诸如熔融接合等的合适的技术接合至绝缘材料222的顶面和顶部管芯550B的半导体衬底252的非有源表面。例如，在各个实施例中，支撑衬底255可以使用支撑衬底255的表面上的接合层227a和半导体衬底252的表面上的接合层227b以及绝缘材料222接合至半导体衬底252和绝缘材料222。在一些实施例中，接合层227a/b可以每个包括通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)等的沉积工艺形成在半导体衬底252、绝缘材料222和支撑衬底255的表面上的氧化硅。在其它实施例中，可以分别通过半导体衬底252和支撑衬底255上的硅表面的热氧化形成接合层227b的位于半导体衬底252上的部分以及支撑衬底255上的接合层227a。
在接合之前，接合层227a/b中的至少一个可以经受表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中实施。在等离子体处理之后，表面处理可以进一步包括可以施加接合层227a/b中的至少一个的清洁工艺(例如，利用去离子水漂洗等)。然后支撑衬底255与半导体衬底252和绝缘材料222对准并且彼此压靠以开始支撑衬底255至半导体衬底252和绝缘材料222的预接合。预接合可以在室温下(在约21度和约25度之间)实施。例如，接合时间可以短于约1分钟。在预接合之后，半导体衬底252和绝缘材料222接合至支撑衬底255。接合工艺可以通过随后的退火步骤来加强。例如，这可以通过将半导体衬底252、绝缘材料222和支撑衬底255加热至140℃至500℃范围内的温度来完成。接合层227a/b可能未在随后的图中示出。
在图6F中，然后可以实施诸如CMP等的平坦化步骤以暴露底部晶圆550A的导电通孔262。在平坦化步骤之后，底部晶圆550A的半导体衬底252的顶面与导电通孔262的顶面齐平。
图6G示出了在堆叠件500上方形成接触焊盘268和介电层266。介电层266可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层266可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。接触焊盘268可以用于连接至其它器件。在一些实施例中，接触焊盘是适合于与可回流连接件一起使用的导电凸块，诸如微凸块，延伸穿过介电层266。在所示实施例中，接触焊盘268形成为穿过介电层266。作为形成接触焊盘268的实例，在介电层266中形成开口，并且在介电层266上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于接触焊盘268。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、镍、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。
光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成接触焊盘268。在实施例中，介电层260的底面和介电层266的顶面之间的第七高度H7可以在15μm至30μm范围内。在实施例中，第六高度H6、第七高度H7和第三衬底高度S3之和等于或大于第三高度H3。在实施例中，支撑衬底255的顶面位于与HBM器件100的顶面相同的水平处。在实施例中，支撑衬底255的顶面高于HBM器件100的顶面。
由于包括接合至底部晶圆550A(例如，以形成逻辑器件)的顶部管芯550B以及HBM器件100的集成电路封装件3000的形成，可以实现优势。集成电路封装件3000还包括位于顶部管芯550B和底部晶圆550A上方的支撑衬底255。顶部管芯550B、底部晶圆550A和支撑衬底255的总厚度等于或大于HBM器件100的厚度。这些优势包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底255和HBM器件100的顶面)以帮助提高集成电路封装件3000中的散热效率的更平坦的表面。支撑衬底255也用作散热器并且散发来自堆叠件500的热量。因为支撑衬底255的暴露的顶面，所以更大的热量可以通过支撑衬底255散发并且堆叠件500的可靠性提高。此外，所使用的支撑衬底255可以是任何厚度以适应可以具有不同厚度的不同类型的存储器器件。
图7A示出了集成电路封装件4000的截面图，其中堆叠件600和HBM器件100示出为分别使用导电连接件270和导电连接件114接合并且电连接至结构310。图7B至图7G示出了根据可选实施例的堆叠件600的形成中的中间步骤的截面图。除非另有说明，集成电路封装件4000中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的集成电路封装件1000中的通过相同工艺形成的相同组件，并且除非另有说明，堆叠件600中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的堆叠件200中的通过相同工艺形成的相同组件。相应地，工艺步骤和适用材料在此不再重复。
图7B示出底部晶圆650A的截面图。底部晶圆650A可以包括在随后步骤中分割以形成多个管芯区域的不同管芯区域。先前在图6B中示出的底部晶圆650A和底部晶圆550A可以基本上相同，相同的参考标号表示相同的组件。相应地，工艺步骤和适用材料在此不再重复。
在图7C中，顶部管芯650B接合至底部晶圆650A以形成集成芯片上系统(SoIC)器件。应该理解，实施例可以应用于其它三维集成电路(3DIC)封装件。顶部管芯650B可以形成在晶圆中，该晶圆可以包括然后分割以形成多个顶部管芯650B的不同管芯区域。先前在图6B中示出的顶部管芯650B和顶部管芯550B可以基本上相同，相同的参考标号表示相同的组件。相应地，工艺步骤和适用材料在此不再重复。
在一些实施例中，顶部管芯650B是逻辑管芯，并且底部晶圆650A用作接口以将逻辑管芯桥接至存储器器件(例如，图7A中所示的HBM器件100的存储器器件11)，并且在逻辑管芯和存储器器件之间转换命令。在一些实施例中，顶部管芯650B和底部晶圆650A接合，从而使得有源表面253面向彼此(例如，“面对面”接合)。
底部晶圆650A例如使用混合接合工艺接合至顶部管芯650B，该混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。混合接合工艺通过熔融接合将底部晶圆650A的介电层260直接接合至顶部管芯650B的介电层258。在实施例中，介电层260和介电层258之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合而直接接合底部晶圆650A的导电连接件259和顶部管芯650B的导电连接件256。因此，底部晶圆650A和顶部管芯650B电连接。
在图7D中，在底部晶圆650A和顶部管芯650B上方形成绝缘材料222。绝缘材料222围绕顶部管芯650B并且可以包括通过CVD或PECVD工艺形成的诸如氧化硅等的介电材料。然后可以实施诸如CMP等的平坦化步骤以使绝缘材料222的顶面与顶部管芯650B的顶面齐平。
仍然参考图7D，在绝缘材料222和顶部管芯650B的顶面上方形成介电层276。介电层276可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层276可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。然后可以图案化介电层276并且在介电层276中形成开口。然后在介电层276中形成导电连接件280。导电连接件280由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件280可以包括制成外部连接的导电柱、焊盘等。导电连接件280可以通过去除工艺通过介电层276暴露，该去除工艺可以施加至各个层以去除导电连接件278上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件280和介电层276的顶面共面(在工艺变化内)。在实施例中，介电层276的顶面和介电层258的底面之间的第八高度H8可以等于或小于780μm。
在图7E中，支撑衬底255接合至绝缘材料222和顶部管芯650B的半导体衬底252的非有源表面。支撑衬底255可以包括块状衬底或晶圆，并且可以由诸如硅、陶瓷、导热玻璃、诸如铜或铁的金属等的材料形成。支撑衬底255可以没有任何有源器件或无源器件。在实施例中，支撑衬底255可以包括支撑衬底255的顶面上的金属化层。在一些实施例中，支撑衬底由在CMP期间产生低残留量的材料形成，诸如硅。
支撑衬底255使用诸如混合接合等的合适的技术接合至顶部管芯650B的半导体衬底252的非有源表面和绝缘材料222。例如，在支撑衬底255上方形成介电层274。介电层274可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层274可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。然后可以图案化介电层274并且在介电层274中形成开口。然后在介电层274中形成导电连接件278。导电连接件278由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件278可以包括制成外部连接的导电柱、焊盘等。导电连接件278可以通过去除工艺通过介电层274暴露，该去除工艺可以施加至各个层以去除导电连接件278上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件278和介电层274的顶面共面(在工艺变化内)。
然后，混合接合工艺通过熔融接合将支撑衬底255的介电层274直接接合至半导体衬底252的介电层276和绝缘材料222。在实施例中，介电层274和介电层276之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合将支撑衬底255的导电连接件278直接接合至半导体衬底252的导电连接件280和绝缘材料222。混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。在实施例中，支撑衬底255的顶面与介电层274的底面之间的高度可以是第四衬底高度S4。
在图7F中，然后可以实施诸如CMP等的平坦化步骤以暴露底部晶圆650A的导电通孔262。在平坦化步骤之后，底部晶圆650A的半导体衬底252的顶面与导电通孔262的顶面齐平。
图7G示出了在堆叠件600上方形成接触焊盘268和介电层266。介电层266可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层266可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。接触焊盘268可以用于连接至其它器件。在一些实施例中，接触焊盘是适合于与可回流连接件一起使用的导电凸块，诸如微凸块，延伸穿过介电层266。在所示实施例中，接触焊盘268形成为穿过介电层266。作为形成接触焊盘268的实例，在介电层266中形成开口，并且在介电层266上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于接触焊盘268。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、镍、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。
光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成接触焊盘268。在实施例中，介电层260的底面和介电层266的顶面之间的第九高度H9可以在15μm至30μm范围内。在实施例中，第八高度H8、第九高度H9和第四衬底高度S4之和等于或大于第三高度H3。在实施例中，支撑衬底255的顶面位于与HBM器件100的顶面相同的水平处。在实施例中，支撑衬底255的顶面高于HBM器件100的顶面。
由于包括接合至底部晶圆650A(例如，以形成逻辑器件)的顶部管芯650B以及HBM器件100的集成电路封装件4000的形成，可以实现优势。集成电路封装件4000还包括位于顶部管芯650B和底部晶圆650A上方的支撑衬底255。顶部管芯650B、底部晶圆650A和支撑衬底255的总厚度等于或大于HBM器件100的厚度。这些优势包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底255和HBM器件100的顶面)以帮助提高集成电路封装件4000中的散热效率的更平坦的表面。支撑衬底255也用作散热器并且散发来自堆叠件600的热量。因为支撑衬底255的暴露的顶面，所以更大的热量可以通过支撑衬底255散发并且堆叠件600的可靠性提高。此外，所使用的支撑衬底255可以是任何厚度以适应可以具有不同厚度的不同类型的存储器器件。
图8A示出了集成电路封装件5000的截面图，其中堆叠件700和HBM器件100示出为分别使用导电连接件270和导电连接件114接合并且电连接至结构310。图8B至图8F示出了根据可选实施例的堆叠件700的形成中的中间步骤的截面图。除非另有说明，集成电路封装件5000中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的集成电路封装件1000中的通过相同工艺形成的相同组件，并且除非另有说明，堆叠件700中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的堆叠件200中的通过相同工艺形成的相同组件。相应地，工艺步骤和适用材料在此不再重复。
图8B示出了底部晶圆750A的截面图。每个底部晶圆750A可以包括逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、接口管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合(例如，片上系统(SoC)管芯)。底部晶圆750A可以包括在随后步骤中分割以形成多个管芯区域的不同管芯区域。
在图8B中，示出了半导体衬底252和半导体衬底252上方的互连结构254。半导体衬底252可以是硅衬底(掺杂或未掺杂的)或绝缘体上半导体(SOI)衬底的有源层。半导体衬底252可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化铟镓；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。半导体衬底252具有有源表面253(例如，图8B中面朝上的表面)和非有源表面(例如，图8B中面朝下的表面)。有源表面253也可以称为有源器件层253。器件位于半导体衬底252的有源表面253处。器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。非有源表面可以没有器件。
互连结构254位于半导体衬底252的有源表面253上方，并且用于电连接半导体衬底252的器件以形成集成电路。互连结构254可以包括一个或多个介电层和介电层中的相应金属化层。用于介电层的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。也可以使用其它介电材料，诸如聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等。金属化层可以包括导电通孔和/或导线以互连半导体衬底252的器件。金属化层可以由导电材料形成，诸如金属，诸如铜、钴、铝、金、它们的组合等。互连结构254可以通过镶嵌工艺形成，诸如单重镶嵌工艺、双重镶嵌工艺等。
在一些实施例中，可以在互连结构254中形成制成至互连结构254和有源层253的器件的外部连接的接触焊盘251。接触焊盘251设置在有源表面253上方。接触焊盘251可以包括铜、铝(例如，28K铝)或另一导电材料。接触焊盘251可能未在随后的图中明确示出。
可以穿过底部晶圆750A形成导电通孔262以允许制成至堆叠件700的外部连接(随后在图8F中示出)。导电通孔262可以是衬底通孔(TSV)，诸如硅通孔等。导电通孔262延伸通过底部晶圆750A的半导体衬底252，以物理和电连接至互连结构254的金属化层。
仍然参考图8B，示出了导电连接件259，其可以位于底部晶圆750A的互连结构254中和/或上。例如，导电连接件259可以是互连结构254的上金属化层的一部分。导电连接件259可以由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件259可以是制成外部连接的导电柱、焊盘等。
介电层260位于互连结构254中和/或上。例如，介电层260可以是互连结构254的上介电层。介电层260横向密封导电连接件259。介电层260可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层260可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。最初，介电层260可以掩埋导电连接件259，从而使得介电层260的顶面位于导电连接件259的顶面之上。导电连接件259可以通过去除工艺通过介电层260暴露，该去除工艺可以施加至各个层以去除导电连接件259上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件259和介电层260的顶面共面(在工艺变化内)。
在图8C中，顶部晶圆750B接合至底部晶圆750A以形成集成芯片上系统(SoIC)器件。应该理解，实施例可以应用于其它三维集成电路(3DIC)封装件。顶部晶圆750B可以包括在随后步骤中分割以形成多个管芯区域的不同管芯区域。顶部晶圆750B包括半导体衬底252、互连结构254，并且可以包括有源表面253，其类似于针对图8B描述的那些。此外，顶部晶圆750B可以包括导电连接件256以及可以位于顶部晶圆750B的互连结构254中和/或上的介电层258。导电连接件256可以使用与导电连接件259(先前在图8B中描述的)相同的工艺和相同的材料形成。介电层258可以使用与介电层260(先前在图8B中描述的)相同的工艺和相同的材料形成。在实施例中，顶部晶圆750B具有可以等于或小于780μm的第十高度H10。
在一些实施例中，顶部晶圆750B包括逻辑管芯，并且底部晶圆750A用作接口以将逻辑管芯桥接至存储器器件(例如，图8A中所示的HBM器件100的存储器器件11)，并且在逻辑管芯和存储器器件之间转换命令。在一些实施例中，顶部晶圆750B和底部晶圆750A接合，从而使得有源表面253面向彼此(例如，“面对面”接合)。
底部晶圆750A例如使用混合接合工艺接合至顶部晶圆750B，该混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。混合接合工艺通过熔融接合将底部晶圆750A的介电层260直接接合至顶部晶圆750B的介电层258。在实施例中，介电层260和介电层258之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合而直接接合底部晶圆750A的导电连接件259和顶部晶圆750B的导电连接件256。因此，底部晶圆750A和顶部晶圆750B电连接。
在图8D中，支撑衬底255接合至顶部晶圆750B的半导体衬底252的非有源表面的顶面。支撑衬底255可以包括块状衬底或晶圆，并且可以由诸如硅、陶瓷、导热玻璃、诸如铜或铁的金属等的材料形成。支撑衬底255可以没有任何有源器件或无源器件。在实施例中，支撑衬底255可以包括支撑衬底255的顶面上的金属化层。在一些实施例中，支撑衬底由在CMP期间产生低残留量的材料形成，诸如硅。在实施例中，支撑衬底255的高度可以是第五衬底高度S5。
支撑衬底255使用诸如熔融接合等的合适的技术接合至顶部晶圆750B的半导体衬底252的非有源表面的顶面。例如，在各个实施例中，支撑衬底255可以分别使用支撑衬底255和半导体衬底252的表面上的接合层227a/b而接合至半导体衬底252。在一些实施例中，接合层227a/b可以每个包括分别通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)等的沉积工艺形成在支撑衬底255和半导体衬底252的表面上的氧化硅。在其它实施例中，支撑衬底255和半导体衬底252上的接合层227a/b可以分别通过支撑衬底255和半导体衬底252上的硅表面的热氧化形成。
在接合之前，接合层227a/b中的一个或多个可以经受表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中实施。在等离子体处理之后，表面处理可以进一步包括可以施加接合层227a/b中的至少一个的清洁工艺(例如，利用去离子水漂洗等)。然后支撑衬底255与半导体衬底252对准并且彼此压靠以开始支撑衬底255至半导体衬底252的预接合。预接合可以在室温下(在约21度和约25度之间)实施。例如，接合时间可以短于约1分钟。在预接合之后，半导体衬底252接合至支撑衬底255。接合工艺可以通过随后的退火步骤来加强。例如，这可以通过将半导体衬底252和支撑衬底255加热至140℃至500℃范围内的温度来完成。接合层227a/b可能未在随后的图中示出。
在图8E中，然后可以实施诸如CMP等的平坦化步骤以暴露底部晶圆750A的导电通孔262。在平坦化步骤之后，底部晶圆750A的半导体衬底252的顶面与导电通孔262的顶面齐平。
图8F示出了在堆叠件700上形成接触焊盘268和介电层266。介电层266可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层266可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。接触焊盘268可以用于连接至其它器件。在一些实施例中，接触焊盘是适合于与可回流连接件一起使用的导电凸块，诸如微凸块，延伸穿过介电层266。在所示实施例中，接触焊盘268形成为穿过介电层266。作为形成接触焊盘268的实例，在介电层266中形成开口，并且在介电层266上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于接触焊盘268。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、镍、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成接触焊盘268。在实施例中，介电层260的底面和介电层266的顶面之间的第十一高度H11可以在15μm至30μm范围内。在实施例中，第十高度H10、第十一高度H11和第五衬底高度S5之和等于或大于第三高度H3。在实施例中，支撑衬底255的顶面位于与HBM器件100的顶面相同的水平处。在实施例中，支撑衬底255的顶面高于HBM器件100的顶面。
由于包括接合至底部晶圆750A(例如，以形成逻辑器件)的顶部晶圆750B以及HBM器件100的集成电路封装件5000的形成，可以实现优势。集成电路封装件5000还包括位于顶部晶圆750B和底部晶圆750A上方的支撑衬底255。顶部晶圆750B、底部晶圆750A和支撑衬底255的总厚度等于或大于HBM器件100的厚度。这些优势包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底255和HBM器件100的顶面)以帮助提高集成电路封装件5000中的散热效率的更平坦的表面。支撑衬底255也用作散热器并且散发来自堆叠件700的热量。因为支撑衬底255的暴露的顶面，所以更大的热量可以通过支撑衬底255散发并且堆叠件700的可靠性提高。此外，所使用的支撑衬底255可以是任何厚度以适应可以具有不同厚度的不同类型的存储器器件。
图9A示出了集成电路封装件6000的截面图，其中堆叠件800和HBM器件100示出为分别使用导电连接件270和导电连接件114接合并且电连接至结构310。图9B至图9G示出了根据可选实施例的堆叠件800的形成中的中间步骤的截面图。除非另有说明，集成电路封装件6000中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的集成电路封装件1000中的通过相同工艺形成的相同组件，并且除非另有说明，堆叠件800中的相同参考标号(以及随后讨论的实施例)表示图4A至图4I的堆叠件200中的通过相同工艺形成的相同组件。相应地，工艺步骤和适用材料在此不再重复。
图9B示出了底部晶圆850A的截面图。底部晶圆850A可以包括在随后步骤中分割以形成多个管芯区域的不同管芯区域。先前在图8B中示出的底部晶圆850A和底部晶圆750A可以基本上相同，相同的参考标号表示相同的组件。相应地，工艺步骤和适用材料在此不再重复。
在图9C中，顶部晶圆850B接合至底部晶圆850A以形成集成芯片上系统(SoIC)器件。应该理解，实施例可以应用于其它三维集成电路(3DIC)封装件。顶部晶圆850B可以包括在随后步骤中分割以形成多个管芯区域的不同管芯区域。先前在图8C中示出的顶部晶圆850B和顶部晶圆750B可以基本上相同，相同的参考标号表示相同的组件。相应地，工艺步骤和适用材料在此不再重复。
在一些实施例中，顶部晶圆850B包括逻辑管芯，并且底部晶圆850A用作接口以将逻辑管芯桥接至存储器器件(例如，图9A中所示的HBM器件100的存储器器件11)，并且在逻辑管芯和存储器器件之间转换命令。在一些实施例中，顶部晶圆850B和底部晶圆850A接合，从而使得有源表面253面向彼此(例如，“面对面”接合)。
底部晶圆850A例如使用混合接合工艺接合至顶部晶圆850B，该混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。混合接合工艺通过熔融接合将底部晶圆850A的介电层260直接接合至顶部晶圆850B的介电层258。在实施例中，介电层260和介电层258之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合而直接接合底部晶圆850A的导电连接件259和顶部晶圆850B的导电连接件256。因此，底部晶圆850A和顶部晶圆850B电连接。
在图9D中，在顶部晶圆850B的顶面上方形成介电层276。介电层276可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层276可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。然后可以图案化介电层276并且在介电层276中形成开口。然后在介电层276中形成导电连接件280。导电连接件280由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件280可以包括制成外部连接的导电柱、焊盘等。导电连接件280可以通过去除工艺通过介电层276暴露，该去除工艺可以施加至各个层以去除导电连接件278上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件280和介电层276的顶面共面(在工艺变化内)。在实施例中，介电层276的顶面和介电层258的底面之间的第十二高度H12可以小于或等于780μm。
在图9E中，支撑衬底255接合至顶部晶圆850B的半导体衬底252的非有源表面。支撑衬底255可以包括块状衬底或晶圆，并且可以由诸如硅、陶瓷、导热玻璃、诸如铜或铁的金属等的材料形成。支撑衬底255可以没有任何有源器件或无源器件。在实施例中，支撑衬底255可以包括支撑衬底255的顶面上的金属化层。在一些实施例中，支撑衬底由在CMP期间产生低残留量的材料形成，诸如硅。
支撑衬底255使用诸如混合接合等的合适的技术接合至顶部晶圆850B的半导体衬底252的非有源表面。例如，在支撑衬底255上方形成介电层274。介电层274可以是氧化物、氮化物、碳化物、聚合物等或它们的组合。介电层274可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。然后可以图案化介电层274并且在介电层274中形成开口。然后在介电层274中形成导电连接件278。导电连接件278由诸如铜、铝等的金属形成，并且可以通过例如镀等形成。导电连接件278可以包括制成外部连接的导电柱、焊盘等。导电连接件278可以通过去除工艺通过介电层274暴露，该去除工艺可以施加至各个层以去除导电连接件278上方的过量材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、它们的组合等。在平坦化工艺之后，管芯连接件278和介电层274的顶面共面(在工艺变化内)。
然后，混合接合工艺通过熔融接合将支撑衬底255的介电层274直接接合至半导体衬底252的介电层276。在实施例中，介电层274和介电层276之间的接合可以是氧化物至氧化物接合。混合接合工艺进一步通过直接金属至金属接合将支撑衬底255的导电连接件278直接接合至半导体衬底252的导电连接件280。混合接合工艺可以类似于先前针对上面图2C中的晶圆56A至晶圆56B的接合描述的工艺。
在实施例中，支撑衬底255的顶面和介电层274的底面之间的高度可以是第六衬底高度S6。
在图9F中，然后可以实施诸如CMP等的平坦化步骤以暴露底部晶圆850A的导电通孔262。在平坦化步骤之后，底部晶圆850A的半导体衬底252的顶面与导电通孔262的顶面齐平。
图9G示出了在堆叠件800上方形成接触焊盘268和介电层266。介电层266可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等；等；或它们的组合。介电层266可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。接触焊盘268可以用于连接至其它器件。在一些实施例中，接触焊盘是适合于与可回流连接件一起使用的导电凸块，诸如微凸块，延伸穿过介电层266。在所示实施例中，接触焊盘268形成为穿过介电层266。作为形成接触焊盘268的实例，在介电层266中形成开口，并且在介电层266上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如PVD等形成。然后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于接触焊盘268。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，诸如铜、镍、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。
光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成接触焊盘268。在实施例中，介电层260的底面和介电层266的顶面之间的第十三高度H13可以在15μm至30μm范围内。在实施例中，第十二高度H12、第十三高度H13和第六衬底高度S6之和等于或大于第三高度H3。在实施例中，支撑衬底255的顶面位于与HBM器件100的顶面相同的水平处。在实施例中，支撑衬底255的顶面高于HBM器件100的顶面。
由于包括接合至底部晶圆850A(例如，以形成逻辑器件)的顶部晶圆850B以及HBM器件100的集成电路封装件6000的形成，可以实现优势。集成电路封装件6000还包括位于顶部晶圆850B和底部晶圆850A上方的支撑衬底255。顶部晶圆850B、底部晶圆850A和支撑衬底255的总厚度等于或大于HBM器件100的厚度。这些优势包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底255和HBM器件100的顶面)以帮助提高集成电路封装件6000中的散热效率的更平坦的表面。支撑衬底255也用作散热器并且散发来自堆叠件800的热量。因为支撑衬底255的暴露的顶面，所以更大的热量可以通过支撑衬底255散发并且堆叠件800的可靠性提高。此外，所使用的支撑衬底255可以是任何厚度以适应可以具有不同厚度的不同类型的存储器器件。
本发明的实施例具有一些有利特征。实施例包括集成电路封装件的形成，该集成电路封装件包括接合至第二集成电路器件(例如，以形成逻辑器件)的第一集成电路器件和存储器器件。第一集成电路器件和第二集成电路器件的总厚度小于存储器器件的厚度，并且集成电路封装件还包括第一集成电路器件和第二集成电路器件上方的支撑衬底。第一集成电路器件、第二集成电路器件和支撑衬底的总厚度等于或大于存储器器件的厚度。本文公开的一个或多个实施例可以包括允许可以用于实现热解决方案(例如，散热器可以附接至支撑衬底和存储器器件的顶面)以帮助提高集成电路封装件中的散热效率的更平坦的表面。此外，所使用的支撑衬底可以是任何厚度以适应可以具有不同厚度的不同类型的存储器器件。
根据实施例，半导体封装包括：再分布结构；第一器件和第二器件，附接至再分布结构，第一器件包括：第一管芯；衬底，接合至第一管芯的第一表面；以及第二管芯，接合至第一管芯的与第一表面相对的第二表面，其中，第一管芯和第二管芯的总高度小于第二器件的第一高度，并且其中，衬底的顶面至少与第二器件的顶面一样高；以及密封剂，位于再分布结构上方并且围绕第一器件和第二器件。在实施例中，衬底和第一管芯之间的接合包括衬底上的第一接合层和第一管芯上的第二接合层之间的熔融接合。在实施例中，衬底包括硅、陶瓷、导热玻璃或金属。在实施例中，第二器件包括存储器器件。在实施例中，密封剂的顶面与衬底的顶面共面。在实施例中，第一器件的第二高度大于900μm。在实施例中，衬底包括衬底的顶面上的金属化层。在实施例中，半导体封装件还包括：封装衬底，附接至再分布结构的与第一器件和第二器件相对的侧；以及底部填充物，位于再分布结构和封装衬底之间。
根据实施例，方法包括：形成第一器件，其中，形成第一器件包括：将第一管芯的第一表面接合至衬底；减薄衬底以将衬底的厚度减小至第一厚度；以及将第一管芯的第二表面接合至第二管芯；将第一器件和第二器件附接至再分布结构；利用密封剂密封第一器件和第二器件；以及减薄密封剂，直至密封剂的顶面与衬底的顶面共面。在实施例中，衬底包括硅、陶瓷、导热玻璃或金属。在实施例中，衬底的顶面位于与第二器件的顶面相同的高度处或高于第二器件的顶面。在实施例中，第一器件是逻辑器件，并且第二器件是存储器器件。在实施例中，将第一管芯的第一表面接合至衬底包括将衬底上的第一接合层熔融接合至第一管芯上的第二接合层。在实施例中，将第一管芯的第一表面接合至衬底包括：将第一管芯上的第一介电层直接接合至衬底上的第二介电层；以及将第一管芯上的第一导电连接件直接接合至衬底上的第二导电连接件。
根据实施例，方法包括：形成第一器件，其中，形成第一器件包括：将第一管芯的第一表面接合至第二管芯；以及将衬底接合至第二管芯的顶面，其中，衬底没有有源器件或无源器件；将第一器件和第二器件附接至再分布结构；利用密封剂密封第一器件和第二器件；以及减薄密封剂，直至衬底的顶面暴露。在实施例中，方法还包括：减薄第一管芯的第二表面以暴露导电通孔；利用绝缘材料围绕第二管芯；以及将衬底接合至绝缘材料的顶面。在实施例中，将衬底接合至绝缘材料和第二管芯的顶面包括将衬底上的第一接合层直接接合至绝缘材料和第二管芯上的第二接合层。在实施例中，将衬底接合至绝缘材料和第二管芯的顶面包括：将衬底上的第一介电层直接接合至绝缘材料和第二管芯上的第二介电层，以及将衬底上的第一导电连接件直接接合至绝缘材料和第二管芯上的第二导电连接件。在实施例中，方法还包括：减薄衬底以减小衬底的厚度。在实施例中，方法还包括：将封装衬底附接至再分布结构的与第一器件和第二器件相对的侧；以及在再分布结构和封装衬底之间形成底部填充物。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体封装件，包括：
再分布结构；
第一器件和第二器件，附接至所述再分布结构，所述第一器件包括：
第一管芯；
衬底，接合至所述第一管芯的第一表面；以及
第二管芯，接合至所述第一管芯的与所述第一表面相对的第二表面，其中，所述第一管芯和所述第二管芯的总高度小于所述第二器件的第一高度，并且其中，所述衬底的顶面至少与所述第二器件的顶面一样高；以及
密封剂，位于所述再分布结构上方并且围绕所述第一器件和所述第二器件。
2.根据权利要求1所述的半导体封装件，其中，所述衬底和所述第一管芯之间的接合包括所述衬底上的第一接合层和所述第一管芯上的第二接合层之间的熔融接合。
3.根据权利要求1所述的半导体封装件，其中，所述衬底包括硅、陶瓷、导热玻璃或金属。
4.根据权利要求1所述的半导体封装件，其中，所述第二器件包括存储器器件。
5.根据权利要求1所述的半导体封装件，其中，所述密封剂的顶面与所述衬底的所述顶面共面。
6.根据权利要求1所述的半导体封装件，其中，所述第一器件的第二高度大于900μm。
7.根据权利要求1所述的半导体封装件，其中，所述衬底包括所述衬底的所述顶面上的金属化层。
8.根据权利要求1所述的半导体封装件，还包括：
封装衬底，附接至所述再分布结构的与所述第一器件和所述第二器件相对的侧；以及
底部填充物，位于所述再分布结构和所述封装衬底之间。
9.一种形成半导体封装件的方法，包括：
形成第一器件，其中，形成所述第一器件包括：
将第一管芯的第一表面接合至衬底；
减薄所述衬底以将所述衬底的厚度减小至第一厚度；以及
将所述第一管芯的第二表面接合至第二管芯；
将所述第一器件和所述第二器件附接至再分布结构；
利用密封剂密封所述第一器件和所述第二器件；以及
减薄所述密封剂，直至所述密封剂的顶面与所述衬底的顶面共面。
10.一种形成半导体封装件的方法，包括：
形成第一器件，其中，形成所述第一器件包括：
将第一管芯的第一表面接合至第二管芯；以及
将衬底接合至所述第二管芯的顶面，其中，所述衬底没有有源器件或无源器件；
将所述第一器件和所述第二器件附接至再分布结构；
利用密封剂密封所述第一器件和所述第二器件；以及
减薄所述密封剂，直至所述衬底的顶面暴露。
CN202210110692.XA 2021-04-14 2022-01-29 半导体封装件及其形成方法 Pending CN115206894A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163174622P 2021-04-14 2021-04-14
US63/174,622 2021-04-14
US17/361,924 US11862590B2 (en) 2021-04-14 2021-06-29 Integrated circuit package and method of forming thereof
US17/361,924 2021-06-29

Publications (1)

Publication Number Publication Date
CN115206894A true CN115206894A (zh) 2022-10-18

Family

ID=83361913

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210110692.XA Pending CN115206894A (zh) 2021-04-14 2022-01-29 半导体封装件及其形成方法

Country Status (5)

Country Link
US (2) US11862590B2 (zh)
KR (1) KR20220142922A (zh)
CN (1) CN115206894A (zh)
DE (1) DE102021117899B3 (zh)
TW (1) TWI776646B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4210817A1 (en) * 2020-09-09 2023-07-19 Medtronic, Inc. Electronic package and implantable medical device including same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10170457B2 (en) 2016-12-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. COWOS structures and method of forming the same
US10431517B2 (en) 2017-08-25 2019-10-01 Advanced Micro Devices, Inc. Arrangement and thermal management of 3D stacked dies
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
KR102577265B1 (ko) 2018-12-06 2023-09-11 삼성전자주식회사 반도체 패키지
US10770430B1 (en) 2019-03-22 2020-09-08 Xilinx, Inc. Package integration for memory devices
US10818640B1 (en) * 2019-04-02 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Die stacks and methods forming same
US11562983B2 (en) * 2019-06-28 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package having multiple chips integrated therein and manufacturing method thereof
US11069608B2 (en) * 2019-08-22 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11164855B2 (en) 2019-09-17 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with a heat dissipating element and method of manufacturing the same
US11233035B2 (en) * 2020-05-28 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same

Also Published As

Publication number Publication date
DE102021117899B3 (de) 2022-10-13
US11862590B2 (en) 2024-01-02
KR20220142922A (ko) 2022-10-24
TWI776646B (zh) 2022-09-01
TW202240805A (zh) 2022-10-16
US20240021554A1 (en) 2024-01-18
US20220336393A1 (en) 2022-10-20

Similar Documents

Publication Publication Date Title
CN110970407B (zh) 集成电路封装件和方法
TWI642157B (zh) 半導體封裝件及其形成方法
CN111799227B (zh) 半导体器件及其形成方法
CN110610907B (zh) 半导体结构和形成半导体结构的方法
KR102564124B1 (ko) 집적 회로 패키지 및 그 형성 방법
CN112687670B (zh) 集成电路结构及其形成方法
US11735576B2 (en) Integrated circuit package and method
CN113223970B (zh) 半导体结构及其制造方法
US20240021554A1 (en) Integrated circuit package and method of forming thereof
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
CN115497913A (zh) 半导体封装和其制造方法
CN115132675A (zh) 集成电路封装件和方法
CN220692015U (zh) 半导体装置
TWI838073B (zh) 積體電路封裝及其形成方法
CN221041116U (zh) 集成电路封装
TWI758129B (zh) 半導體封裝
CN116598279A (zh) 封装件、半导体封装件及其形成方法
CN118116882A (zh) 集成电路封装件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination