DE102021117899B3 - Verfahren zur herstellung eines integrierten schaltungs-packages - Google Patents

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Ming-Fa Chen
Ying-Ju Chen
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Abstract

Ein Halbleiter-Package weist eine Umverteilungsstruktur auf, eine erste Vorrichtung und eine zweite Vorrichtung, die an der Umverteilungsstruktur befestigt sind, die erste Vorrichtung aufweisend: einen ersten Die, ein Trägersubstrat, das an eine erste Oberfläche des ersten Dies gebondet ist, und einen zweiten Die, der an eine zweite Oberfläche des ersten Dies gegenüber der ersten Oberfläche gebondet ist, wobei eine Gesamthöhe des ersten Dies und des zweiten Dies kleiner als eine erste Höhe der zweiten Vorrichtung ist, und wobei eine obere Fläche des Substrats mindestens so hoch wie eine obere Fläche der zweiten Vorrichtung liegt, und eine Verkapselung über der Umverteilungsstruktur, die die erste Vorrichtung und die zweite Vorrichtung umgibt.

Description

  • HINTERGRUND
  • Die Halbleiterbranche hat aufgrund fortlaufender Verbesserungen der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) ein schnelles Wachstum erlebt. Die Verbesserung der Integrationsdichte stammte größtenteils von einer wiederholten Verkleinerung der minimalen Merkmalsgröße, wodurch mehr Komponenten in einer gegebenen Fläche integriert werden konnten. Mit der wachsenden Nachfrage nach immer kleineren elektronischen Geräten ist ein Bedarf an kleineren und kreativeren Verpackungstechniken für Halbleiter-Dies entstanden.
  • Die DE 10 2017 124 071 A1 beschreibt ein Verfahren zur Herstellung eines Packages mit einem Interposer, einem Speicher-Die-Stapel sowie einem ersten Vorrichtungs-Die über dem Interposer, einem zweiten Vorrichtungs-Die über dem ersten Vorrichtungs-Die und einem massiven Substrat über dem zweiten Vorrichtungs-Die, wobei eine obere Fläche des massiven Substrats koplanar mit einer oberen Fläche des Speicher-Die-Stapels ist.
    Die US 2021 / 0 082 894 A1 beschreibt ein Verfahren zur Herstellung eines Packages mit einer Umverteilungsstruktur, einem Die sowie einem Speicherwürfel über der Umverteilungsstruktur und einem wärmeableitenden Element über dem Die, wobei eine obere Fläche des wärmeableitenden Elements koplanar mit einer oberen Fläche des Speicherwürfels ist.
    Die US 2020 / 0 303 341 A1 beschreibt ein Verfahren zur Herstellung einer elektronischen Vorrichtung mit einem Substrat, einem ersten Chipstapel und einem zweiten Chipstapel. Der erste Chipstapel enthält einen ersten funktionalen Chip und einen ersten Dummy-Chip. Der erste funktionale Chip ist auf dem Substrat befestigt. Der zweite Stapel umfasst eine Vielzahl von seriell gestapelten zweiten funktionalen Chips, die auf dem Substrat befestigt sind. Der erste Dummy-Chip ist auf dem ersten funktionalen Chip gestapelt. Der erste Dummy-Chip hat eine Oberseite, die koplanar mit einer Oberseite des zweiten Chipstapels ist. Der erste Chipstapel enthält einen Logikchip und der zweite Chipstapel eine Vielzahl von seriell gestapelten Speicherchips.
    Die US 2019 / 0 067 152 A1 beschreibt ein Verfahren zur Herstellung eines Packages mit einem Chip-Stapel, wobei zur Wärmeabfuhr eine Metallschicht auf einer oberen Fläche des obersten Chips des Chip-Stapels abgeschieden wird.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine Querschnittsansicht einer integrierten Schaltungsvorrichtung gemäß einigen Ausführungsformen.
    • Die 2A bis 2F zeigen Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden eines Speicherwürfels gemäß einigen Ausführungsformen.
    • Die 3A bis 3D zeigen Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden einer HBM-Vorrichtung gemäß einigen Ausführungsformen.
    • Die 4A bis 4I sind Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden eines integrierten Schaltungs-Package 1000 gemäß einigen Ausführungsformen.
    • 5A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 2000 gemäß einigen Ausführungsformen.
    • Die 5B bis 5H sind Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden des integrierten Schaltungs-Package 2000 gemäß einigen Ausführungsformen.
    • 6A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 3000 gemäß einigen Ausführungsformen.
    • Die 6B bis 6G sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Ausbilden des integrierten Schaltungs-Package 3000 gemäß einigen Ausführungsformen.
    • 7A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 4000 gemäß einigen Ausführungsformen.
    • Die 7B bis 7G sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Ausbilden des integrierten Schaltungs-Package 4000 gemäß einigen Ausführungsformen.
    • 8A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 5000 gemäß einigen Ausführungsformen.
    • Die 8B bis 8F sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Ausbilden des integrierten Schaltungs-Package 5000 gemäß einigen Ausführungsformen.
    • 9A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 6000 gemäß einigen Ausführungsformen.
    • Die 9B bis 9G sind Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden des integrierten Schaltungs-Package 6000 gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein und die räumlich relativen Begriffe, die hier verwendet werden, können auch dahingehend interpretiert werden.
  • Verschiedene Ausführungsformen sehen Verfahren vor, die, ohne darauf eingeschränkt zu sein, angewendet werden, um ein integriertes Schaltungs-Package auszubilden, das eine erste integrierte Schaltungsvorrichtung, die an eine zweite integrierte Schaltungsvorrichtung gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und eine Speichervorrichtung aufweist. Eine Gesamtdicke der ersten integrierten Schaltungsvorrichtung und der zweiten integrierten Schaltungsvorrichtung ist kleiner als eine Dicke der Speichervorrichtung, und das integrierte Schaltungs-Package weist ferner ein Trägersubstrat über der ersten integrierten Schaltungsvorrichtung und der zweiten integrierten Schaltungsvorrichtung auf. Die Gesamtdicke der ersten integrierten Schaltungsvorrichtung, der zweiten integrierten Schaltungsvorrichtung und des Trägersubstrats ist größer oder gleich der Dicke der Speichervorrichtung. Vorteilhafte Eigenschaften einer oder mehrerer der hierin offenbarten Ausführungsformen können ein Ermöglichen einer ebeneren Oberfläche umfassen, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats und der Speichervorrichtung befestigt werden) und dazu beizutragen, die Wärmeableitungseffizienz im integrierten Schaltungs-Package zu verbessern. Außerdem kann das verwendete Trägersubstrat eine beliebige Dicke aufweisen, um unterschiedliche Arten von Speichervorrichtungen aufzunehmen, die eine unterschiedliche Dicke aufweisen können.
  • 1 ist eine Querschnittsansicht einer integrierten Schaltungsvorrichtung 10 gemäß einigen Ausführungsformen. Die integrierte Schaltungsvorrichtung 10 kann ein Logik-Die (z. B. eine Zentraleinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-on-a-Chip (SoC), ein Mikrocontroller usw.), ein Speicher-Die (z. B. ein DRAM-Die (dynamischer Direktzugriffsspeicher-Die), ein SRAM-Die (statischer Direktzugriffsspeicher-Die) usw.), ein Leistungssteuerungs-Die (z. B. ein PMIC-Die (integrierter Leistungssteuerungsschaltungs-Die)), ein Hochfrequenz-Die (HF-Die), ein Sensor-Die, ein Mikrosystem-Die (MEMS-Die), ein Signalverarbeitungs-Die (z. B. ein digitaler Signalverarbeitungs-Die (DSP-Die)), ein Front-End-Die (z. B. ein analoger Front-End-Die (AFE-Die)), dergleichen oder eine Kombination davon sein. Die integrierten Schaltungsvorrichtung 10 wird in einem Wafer (nicht gezeigt) ausgebildet, der verschiedene Vorrichtungsbereiche aufweist. In einigen Ausführungsformen werden mehrere Wafer gestapelt, so dass ein Waferstapel ausgebildet wird, der in der nachfolgenden Verarbeitung vereinzelt wird, so dass mehrere Die-Stapel ausgebildet werden. In einigen Ausführungsformen wird ein Wafer vereinzelt, so dass mehrere integrierte Schaltungsvorrichtungen 10 ausgebildet werden, die in der nachfolgenden Verarbeitung gestapelt werden, so dass mehrere Die-Stapel ausgebildet werden. Die integrierte Schaltungsvorrichtung 10 kann gemäß geeigneten Herstellungsverfahren zum Ausbilden integrierter Schaltungen verarbeitet werden. Beispielsweise kann die integrierte Schaltungsvorrichtung 10 ein Halbleitersubstrat 12, eine Interconnect-Struktur 14, leitfähige Durchkontaktierungen 16, Die-Verbinder 22 und eine dielektrische Schicht 24 aufweisen.
  • Das Halbleitersubstrat 12 kann Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat kann andere Halbleitermaterialien wie Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. Es können auch andere Substrate wie Mehrschicht- oder Gradientsubstrate verwendet werden. Das Halbleitersubstrat 12 weist eine aktive Oberfläche (z. B. die in 1 nach oben gerichtete Oberfläche), die manchmal als Vorderseite bezeichnet wird, und eine inaktive Oberfläche (z. B. die in 1 nach unten gerichtete Oberfläche) auf, die manchmal als Rückseite bezeichnet wird.
  • Es können Vorrichtungen an der aktiven Oberfläche des Halbleitersubstrats 12 ausgebildet sein. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Oberfläche kann frei von Vorrichtungen sein. Ein Zwischenschichtdielektrikum (ILD) befindet sich über der aktiven Oberfläche des Halbleitersubstrats 12. Das ILD umgibt die Vorrichtungen und kann sie abdecken. Das ILD kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen ausgebildet sind.
  • Die Interconnect-Struktur 14 befindet sich über der aktiven Oberfläche des Halbleitersubstrats 12. Die Interconnect-Struktur 14 verbindet die Vorrichtungen an der aktiven Oberfläche des Halbleitersubstrats 12 miteinander, so dass eine integrierte Schaltung ausgebildet ist. Die Interconnect-Struktur 14 kann beispielsweise durch Metallisierungsstrukturen in dielektrischen Schichten gebildet werden. Die Metallisierungsstrukturen weisen Metallleitungen und Durchkontaktierungen auf, die in einer oder mehreren dielektrischen Schichten ausgebildet sind. Die Metallisierungsstrukturen der Interconnect-Struktur 14 sind elektrisch mit den Vorrichtungen an der aktiven Oberfläche des Halbleitersubstrats 12 verbunden.
  • Die leitfähigen Durchkontaktierungen 16 sind so ausgebildet, dass sie sich in die Interconnect-Struktur 14 und/oder das Halbleitersubstrat 12 erstrecken. Die leitfähigen Durchkontaktierungen 16 sind elektrisch mit Metallisierungsstrukturen der Interconnect-Struktur 14 verbunden. Als Beispiel zum Ausbilden der leitfähigen Durchkontaktierungen 16 können Vertiefungen in der Interconnect-Struktur 14 und/oder dem Halbleitersubstrat 12 beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen ausgebildet werden. In den Vertiefungen kann ein dünnes Dielektrikum ausgebildet werden, beispielsweise unter Verwendung einer Oxidationstechnik. Eine Sperrschicht 18 kann konform in den Öffnungen abgeschieden werden, beispielsweise durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), thermische Oxidation, eine Kombination davon und/oder dergleichen. Die Sperrschicht 18 kann aus einem Oxid, einem Nitrid oder einem Oxynitrid ausgebildet sein, beispielsweise Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, einer Kombination davon und/oder dergleichen. Ein leitfähiges Material 20 kann über der Sperrschicht 18 und in den Öffnungen abgeschieden werden. Das leitfähige Material 20 kann durch einen elektrochemischen Plattierprozess, CVD, PVD, eine Kombination davon und/oder dergleichen ausgebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Überschüsse des leitfähigen Materials 20 und der Sperrschicht 18 werden von der Oberfläche der Interconnect-Struktur 14 und/oder des Halbleitersubstrats 12 beispielsweise durch ein chemisch-mechanisches Polieren (CMP) entfernt. Verbleibende Anteile der Sperrschicht 18 und des leitfähigen Materials 20 bilden die leitfähigen Durchkontaktierungen 16.
  • In der gezeigten Ausführungsform sind die leitfähigen Durchkontaktierungen 16 an der Rückseite der integrierten Schaltungsvorrichtung 10 noch nicht freigelegt. Vielmehr sind die leitfähigen Durchkontaktierungen 16 in dem Halbleitersubstrat 12 vergraben. Wie nachstehend ausführlicher beschrieben, werden die leitfähigen Durchkontaktierungen 16 bei der nachfolgenden Verarbeitung an der Rückseite der integrierten Schaltungsvorrichtung 10 freigelegt. Nach dem Freilegen können die leitfähigen Durchkontaktierungen 16 als Silizium-Durchkontaktierungen oder Substrat-Durchkontaktierungen (TSVs) bezeichnet werden.
  • Die Die-Verbinder 22 befinden sich an einer Vorderseite der integrierten Schaltungsvorrichtung 10. Die Die-Verbinder 22 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden. Die Die-Verbinder 22 befinden sich in und/oder auf der Interconnect-Struktur 14. Die Die-Verbinder 22 können aus einem Metall wie etwa Kupfer, Titan, Aluminium oder dergleichen oder einer Kombination davon ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden.
  • Die dielektrische Schicht 24 befindet sich an der Vorderseite der integrierten Schaltungsvorrichtung 10. Die dielektrische Schicht 24 befindet sich in und/oder auf der Interconnect-Struktur 14. Die dielektrische Schicht 24 verkapselt die Die-Verbinder 22 seitlich, und die dielektrische Schicht 24 ist seitlich (innerhalb von Prozessschwankungen) mit Seitenwänden der integrierten Schaltungsvorrichtung 10 bündig. Die dielektrische Schicht 24 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 24 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird die dielektrische Schicht 24 nach den Die-Verbindern 22 ausgebildet und kann die Die-Verbinder 22 vergraben, so dass die obere Fläche der dielektrischen Schicht 24 über den oberen Flächen der Die-Verbinder 22 liegt. In einigen Ausführungsformen werden die Die-Verbinder 22 nach der dielektrischen Schicht 24 ausgebildet, beispielsweise durch einen Damascene-Prozess, z. B. Single-Damascene, Dual-Damascene oder dergleichen. Nach dem Ausbilden können die Die-Verbinder 22 und die dielektrische Schicht 24 unter Verwendung beispielsweise eines CMP-Prozesses, eines Rückätzprozesses oder dergleichen planarisiert werden. Nach dem Planarisieren sind die oberen Flächen der Die-Verbinder 22 und der dielektrischen Schicht 24 (innerhalb von Prozessschwankungen) koplanar und liegen an der Vorderseite der integrierten Schaltungsvorrichtung 10 frei. In einer weiteren Ausführungsform werden die Die-Verbinder 22 nach der dielektrischen Schicht 24 ausgebildet, beispielsweise durch einen Plattierprozess, und sind erhabene Verbinder (z. B. Mikrohöcker), so dass sich die oberen Flächen der Die-Verbinder 22 über die obere Fläche der dielektrischen Schicht 24 hinaus erstrecken.
  • Die 2A bis 2F sind Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden eines Speicherwürfels 50 gemäß einigen Ausführungsformen. Sofern nicht anders angegeben, stehen gleiche Bezugszeichen in den 2A bis 2F (sowie den nachfolgenden Figuren) für gleiche Komponenten wie in der in 1 gezeigten Ausführungsform, die durch gleiche Prozesse ausgebildet werden. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden. Wie nachstehend ausführlicher beschrieben, zeigen die 2A bis 2F einen Prozess, bei dem ein Speicherwürfel 50 durch Stapeln mehrerer Wafer, die erste integrierte Schaltungsvorrichtungen aufweisen, auf ein Trägersubstrat 52 ausgebildet wird. Die ersten integrierten Schaltungsvorrichtungen können jeweils eine Struktur ähnlich der integrierten Schaltungsvorrichtung 10 aufweisen, die oben unter Bezugnahme auf 1 beschrieben wurde, und können in einer Ausführungsform Speichervorrichtungen sein. Nachfolgend können die ersten integrierten Schaltungsvorrichtungen auch als Speichervorrichtungen 11 bezeichnet werden. Es wird ein Stapeln von Wafern zum Ausbilden eines Speicherwürfels 50 in einem Vorrichtungsbereich 52A des Trägersubstrats 52 gezeigt, es sollte jedoch beachtet werden, dass das Trägersubstrat 52 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und in jedem Vorrichtungsbereich ein Speicherwürfel 50 ausgebildet werden kann. Der Speicherwürfel 50 wird von oben nach unten (oder umgekehrt) durch Wafern-WaferStapeln (WoW-Stapeln) ausgebildet, wobei ein Wafer für die oberste Schicht des Speicherwürfels 50 bereitgestellt wird, und Wafer für darunter liegende Schichten des Speicherwürfels 50 nachfolgend auf den oberen Wafer gestapelt werden. Der Waferstapel wird vereinzelt, so dass mehrere Speicherwürfel 50 ausgebildet werden. Die Speicherwürfel 50 werden nach dem Ausbilden geprüft, um eine nachfolgende Verarbeitung bekannt fehlerhafter Speicherwürfel 50 zu verringern oder zu vermeiden.
  • Nachfolgend kann der Speicherwürfel 50 beim Ausbilden einer Speichervorrichtung mit hoher Bandbreite (HBM-Vorrichtung) 100 (nachfolgend in 3D gezeigt) verwendet werden. Wie nachstehend ausführlicher beschrieben, kann der Speicherwürfel 50 ferner insbesondere auf eine zweite integrierte Schaltungsvorrichtung gestapelt werden, so dass eine HBM-Vorrichtung ausgebildet ist. Die zweite integrierte Schaltungsvorrichtung kann eine Struktur aufweisen, die der oben unter Bezugnahme auf 1 beschriebenen integrierten Schaltungsvorrichtung 10 ähnelt, und kann in einer Ausführungsform eine Logikvorrichtung sein. Im Folgenden kann die zweite integrierte Schaltungsvorrichtung als Logikvorrichtung 13 bezeichnet werden.
  • In 2A wird ein Trägersubstrat 52 bereitgestellt, und eine Trennschicht 54 ist auf dem Trägersubstrat 52 ausgebildet. Das Trägersubstrat 52 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 52 kann ein Wafer sein, so dass mehrere Speicherwürfel 50 gleichzeitig auf dem Trägersubstrat 52 ausgebildet werden können.
  • Die Trennschicht 54 kann aus einem Material auf Polymerbasis ausgebildet sein, das zusammen mit dem Trägersubstrat 52 von den darüberliegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten ausgebildet werden. In einigen Ausführungsformen ist die Trennschicht 54 ein thermisches Trennmaterial auf Epoxidbasis, das seine Hafteigenschaft verliert, wenn es erwärmt wird, beispielsweise eine Licht-Wärme-Umwandlungs-Trennbeschichtung (LTHC-Trennbeschichtung). In weiteren Ausführungsformen kann die Trennschicht 54 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Klebeeigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 54 kann als Flüssigkeit abgegeben und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 52 laminiert wird, oder dergleichen. Die Oberseite der Trennschicht 54 kann eingeebnet sein und einen hohen Grad an Planarität aufweisen.
  • Ein Wafer 56A ist auf dem Trägersubstrat 52 gestapelt. Der Wafer 56A weist mehrere integrierte Schaltungsvorrichtungen auf, beispielsweise eine Speichervorrichtung 11A in dem Vorrichtungsbereich 52A. Die Speichervorrichtung 11A wird in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen wird. Die Speichervorrichtung 11A weist ein Halbleitersubstrat 12A, eine Interconnect-Struktur 14A, leitfähige Durchkontaktierungen 16A und eine dielektrische Schicht 24A auf, weist in diesem Verarbeitungsschritt jedoch keine Die-Verbinder in der dielektrischen Schicht 24A auf. Der Wafer 56A wird umgedreht und so auf dem Trägersubstrat 52 gestapelt, dass eine Hauptoberfläche der dielektrischen Schicht 24A dem Trägersubstrat 52 zugewandt ist/dieses berührt. Wie nachstehend ausführlicher beschrieben, wird der Speicherwürfel 50 nach dem Vereinzeln an einer weiteren integrierten Schaltungsvorrichtung befestigt. Aufschmelzbare Verbinder werden verwendet, um den Speicherwürfel 50 an der weiteren integrierten Schaltungsvorrichtung zu befestigen. In einigen Ausführungsformen können Die-Verbinder in der dielektrischen Schicht 24A ausgebildet werden (siehe 2E unten). Die Die-Verbinder werden ausgebildet, nachdem das Waferstapeln abgeschlossen ist, um eine Beschädigung der Die-Verbinder während des Waferstapelns zu verhindern.
  • In 2B wird der Wafer 56A ausgedünnt. Das Dünnen kann durch einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess oder dergleichen oder Kombinationen davon erfolgen und wird an der inaktiven Oberfläche des Halbleitersubstrats 12A durchgeführt. Das Dünnen legt die leitfähigen Durchkontaktierungen 16A frei. Nach dem Dünnen sind die Oberflächen der leitfähigen Durchkontaktierungen 16A und der inaktiven Oberfläche des Halbleitersubstrats 12A (innerhalb von Prozessschwankungen) koplanar. Als solches liegen die leitfähigen Durchkontaktierungen 16A an der Rückseite der Speichervorrichtung 11A frei.
  • In 2C wird ein Wafer 56B über dem Trägersubstrat 52 gestapelt. Insbesondere wird die Vorderseite des Wafers 56B an der Rückseite des Wafers 56A befestigt. Der Wafer 56B weist mehrere integrierte Schaltungsvorrichtungen auf, beispielsweise eine Speichervorrichtung 11B in dem Vorrichtungsbereich 52A. Die Speichervorrichtung 11B wird in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen wird. Die Speichervorrichtung 11B weist ein Halbleitersubstrat 12B, eine Interconnect-Struktur 14B, leitfähige Durchkontaktierungen 16B, Die-Verbinder 22B und eine dielektrische Schicht 24B auf.
  • Der Wafer 56A und der Wafer 56B werden rückseitig-vorderseitig gebondet, z. B. durch Hybridbonden rückseitig-vorderseitig direktgebondet, so dass die Rückseite des Wafers 56A mit der Vorderseite des Wafers 56B gebondet ist. Insbesondere werden zwischen dem Wafer 56A und dem Wafer 56B Dielektrikum-Dielektrikum-Bonds und Metall-Metall-Bonds ausgebildet. In der gezeigten Ausführungsform werden an der Rückseite des Wafers 56A eine dielektrische Schicht 58 und Die-Verbinder 60 ausgebildet und werden zum Hybridbonden verwendet.
  • Die dielektrische Schicht 58 wird an der Rückseite des Wafers 56A ausgebildet, beispielsweise auf dem Halbleitersubstrat 12A. Die dielektrische Schicht 58 ist seitlich (innerhalb von Prozessschwankungen) mit Seitenwänden der Speichervorrichtung 11A bündig. Die dielektrische Schicht 58 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 58 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. In einigen Ausführungsformen (nachstehend ausführlicher beschrieben) wird das Halbleitersubstrat 12A vor dem Ausbilden der dielektrischen Schicht 58 vertieft, so dass die dielektrische Schicht 58 die leitfähigen Durchkontaktierungen 16A umgibt.
  • Die Die-Verbinder 60 werden an der Rückseite des Wafers 56A ausgebildet und stehen in physischem Kontakt mit den leitfähigen Durchkontaktierungen 16A. Die Die-Verbinder 60 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden. Die Die-Verbinder 60 können aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die Die-Verbinder 60 sind durch die leitfähigen Durchkontaktierungen 16A elektrisch mit integrierten Schaltungen der Speichervorrichtung 11A verbunden. Nach dem Ausbilden werden die dielektrische Schicht 58 und die Die-Verbinder 60 unter Verwendung beispielsweise eines CMP-Prozesses, eines Rückätzprozesses oder dergleichen planarisiert. Nach dem Planarisieren sind die oberen Flächen der Die-Verbinder 60 und der dielektrischen Schicht 58 (innerhalb von Prozessschwankungen) koplanar und liegen an der Rückseite des Wafers 56A frei.
  • Die dielektrische Schicht 58 wird durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilms) mit der dielektrischen Schicht 24B gebondet, und die Die-Verbinder 60 werden durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (z. B. Lot) mit den Die-Verbindern 22B gebondet. Das Bonden kann ein Vor-Bonden und ein Tempern umfassen. Während des Vor-Bondens wird eine kleine Druckkraft ausgeübt, um den Wafer 56B gegen den Wafer 56A zu pressen. Das Vor-Bonden wird bei einer niedrigen Temperatur durchgeführt, beispielsweise Raumtemperatur, beispielsweise einer Temperatur im Bereich von 15 °C bis 30 °C, und nach dem Vor-Bonden sind die dielektrische Schicht 24B und die dielektrische Schicht 58 aneinander gebondet. Die Bondfestigkeit wird dann in einem nachfolgenden Temperschritt verbessert, in dem die dielektrische Schicht 24B und die dielektrische Schicht 58 bei einer hohen Temperatur getempert werden, beispielsweise einer Temperatur im Bereich von 140 °C bis 500 °C. Nach dem Tempern sind Bonds ausgebildet, beispielsweise Fusionsbonds, die die dielektrische Schicht 24B und die dielektrische Schicht 58 bonden. Beispielsweise können die Bonds kovalente Bindungen zwischen dem Material der dielektrischen Schicht 58 und dem Material der dielektrischen Schicht 24B sein. Die Die-Verbinder 22B und die Die-Verbinder 60 sind in einer Eins-zu-Eins-Zuordnung miteinander verbunden. Die Die-Verbinder 22B und die Die-Verbinder 60 können nach dem Vor-Bonden in physischem Kontakt stehen oder können sich während des Temperns so ausdehnen, dass sie in physischem Kontakt stehen. Ferner vermischt sich während des Temperns das Material der Die-Verbinder 22B und der Die-Verbinder 60 (z. B. Kupfer), so dass auch Metall-Metall-Bonds ausgebildet werden. Daher sind die resultierenden Bonds zwischen dem Wafer 56A und dem Wafer 56B Hybridbonds, die sowohl Dielektrikum-Dielektrikum-Bonds als auch Metall-Metall-Bonds aufweisen.
  • In einer weiteren Ausführungsform werden die Die-Verbinder 60 weggelassen. Die dielektrische Schicht 58 ist durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilms) mit der dielektrischen Schicht 24B gebondet, und die leitfähigen Durchkontaktierungen 16A sind durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (z. B. Lot) mit den Die-Verbindern 22B gebondet.
  • In einer weiteren Ausführungsform werden die dielektrische Schicht 58 und die Die-Verbinder 60 weggelassen. Das Halbleitersubstrat 12A kann durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilms) mit der dielektrischen Schicht 24B gebondet werden, und die leitfähigen Durchkontaktierungen 16A können durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (z. B. Lot) mit den Die-Verbindern 22B gebondet werden. Beispielsweise kann ein Oxid wie ein natives Oxid, ein thermisches Oxid oder dergleichen auf der inaktiven Oberfläche des Halbleitersubstrats 12A ausgebildet werden und kann für das Dielektrikum-Dielektrikum-Bonden verwendet werden.
  • In 2D werden die oben beschriebenen Schritte wiederholt, so dass Wafer 56C, 56D, 56E, 56F, 56G, 56H über das Trägersubstrat 52 gestapelt werden. Die Wafer 56C, 56D, 56E, 56F, 56G, 56H weisen in dem Vorrichtungsbereich 52A jeweils mehrere integrierte Schaltungsvorrichtungen auf, beispielsweise Speichervorrichtungen 11C, 11D, 11E, 11F, 11G bzw. 11H. Die Speichervorrichtungen 11C, 11D, 11E, 11F, 11G, 11H werden in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen werden. Jeder der Wafer 56C, 56D, 56E, 56F, 56G, 56H wird durch rückseitig-vorderseitiges Hybridbonden direkt mit den Wafern 56B, 56C, 56D, 56E, 56F bzw. 56G gebondet. Der letzte gestapelte Wafer, z. B. der Wafer 56H, muss nicht gedünnt werden, so dass die leitfähigen Durchkontaktierungen 16H des Wafers 56H elektrisch isoliert bleiben.
  • In 2E wird ein Trägersubstrat-Entbonden durchgeführt, um das Trägersubstrat 52 vom Waferstapel, z. B. dem Wafer 56A, zu lösen (bzw. zu „entbonden“). Gemäß einigen Ausführungsformen umfasst das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 54, so dass sich die Trennschicht 54 unter der Wärme des Lichts zersetzt und das Trägersubstrat 52 entfernt werden kann. Durch Entfernen des Trägersubstrats 52 wird die Hauptoberfläche der oberen Speichervorrichtung (z. B. der Speichervorrichtung 11A) des Speicherwürfels 50 freigelegt. Der Waferstapel wird dann umgedreht und auf ein Band (nicht gezeigt) gelegt.
  • Dann werden Die-Verbinder 22A für die oberste Schicht des Speicherwürfels 50 ausgebildet, z. B. an einer Vorderseite des Wafers 56A. Die Die-Verbinder 22A werden verwendet, um den Speicherwürfel nachfolgend mit einer weiteren Vorrichtung zu verbinden, beispielsweise einem Wafer 102 (siehe 3C unten). Die Die-Verbinder 22A können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die Die-Verbinder 60 ausgebildet werden, wie oben in Bezug auf 2C beschrieben. Die Die-Verbinder 60 sind durch die leitfähigen Durchkontaktierungen 16A elektrisch mit integrierten Schaltungen der Speichervorrichtung 11A verbunden. Nach dem Ausbilden werden die dielektrische Schicht 24A und die Die-Verbinder 22A unter Verwendung z. B. eines CMP-Prozesses, eines Rückätzprozesses oder dergleichen oder Kombinationen davon planarisiert. Nach dem Planarisieren sind die oberen Flächen der Die-Verbinder 22A und der dielektrischen Schicht 24A (innerhalb von Prozessschwankungen) koplanar und sind an der Vorderseite des Wafers 56A freiliegend.
  • In 2F wird entlang Ritzlinienbereichen ein Vereinzelungsprozess durchgeführt, z. B. zwischen dem Vorrichtungsbereich 52A und benachbarten Vorrichtungsbereichen. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess kann vor oder nach dem Ausbilden der Die-Verbinder 22A ausgeführt werden. Das Vereinzeln trennt den Vorrichtungsbereich 52A von benachbarten Vorrichtungsbereichen. Der resultierende vereinzelte Speicherwürfel 50 stammt aus dem Vorrichtungsbereich 52A. Die Speichervorrichtungen des Speicherwürfels 50 sind nach dem Vereinzeln seitlich (innerhalb von Prozessschwankungen) bündig.
  • Es versteht sich, dass der Speicherwürfel 50 eine beliebige Anzahl von Schichten aufweisen kann. In der gezeigten Ausführungsform weist der Speicherwürfel 50 acht Schichten auf. In einer weiteren Ausführungsform weist der Speicherwürfel 50 mehr oder weniger als acht Schichten auf, beispielsweise zwei Schichten, vier Schichten, sechzehn Schichten, zweiunddreißig Schichten oder dergleichen.
  • Nachdem das Ausbilden des Speicherwürfels 50 abgeschlossen ist (z. B. nach dem Ausbilden der Die-Verbinder 22A und Vereinzeln des Speicherwürfels 50), wird der resultierende Speicherwürfel 50 unter Verwendung einer Sonde 62 geprüft. Die Sonde 62 ist physisch und elektrisch mit den Die-Verbindern 22A verbunden. Die Die-Verbinder 22A werden verwendet, um den Speicherwürfel 50 zu prüfen, so dass nur bekannt gute Speicherwürfel zur weiteren Verarbeitung verwendet werden. Das Prüfen kann ein Prüfen der Funktionalität der Speichervorrichtungen 11A, 11B, 11C, 11D, 11E, 11F, 11G, 11H umfassen, oder kann ein Prüfen auf bekannte offene Verbindungen oder Kurzschlüsse umfassen, die auf Grundlage des Designs der Speichervorrichtungen erwartet werden können. Während des Prüfens können alle Speichervorrichtungen des Speicherwürfels 50 der Reihen nach geprüft werden.
  • Die 3A bis 3D sind Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden einer HBM-Vorrichtung 100 gemäß einigen Ausführungsformen. Wie unten ausführlicher beschrieben wird, zeigen die 3A bis 3D einen Prozess, bei dem die HBM-Vorrichtung 100 durch Stapeln des Speicherwürfels 50 auf einer zweiten integrierten Schaltungsvorrichtung (z. B. der Logikvorrichtung 13L, siehe 3A) ausgebildet wird. Die zweite integrierte Schaltungsvorrichtung ist ein nackter Die, der in einem Wafer 102 ausgebildet sein kann. Es wird ein Ausbilden der HBM-Vorrichtung 100 in einem Vorrichtungsbereich 102A des Wafers 102 gezeigt, es sollte jedoch beachtet werden, dass der Wafer 102 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen und eine HBM-Vorrichtung 100 in jedem der Vorrichtungsbereiche ausgebildet werden kann.
  • In 3A wird der Wafer 102 erhalten. Der Wafer 102 weist eine Logikvorrichtung 13L im Vorrichtungsbereich 102A auf. Die Logikvorrichtung 13L wird in der nachfolgenden Verarbeitung vereinzelt, so dass sie in die HBM-Vorrichtung 100 aufgenommen werden kann. Die Logikvorrichtung 13L kann eine Schnittstellenvorrichtung, eine Puffervorrichtung, eine Steuervorrichtung oder dergleichen für die Speichervorrichtungen des Speicherwürfels 50 sein. In einigen Ausführungsformen stellt die Logikvorrichtung 13L die Eingang/Ausgang-Schnittstelle (E/A-Schnittstelle) für die HBM-Vorrichtung 100 bereit. Die Logikvorrichtung 13L weist ein Halbleitersubstrat 12L, eine Interconnect-Struktur 14L, leitfähige Durchkontaktierungen 16L, Die-Verbinder 22L und eine dielektrische Schicht 24L auf.
  • Die Die-Verbinder 22L werden für Verbindungen zu weiteren Vorrichtungen verwendet, beispielsweise Vorrichtungen in einem integrierten Schaltungs-Package, in dem die HBM-Vorrichtung 100 implementiert werden kann. In einigen Ausführungsformen sind die Die-Verbinder 22L leitfähige Höcker, die zur Verwendung mit aufschmelzbaren Verbindern geeignet sind, beispielsweise Mikrohöcker, die sich durch die dielektrische Schicht 24L erstrecken. Die Die-Verbinder 22L können (innerhalb von Prozessschwankungen) im Wesentlichen vertikale Seitenwände aufweisen. In der gezeigten Ausführungsform werden die Die-Verbinder 22L so durch die dielektrische Schicht 24L hindurch ausgebildet, dass sie mit der Metallisierungsstruktur der Interconnect-Struktur 14L verbunden sind. Als ein Beispiel zum Ausbilden der Die-Verbinder 22L werden Öffnungen in der dielektrischen Schicht 24L ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 24L und in der Öffnung ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Die-Verbindern 22L. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Die-Verbinder 22L.
  • In 3B wird der Wafer 102 ausgedünnt. Das Dünnen kann durch einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess oder dergleichen oder Kombinationen davon erfolgen und wird an der inaktiven Oberfläche des Halbleitersubstrats 12L durchgeführt. Das Dünnen legt die leitfähigen Durchkontaktierungen 16L frei. Nach dem Dünnen sind die Oberflächen der leitfähigen Durchkontaktierungen 16L und der inaktiven Oberfläche des Halbleitersubstrats 12L (innerhalb von Prozessschwankungen) koplanar. Als solches liegen die leitfähigen Durchkontaktierungen 16L an der Rückseite der Logikvorrichtung 13L frei.
  • Eine dielektrische Schicht 104 wird dann über dem Wafer 102 ausgebildet, z. B. auf der Rückseite der Logikvorrichtung 13L. Die dielektrische Schicht 104 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die dielektrische Schicht 58 ausgebildet werden, die in Bezug auf 2C beschrieben wurde. Dann werden Die-Verbinder 106 ausgebildet, die sich durch die dielektrische Schicht 104 erstrecken. Die Die-Verbinder 106 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die Die-Verbinder 22A ausgebildet werden, die in Bezug auf 2E beschriebene wurden. Zum Beispiel können die Die-Verbinder 106 leitfähige Säulen, Pads oder dergleichen sein, die zur Verwendung beim Metall-Metall-Bonden ohne Verwendung irgendeines eutektischen Materials (z. B. Lot) geeignet sind. Die Die-Verbinder 106 sind physisch mit den leitfähigen Durchkontaktierungen 16L verbunden und sind durch die leitfähigen Durchkontaktierungen 16L elektrisch mit integrierten Schaltungen der Logikvorrichtung 13L verbunden.
  • In 3C wird ein Speicherwürfel 50 an dem Wafer 102 befestigt, z. B. an der Rückseite der Logikvorrichtung 13L. Der Wafer 102 und der Speicherwürfel 50 werden rückseitig-vorderseitig gebondet, z. B. durch Hybridbonden in rückseitigvorderseitiger Weise direktgebondet, so dass die Rückseite des Wafers 102 mit der Vorderseite des Speicherwürfels 50 gebondet ist. Insbesondere werden Dielektrikum-Dielektrikum-Bonds zwischen der dielektrischen Schicht 104 des Wafers 102 und der dielektrischen Schicht 24A des Speicherwürfels 50 ausgebildet, und Metall-Metall-Bonds werden zwischen den Die-Verbindern 106 des Wafers 102 und den Die-Verbindern 22A des Speicherwürfels 50 ausgebildet. Das Hybridbonden des Wafers 102 und des Speicherwürfels 50 kann unter Verwendung ähnlicher Verfahren durchgeführt werden, wie oben für das Hybridbonden des Wafers 56A und des Wafers 56B in Bezug auf 2C beschrieben wurde.
  • In 3D wird eine Verkapselung 112 auf den verschiedenen Komponenten und um sie herum ausgebildet. Nach dem Ausbilden verkapselt die Verkapselung 112 den Speicherwürfel 50 und berührt eine obere Fläche der dielektrischen Schicht 104 und jede Speichervorrichtung des Speicherwürfels 50. Die Verkapselung 112 kann eine Formmasse, ein Epoxidharz oder dergleichen sein. Die Verkapselung 112 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden und kann so über dem Wafer 102 ausgebildet werden, dass der Speicherwürfel 50 vergraben bzw. bedeckt ist. Die Verkapselung 112 kann in flüssiger oder halbflüssiger Form aufgebracht und anschließend gehärtet werden. Optional wird ein Planarisierungsprozess so an der Verkapselung 112 durchgeführt, dass der Speicherwürfel 50 freigelegt wird. Nach dem Planarisierungsprozess sind die oberen Flächen des Speicherwürfels 50 und der Verkapselung 112 (innerhalb von Prozessschwankungen) koplanar. Der Planarisierungsprozess kann beispielsweise ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann das Planarisieren weggelassen werden, beispielsweise wenn der Speicherwürfel 50 bereits freiliegt.
  • Ein Vereinzelungsprozess wird dann entlang Ritzlinienbereichen durchgeführt, beispielsweise um den Vorrichtungsbereich 102A herum. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess trennt den Vorrichtungsbereich 102A (der die Logikvorrichtung 13L aufweist) von benachbarten Vorrichtungsbereichen, so dass eine HBM-Vorrichtung 100 ausgebildet wird, die die Logikvorrichtung 13L aufweist. Die vereinzelte Logikvorrichtung 13L hat eine größere Breite als jede der Speichervorrichtungen des Speicherwürfels 50. Nach dem Vereinzeln sind die Logikvorrichtung 13L und die Verkapselung 112 seitlich (innerhalb von Prozessschwankungen) bündig.
  • Leitfähige Verbinder 114 werden auf den Die-Verbindern 22L ausgebildet. Die leitfähigen Verbinder 114 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lotkugeln, Metallsäulen, Flip-Chip-Verbindungshöcker (C4-Höcker), durch ENEPIG-Technik (stromloses Nickel-stromloses Palladium-Goldimmersions-Technik) ausgebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 114 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 114 ausgebildet, indem anfänglich eine Lotschicht durch Gasphasenabscheidung, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen ausgebildet wird. Nachdem eine Lotschicht auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 114 Metallsäulen (etwa Kupfersäulen) auf, die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen ausgebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess ausgebildet werden. Die leitfähigen Verbinder 114 können vor oder nach dem Vereinzelungsprozess ausgebildet werden. Die leitfähigen Verbinder 114 werden für externe Verbindungen (weiter unten beschrieben) verwendet.
  • Die 4A bis 4I sind Querschnittsansichten von Zwischenschritten in einem Prozess zum Ausbilden eines integrierten Schaltungs-Package 1000 gemäß einigen Ausführungsformen. Die 4A bis 4D zeigen Querschnittsansichten des Ausbildens eines unteren Wafers 250A. Die 4E bis 4G zeigen Querschnittsansichten von Zwischenschritten beim Ausbilden eines Stapels 200. 4E zeigt das Bonden des unteren Wafers 250A an einen oberen Die 250B gemäß bestimmten Ausführungsformen. Jeder untere Wafer 250A kann einen Logik-Die (z. B. eine Zentraleinheit (CPU), eine Grafikverarbeitungseinheit (GPU), einen Mikrocontroller usw.), einen Speicher-Die (z. B. einen DRAM-Die (dynamischen Direktzugriffsspeicher-Die), einen SRAM-Die (statischen Direktzugriffsspeicher-Die) usw.), einen Leistungssteuerungs-Die (z. B. einen PMIC-Die (integrierten Leistungssteuerungsschaltungs-Die)), einen Hochfrequenz-Die (HF-Die), einen Schnittstellen-Die, einen Sensor-Die, einen Mikrosystem-Die (MEMS-Die), einen Signalverarbeitungs-Die (z. B. einen digitalen Signalverarbeitungs-Die (DSP-Die)), einen Front-End-Die (z. B. einen analogen Front-End-Die (AFE-Die)), dergleichen oder Kombinationen davon aufweisen. Der untere Wafer 250A kann verschiedene Die-Bereiche aufweisen, die in nachfolgenden Schritten vereinzelt werden, so dass mehrere Die-Bereiche ausgebildet werden.
  • In 4A sind ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 über dem Halbleitersubstrat 252 gezeigt. Das Halbleitersubstrat 252 kann ein Substrat aus Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat 252 kann andere Halbleitermaterialien enthalten, beispielsweise Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon. Es können auch andere Substrate wie Mehrschicht- oder Gradientsubstrate verwendet werden. Das Halbleitersubstrat 252 weist eine aktive Oberfläche 253 (z. B. die nach oben gerichtete Oberfläche in 4A) und eine inaktive Oberfläche (z. B. die nach unten gerichtete Oberfläche in 4A) auf. Die aktive Oberfläche 253 kann auch als aktive Vorrichtungsschicht 253 bezeichnet werden. Vorrichtungen befinden sich an der aktiven Oberfläche 253 des Halbleitersubstrats 252. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Oberfläche kann frei von Vorrichtungen sein.
  • Die Interconnect-Struktur 254 befindet sich über der aktiven Oberfläche 253 des Halbleitersubstrats 252 und wird verwendet, um die Vorrichtungen des Halbleitersubstrats 252 elektrisch zu verbinden, so dass eine integrierte Schaltung ausgebildet ist. Die Interconnect-Struktur 254 kann eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsschichten in der einen oder den mehreren dielektrischen Schichten aufweisen. Geeignete Dielektrika für die dielektrischen Schichten enthalten Oxide wie beispielsweise Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen davon wie beispielsweise Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid, Siliziumoxykarbonitrid oder dergleichen. Es können auch andere Dielektrika verwendet werden, beispielsweise ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein Polymer auf Benzocyclobuten-Basis (BCB-Basis) oder dergleichen. Die eine oder mehreren Metallisierungsschichten können leitfähige Durchkontaktierungen und/oder Leiterbahnen aufweisen, um die Vorrichtungen des Halbleitersubstrats 252 miteinander zu verbinden. Die eine oder mehreren Metallisierungsschichten können aus einem leitfähigen Material ausgebildet sein, etwa einem Metall wie Kupfer, Kobalt, Aluminium, Gold, Kombinationen davon oder dergleichen. Die Interconnect-Struktur 254 kann durch einen Damascene-Prozess ausgebildet werden, beispielsweise einen Single-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen.
  • In einigen Ausführungsformen kann ein Kontaktpad 251 in der Interconnect-Struktur 254 ausgebildet werden, zu dem externe Verbindungen zu der Interconnect-Struktur 254 und den Vorrichtungen der aktiven Schicht 253 hergestellt werden. Das Kontaktpad 251 ist über der aktiven Oberfläche 253 angeordnet. Das Kontaktpad 251 kann Kupfer, Aluminium (z. B. 28K-Aluminium) oder ein anderes leitfähiges Material enthalten. Das Kontaktpad 251 muss in den nachfolgenden Figuren nicht ausdrücklich gezeigt sein.
  • In 4B wird ein Trägersubstrat 255 an die inaktive Oberfläche des Halbleitersubstrats 252 gebondet. Das Trägersubstrat 255 kann ein Bulk-Substrat oder einen Wafer aufweisen und kann aus einem Material wie Silizium, Keramik, wärmeleitendem Glas, einem Metall wie Kupfer oder Eisen oder dergleichen ausgebildet sein. Das Trägersubstrat 255 kann frei von jeglichen aktiven oder passiven Vorrichtungen sein. In einer Ausführungsform kann das Trägersubstrat 255 eine oder mehrere Metallisierungsschichten auf einer oberen Fläche des Trägersubstrats 255 aufweisen. In einigen Ausführungsformen ist das Trägersubstrat aus einem Material ausgebildet, das während eines CMP eine geringe Rückstandsmenge erzeugt, beispielsweise Silizium.
  • Das Trägersubstrat 255 wird an die inaktive Oberfläche des Halbleitersubstrats 252 unter Verwendung einer geeigneten Technik wie beispielsweise Fusionsbonden oder dergleichen gebondet. Beispielsweise kann in verschiedenen Ausführungsformen das Trägersubstrat 255 an das Halbleitersubstrat 252 unter Verwendung von Bondschichten 227a/b auf den Oberflächen des Trägersubstrats 255 bzw. des Halbleitersubstrats 252 gebondet werden. In einigen Ausführungsformen können die Bondschichten 227a/b jeweils Siliziumoxid enthalten, das auf den Oberflächen des Trägersubstrats 255 bzw. des Halbleitersubstrats 252 durch einen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen ausgebildet wird. In weiteren Ausführungsformen können die Bondschichten 227a/b durch die thermische Oxidation von Siliziumoberflächen auf dem Trägersubstrat 255 bzw. dem Halbleitersubstrat 252 ausgebildet werden.
  • Vor dem Bonden kann mindestens eine der Bondschichten 227a/b einer Oberflächenbehandlung unterzogen werden. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung ausgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung ferner einen Reinigungsprozess (z. B. ein Spülen mit entionisiertem Wasser oder dergleichen) umfassen, der auf eine oder beide Bondschichten 227a/b angewendet werden kann. Das Trägersubstrat 255 wird dann an dem Halbleitersubstrat 252 ausgerichtet und die beiden werden gegeneinander gepresst, um ein Vor-Bonden des Trägersubstrats 255 mit dem Halbleitersubstrat 252 einzuleiten. Das Vor-Bonden kann bei Raumtemperatur (zwischen etwa 21 Grad und etwa 25 Grad) ausgeführt werden. Die Bondzeit kann beispielsweise kürzer als etwa 1 Minute sein. Nach dem Vor-Bonden sind das Halbleitersubstrat 252 und das Trägersubstrat 255 aneinander gebondet. Der Bondprozess kann durch einen nachfolgenden Temperschritt verstärkt werden. Dies kann beispielsweise durch Erhitzen des Halbleitersubstrats 252 und des Trägersubstrats 255 auf eine Temperatur in einem Bereich von 140 °C bis 500 °C erfolgen. Die Bondschichten 227a/b müssen in den nachfolgenden Figuren nicht gezeigt sein.
  • 4C zeigt einen Dünnungsprozess, der auf das Trägersubstrat 255 angewendet wird, nachdem das Trägersubstrat 255 und das Halbleitersubstrat 252 wie zuvor in 4B gezeigt gebondet wurden. Der Dünnungsprozess kann Schleif- oder CMP-Prozesse oder andere geeignete Prozesse umfassen, die an einer Oberfläche des Trägersubstrats 255 durchgeführt werden, um die Dicke des Trägersubstrats 255 zu verringern. Nach dem Dünnungsprozess kann das Trägersubstrat 255 eine erste Substrathöhe S1 aufweisen.
  • In 4D sind leitfähige Verbinder 256 gezeigt, die in und/oder auf der Interconnect-Struktur 254 des unteren Wafers 250A liegen können. Zum Beispiel können die leitfähigen Verbinder 256 Teil einer oberen Metallisierungsschicht der Interconnect-Struktur 254 sein. Die leitfähigen Verbinder 256 können aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 256 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden.
  • Eine dielektrische Schicht 258 befindet sich in und/oder auf der Interconnect-Struktur 254. Zum Beispiel kann die dielektrische Schicht 258 eine obere dielektrische Schicht der Interconnect-Struktur 254 sein. Die dielektrische Schicht 258 verkapselt die leitfähigen Verbinder 256 seitlich. Die dielektrische Schicht 258 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer, dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 258 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Anfänglich kann die dielektrische Schicht 258 die leitfähigen Verbinder 256 vergraben, so dass sich die obere Fläche der dielektrischen Schicht 258 über den oberen Flächen der leitfähigen Verbinder 256 befindet. Die leitfähigen Verbinder 256 können durch die dielektrische Schicht 258 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 256 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 256 und der dielektrischen Schicht 258 (innerhalb von Prozessschwankungen) koplanar. In einer Ausführungsform ist eine erste Höhe H1 zwischen einer oberen Fläche der dielektrischen Schicht 258 und einer unteren Fläche des Halbleitersubstrats 252 kleiner oder gleich 140 µm.
  • In 4E wird der obere Die 250B an den unteren Wafer 250A gebondet, so dass eine SoIC-Vorrichtung (System-auf-integriertem-Chip-Vorrichtung) ausgebildet wird. Man beachte, dass Ausführungsformen auf andere dreidimensionale integrierte Schaltungs-Packages (3DIC-Packages) angewendet werden können. Der obere Die 250B kann in einem Wafer ausgebildet werden, der verschiedene Die-Bereiche aufweisen kann, die dann vereinzelt werden, so dass mehrere obere Dies 250B ausgebildet werden. Der obere Die 250B weist ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 auf und kann eine aktive Oberfläche 253 aufweisen, die denen ähneln, die für 4A beschrieben wurden. Außerdem kann der obere Die 250B leitfähige Verbinder 259 und eine dielektrische Schicht 260 aufweisen, die sich in und/oder auf der Interconnect-Struktur 254 des oberen Dies 250B befinden können. Die leitfähigen Verbinder 259 können unter Verwendung ähnlicher Prozesse und ähnlicher Materialien wie die leitfähigen Verbinder 256 ausgebildet werden. Die dielektrische Schicht 260 kann unter Verwendung ähnlicher Prozesse und ähnlicher Materialien wie die dielektrische Schicht 258 ausgebildet werden.
  • In einigen Ausführungsformen ist der obere Die 250B ein Logik-Die, und der untere Wafer 250A wird als Schnittstelle verwendet, um den Logik-Die mit Speichervorrichtungen (z. B. Speichervorrichtungen 11 der in 4I gezeigten HBM-Vorrichtung 100) zu verbinden und Befehle zwischen dem Logik-Die und den Speichervorrichtungen zu übertragen. In einigen Ausführungsformen werden der obere Die 250B und der untere Wafer 250A so gebondet, dass die aktiven Oberflächen 253 einander zugewandt sind (sie werden z. B. spiegelbildlich bzw. „Face-to-Face“ gebondet). Leitende Durchkontaktierungen 262 können durch den oberen Die 250B ausgebildet sein, um ein Herstellen externer Verbindungen zu dem Stapel 200 (nachfolgend in 4G gezeigt) zu ermöglichen. Die leitfähigen Durchkontaktierungen 262 können Substrat-Durchkontaktierungen (TSVs) sein, beispielsweise Silizium-Durchkontaktierungen oder dergleichen. Die leitfähigen Durchkontaktierungen 262 erstrecken sich so durch das Halbleitersubstrat 252 des oberen Dies 250B, dass sie physisch und elektrisch mit der einen oder den mehreren Metallisierungsschichten der Interconnect-Struktur 254 verbunden sind.
  • Der untere Wafer 250A wird an den oberen Die 250B beispielsweise unter Verwendung eines Hybridbondprozesses gebondet, der dem ähneln kann, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in der obigen 2C beschrieben wurde. Der Hybridbondprozess bondet die dielektrische Schicht 258 des unteren Wafers 250A durch Fusionsbonden direkt mit der dielektrischen Schicht 260 des oberen Dies 250B. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 258 und der dielektrischen Schicht 260 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 256 des unteren Wafers 250A und die leitfähigen Verbinder 259 des oberen Dies 250B direkt durch Metall-Metall-Direktbonden. Somit sind der untere Wafer 250A und der obere Die 250B elektrisch verbunden.
  • In 4F wird Isoliermaterial 264 über dem unteren Wafer 250A und dem oberen Die 250B ausgebildet. Das Isoliermaterial 264 umgibt den oberen Die 250B und kann ein Dielektrikum wie ein Siliziumoxid oder dergleichen enthalten, das durch einen CVD- oder PECVD-Prozess ausgebildet wird. Ein Planarisierungsschritt wie CMP oder dergleichen kann dann durchgeführt werden, um obere Flächen des Isoliermaterials 264 mit einer oberen Fläche des oberen Dies 250B zu einzuebnen. Der Planarisierungsschritt kann ferner die leitfähigen Durchkontaktierungen 262 des oberen Dies 250B freilegen.
  • 4G zeigt das Ausbilden von Kontaktpads 268 und einer dielektrischen Schicht 266 über dem Stapel 200. Die dielektrische Schicht 266 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 266 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die Kontaktpads 268 können für Verbindungen zu anderen Vorrichtungen verwendet werden. In einigen Ausführungsformen sind die Kontaktpads leitfähige Höcker, die zur Verwendung mit aufschmelzbaren Verbindern geeignet sind, beispielsweise Mikrohöcker, die sich durch die dielektrische Schicht 266 erstrecken. In der gezeigten Ausführungsform werden die Kontaktpads 268 durch die dielektrische Schicht 266 ausgebildet. Als ein Beispiel zum Ausbilden der Kontaktpads 268 werden Öffnungen in der dielektrischen Schicht 266 ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 266 und in der Öffnung ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Kontaktpads 268. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Kontaktpads 268. In einer Ausführungsform kann eine zweite Höhe H2 zwischen einer oberen Fläche der dielektrischen Schicht 266 und einer unteren Fläche der dielektrischen Schicht 260 in einem Bereich von 15 µm bis 30 µm liegen.
  • Nach dem Ausbilden der Kontaktpads 268 werden leitfähige Verbinder 270 auf den Kontaktpads 268 ausgebildet. Die leitfähigen Verbinder 270 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lotkugeln, Metallsäulen, Flip-Chip-Verbindungshöcker (C4-Höcker), durch ENEPIG-Technik (stromloses Nickelstromloses Palladium-Goldimmersions-Technik) ausgebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 270 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 270 ausgebildet, indem anfänglich eine Lotschicht durch Gasphasenabscheidung, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen ausgebildet wird. Nachdem eine Lotschicht auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 270 Metallsäulen (etwa Kupfersäulen) auf, die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen ausgebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess ausgebildet werden.
  • Als Ergebnis des Ausbildens des integrierten Schaltungs-Package 1000, das den oberen Die 250B, der an den unteren Wafer 250A gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und die HBM-Vorrichtung 100 aufweist, können Vorteile erreicht werden. Das integrierte Schaltungs-Package 1000 weist ferner das Trägersubstrat 255 über dem oberen Die 250B und dem unteren Wafer 250A auf. Die Gesamtdicke des oberen Dies 250B, des unteren Wafers 250A und des Trägersubstrats 255 ist größer oder gleich der Dicke der HBM-Vorrichtung 100. Diese Vorteile umfassen ein Ermöglichen einer ebeneren Oberfläche, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats 255 und der HBM-Vorrichtung 100 befestigt werden), um die Wärmeableitungseffizienz im integrierten Schaltungs-Package 1000 zu verbessern. Das Trägersubstrat 255 dient auch als Wärmeverteiler und leitet Wärme vom Stapel 200 ab. Außerdem kann das verwendete Trägersubstrat 255 eine beliebige Dicke aufweisen, so dass unterschiedliche Arten von Speichervorrichtungen aufgenommen werden können, die unterschiedliche Dicken aufweisen können.
  • In 4H werden der Stapel 200 und die HBM-Vorrichtung 100 unter Verwendung der leitfähigen Verbinder 270 bzw. der leitfähigen Verbinder 114 an eine Struktur 310 gebondet. Die Struktur 310 kann eine Umverteilungsstruktur aufweisen. Die Struktur 310 weist dielektrische Schichten 312 und Metallisierungsschichten 314 (manchmal als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) zwischen den dielektrischen Schichten 312 auf. Zum Beispiel kann die Struktur 310 mehrere Metallisierungsschichten 314 aufweisen, die durch jeweilige dielektrische Schichten 312 voneinander getrennt sind. Die Metallisierungsschichten 314 der Struktur 310 sind mit den Speichervorrichtungen 11 der HBM-Vorrichtungen 100 und dem oberen Die 250B und dem unteren Wafer 250A des Stapels 200 durch die leitfähigen Verbinder 114 bzw. die leitfähigen Verbinder 270 verbunden. Die leitfähigen Verbinder 270 und die leitfähigen Verbinder 114 können an Umverteilungsleitungen 370 der Struktur 310 gebondet werden, indem die leitfähigen Verbinder 270 und die leitfähigen Verbinder 114 unter Verwendung eines Flip-Chip-Bondprozesses aufgeschmolzen werden.
  • In einigen Ausführungsformen sind die dielektrischen Schichten 312 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, ein Polymer auf BCB-Basis oder dergleichen sein kann, und können unter Verwendung einer Lithographiemaske strukturiert werden. In weiteren Ausführungsformen sind die dielektrische Schichten 312 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG; oder dergleichen ausgebildet. Die dielektrischen Schichten 312 können durch Rotationsbeschichtung, Laminieren, CVD oder dergleichen oder eine Kombination davon ausgebildet werden. Die Metallisierungsschichten 314 weisen jeweils leitfähige Durchkontaktierungen und/oder Leiterbahnen auf. Die leitfähigen Durchkontaktierungen erstrecken sich durch die dielektrischen Schichten 312, und die Leiterbahnen erstrecken sich entlang der dielektrischen Schichten 312. Die leitfähigen Durchkontaktierungen und die Leiterbahnen können ein leitfähiges Material enthalten, das durch Plattieren ausgebildet werden kann, beispielsweise durch Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall oder eine Metalllegierung wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder Kombinationen davon enthalten.
  • An der Struktur 310 sind leitfähige Verbinder 382 ausgebildet. Die leitfähigen Verbinder 382 können mit Metallisierungsschichten 314 der Struktur 310 verbunden sein. Zum Beispiel können die leitfähigen Verbinder 382 auf Under-Bump-Metallisierungen (UBMs) 316 der Struktur 310 ausgebildet sein. Die leitfähigen Verbinder 382 können Lotkugeln und/oder -höcker aufweisen, beispielsweise C4-Höcker („Controlled Collapse Chip Connection“ bzw. Flip-Chip-Höcker) oder dergleichen. Die leitfähigen Verbinder 382 können aus einem leitfähigen Material ausgebildet sein, das aufschmelzbar ist, beispielsweise Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder einer Kombination davon. In einigen Ausführungsformen werden die leitfähigen Verbinder 382 ausgebildet, indem zunächst eine Lotschicht durch Verfahren wie Aufdampfen, Elektroplattieren, Drucken, Lottransfer, Kugelplatzierung oder dergleichen ausgebildet wird. Wenn eine Lotschicht auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um die leitfähigen Verbinder 382 in gewünschte Höckerformen zu formen.
  • Gemäß einer alternativen Ausführungsform kann die Struktur 310 einen Interposer und eine Umverteilungsstruktur auf dem Interposer umfassen. Der Stapel 200 und die HBM-Vorrichtung 100 können unter Verwendung der leitfähigen Verbinder 270 bzw. der leitfähigen Verbinder 114 an die obersten Umverteilungsleitungen der Umverteilungsstruktur gebondet werden. Auf diese Weise können der untere Wafer 250A und der obere Die 250B des Stapels 200 und die Speichervorrichtungen 11 des HBM-Vorrichtungen 100 durch die leitfähigen Verbinder 270, die leitfähigen Verbinder 114 und die Umverteilungsstruktur mit leitfähigen Durchkontaktierungen des Interposers verbunden werden.
  • In 4I wird dann eine Verkapselung 272 auf und um die verschiedenen Komponenten herum ausgebildet. Nach dem Ausbilden verkapselt die Verkapselung 272 den Stapel 200 und die HBM-Vorrichtung 100. Die Verkapselung 272 umgibt auch die leitfähigen Verbinder 270 und die leitfähigen Verbinder 114. Die Verkapselung 272 kann eine Formmasse, ein Epoxidharz oder dergleichen sein. Die Verkapselung 272 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden und kann so ausgebildet werden, dass der Stapel 200 und die HBM-Vorrichtung 100 vergraben bzw. bedeckt sind. Die Verkapselung 272 kann in flüssiger oder halbflüssiger Form aufgebracht und anschließend gehärtet werden. Ein Planarisierungsprozess kann dann an der Verkapselung 272 durchgeführt werden, so dass eine obere Fläche der HBM-Vorrichtung 100 und eine obere Fläche des Trägersubstrats 255 freigelegt werden. Nach dem Planarisierungsprozess sind die oberen Flächen der HBM-Vorrichtung 100, des Trägersubstrats 255 und der Verkapselung 272 (innerhalb von Prozessschwankungen) koplanar. Der Planarisierungsprozess kann beispielsweise ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein. In einer Ausführungsform kann eine dritte Höhe H3 der HBM-Vorrichtung 100 größer als 900 µm sein. In einer Ausführungsform ist die Summe der ersten Höhe H1, der zweiten Höhe H2 und der ersten Substrathöhe S1 größer oder gleich der dritten Höhe H3. In einer Ausführungsform befindet sich eine obere Fläche des Trägersubstrats 255 auf gleicher Höhe wie eine obere Fläche der HBM-Vorrichtung 100. In einer Ausführungsform liegt die obere Fläche des Trägersubstrats 255 höher als die obere Fläche der HBM-Vorrichtung 100. Das Trägersubstrat 255 dient als Wärmeverteiler und leitet Wärme vom Stapel 200 ab. Aufgrund der freiliegenden oberen Fläche des Trägersubstrats 255 kann eine größere Wärmemenge durch das Trägersubstrat 255 abgeleitet werden und die Zuverlässigkeit des Stapels 200 wird verbessert.
  • Gemäß einer alternativen Ausführungsform kann vor dem Ausbilden der Verkapselung 272 eine Unterfüllung zwischen der Struktur 310 und der HBM-Vorrichtung 100 und dem Stapel 200 ausgebildet werden. Die Unterfüllung kann die leitfähigen Verbinder 270 und die leitfähigen Verbinder 114 umgeben und kann Belastungen verringern und die Verbindungen schützen, die aus dem Aufschmelzen der leitfähigen Verbinder 270 und der leitfähigen Verbinder 114 resultieren. Die Unterfüllung kann durch einen Kapillarflussprozess ausgebildet werden, nachdem die HBM-Vorrichtung 100 und der Stapel 200 befestigt wurden, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor die HBM-Vorrichtung 100 und der Stapel 200 befestigt werden. Das Material der Unterfüllung kann ein flüssiges Epoxid, ein verformbares Gel, Silikongummi, dergleichen oder eine Kombination davon sein. Für die Unterfüllung kann jedoch jedes geeignete Material verwendet werden.
  • Immer noch unter Bezugnahme auf 4I wird das integrierte Schaltungs-Package 1000 dann unter Verwendung der leitfähigen Verbinder 382 auf einem Packagesubstrat 386 montiert. Das Packagesubstrat 386 weist einen Substratkern 384 und Bondpads 388 über dem Substratkern 384 auf. Der Substratkern 384 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ können auch Verbindungsmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Zusätzlich kann der Substratkern 384 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktischem Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon auf. Der Substratkern 384 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern, etwa einem Kern aus glasfaserverstärktem Harz. Ein Beispiel für ein Kernmaterial ist ein Glasfaserharz wie FR4. Alternativen für das Kernmaterial enthalten Bismaleimid-Triazin-BT-Harz oder alternativ andere PCB-Materialien oder -Filme. Aufbaufolien wie ABF oder andere Laminate können für den Substratkern 384 verwendet werden.
  • Der Substratkern 384 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Eine große Vielzahl von Vorrichtungen wie Transistoren, Kondensatoren, Widerständen, Kombinationen davon und dergleichen können verwendet werden, um die strukturellen und funktionalen Anforderungen des Designs für den Vorrichtungsstapel zu erfüllen. Die Vorrichtungen können unter Verwendung beliebiger geeigneter Verfahren hergestellt werden.
  • Der Substratkern 384 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) aufweisen, wobei die Bondpads 388 räumlich und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen verbunden sind. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet sein und so ausgelegt sein, dass sie die verschiedenen Vorrichtungen verbinden, so dass funktionale Schaltungen ausgebildet sind. Die Metallisierungsschichten können aus abwechselnden Schichten aus einem Dielektrikum (z. B. einem Low-k-Dielektrikum) und leitfähigem Material (z. B. Kupfer) ausgebildet sein, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden, und können durch einen beliebigen geeigneten Prozess (z. B. Abscheidung, Damascene, Dual-Damascene oder ähnliches) ausgebildet werden. In einigen Ausführungsformen ist der Substratkern 384 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • In einigen Ausführungsformen werden die leitfähigen Verbinder 382 aufgeschmolzen, um die leitfähigen Verbinder 382 an den Bondpads 488 zu befestigen. Die leitfähigen Verbinder 382 verbinden das Packagesubstrat 386, beispielsweise die Metallisierungsschichten im Substratkern 384, elektrisch und/oder physisch mit dem integrierten Schaltungs-Package 1000. In einigen Ausführungsformen wird ein Lötstopplack auf dem Substratkern 384 ausgebildet. Die leitfähigen Verbinder 382 können so in Öffnungen in dem Lötstopplack angeordnet sein, dass sie elektrisch und mechanisch mit den Bondpads 388 verbunden werden. Der Lötstopplack kann verwendet werden, um Bereiche des Substratkerns 384 vor äußeren Beschädigungen zu schützen.
  • In einigen Ausführungsformen kann eine Unterfüllung zwischen dem integrierten Schaltungs-Package 1000 und dem Packagesubstrat 386 ausgebildet werden und die leitfähigen Verbinder 382 umgeben, um Spannungen zu verringern und die Verbindungen zu schützen, die beim Aufschmelzen der leitfähigen Verbinder 382 erzeugt wurden. Die Unterfüllung kann durch einen Kapillarflussprozess ausgebildet werden, nachdem das integrierte Schaltungs-Package 1000 befestigt wurde, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor das integrierte Schaltungs-Package 1000 befestigt wird. Die leitfähigen Verbinder 382 können einen Epoxidfluss (nicht gezeigt) aufweisen, der darauf ausgebildet wird, bevor sie aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxidflusses verbleibt, nachdem das integrierten Schaltungs-Package 1000 an dem Packagesubstrat 386 befestigt wurde. Dieser verbleibende Epoxidanteil kann als die Unterfüllung dienen.
  • Das integrierte Schaltungs-Package 1000, das die HBM-Vorrichtung 100 und den Stapel 200 aufweist, ist ein Beispiel für ein dreidimensionales integriertes Schaltungs-Package (3DIC-Package). Die hierin beschriebenen Ausführungsformen können auf Ausführungsformen angewendet werden, die ein Chip-auf-Wafer-Package (CoW-Package), ein Chip-auf-Wafer-auf-Substrat-Package (CoWoS-Package), ein integriertes Fan-Out-Package (InFO-Package) oder dergleichen aufweisen, sind aber nicht darauf beschränkt.
  • 5A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 2000, bei dem ein Stapel 400 und eine HBM-Vorrichtung 100 gezeigt sind, die mit einer Struktur 310 unter Verwendung von leitfähigen Verbindern 270 bzw. leitfähigen Verbindern 114 gebondet und elektrisch verbunden sind. Die 5B bis 5H zeigen Querschnittsansichten von Zwischenschritten beim Ausbilden des Stapels 400 gemäß einer alternativen Ausführungsform. Sofern nicht anders angegeben, stehen gleiche Bezugszeichen in dem integrierten Schaltungs-Package 2000 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in den 4A bis 4I gezeigten Ausführungsform, die durch gleiche Prozesse ausgebildet werden, und sofern nicht anders angegeben stehen gleiche Bezugszeichen in dem Stapel 400 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in dem Stapel 200 der 4A bis 4I, die durch gleiche Prozesse ausgebildet werden. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • In 5B sind ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 über dem Halbleitersubstrat 252 gezeigt, ähnlich denen, die zuvor in 4A gezeigt wurden. In 5C wird ein Trägersubstrat 255 an eine inaktive Oberfläche des Halbleitersubstrats 252 gebondet. Das Trägersubstrat 255 kann ein Bulk-Substrat oder einen Wafer aufweisen und kann aus einem Material wie Silizium, Keramik, wärmeleitendem Glas, einem Metall wie Kupfer oder Eisen oder dergleichen ausgebildet sein. Das Trägersubstrat 255 kann frei von jeglichen aktiven oder passiven Vorrichtungen sein. In einer Ausführungsform kann das Trägersubstrat 255 eine oder mehrere Metallisierungsschichten auf einer oberen Fläche des Trägersubstrats 255 aufweisen. In einigen Ausführungsformen ist das Trägersubstrat aus einem Material ausgebildet, das während eines CMP eine geringe Rückstandsmenge erzeugt, beispielsweise Silizium.
  • Das Trägersubstrat 255 wird an die inaktive Oberfläche des Halbleitersubstrats 252 unter Verwendung einer geeigneten Technik wie Hybridbonden oder dergleichen gebondet. Zum Beispiel wird eine dielektrische Schicht 274 über dem Trägersubstrat 255 ausgebildet und eine dielektrische Schicht 276 wird über dem Halbleitersubstrat 252 ausgebildet. Die dielektrische Schicht 274 und die dielektrische Schicht 276 können aus einem Oxid, einem Nitrid, einem Karbid, einem Polymer oder dergleichen oder einer Kombination davon bestehen. Die dielektrischen Schichten 274 und 276 können beispielsweise durch Rotationsbeschichtung, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die dielektrischen Schichten 274 und 276 können dann strukturiert und Öffnungen in den dielektrischen Schichten 274 und 276 ausgebildet werden. Leitfähige Verbinder 280 werden dann in der dielektrischen Schicht 276 ausgebildet und leitfähige Verbinder 278 werden in der dielektrischen Schicht 274 ausgebildet. Die leitfähigen Verbinder 278 und 280 sind aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 278 und 280 können leitfähige Säulen, Pads oder dergleichen aufweisen, mit denen externe Verbindungen hergestellt werden. Die leitfähigen Verbinder 278 können durch die dielektrische Schicht 274 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 278 zu entfernen, und die leitfähigen Verbinder 280 können durch einen Entfernungsprozess durch die dielektrische Schicht 276 freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 280 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind obere Flächen der Die-Verbinder 278 und der dielektrischen Schicht 274 (innerhalb von Prozessschwankungen) koplanar und obere Flächen der Die-Verbinder 280 und der dielektrischen Schicht 276 sind (innerhalb von Prozessschwankungen) koplanar.
  • Der Hybridbondprozess bondet dann die dielektrische Schicht 274 des Trägersubstrats 255 durch Fusionsbonden direkt mit der dielektrischen Schicht 276 des Halbleitersubstrats 252. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 274 und der dielektrischen Schicht 276 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 278 des Trägersubstrats 255 durch Metall-Metall-Direktbonden direkt mit den leitfähigen Verbindern 280 des Halbleitersubstrats 252. Der Hybridbondprozess kann dem ähneln, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in 2C oben beschrieben wurde.
  • 5D zeigt einen Dünnungsprozess, der auf das Trägersubstrat 255 angewendet wird, nachdem das Trägersubstrat 255 und das Halbleitersubstrat 252 wie zuvor in 5C gezeigt gebondet wurden. Der Dünnungsprozess kann Schleif- oder CMP-Prozesse oder andere geeignete Prozesse umfassen, die an einer Oberfläche des Trägersubstrats 255 durchgeführt werden, um die Dicke des Trägersubstrats 255 zu verringern. Nach dem Dünnungsprozess kann die Höhe zwischen einer oberen Fläche des Trägersubstrats 255 und einer unteren Fläche der dielektrischen Schicht 274 eine zweite Substrathöhe S2 sein.
  • In 5E werden leitfähige Verbinder 256 in und/oder auf der Interconnect-Struktur 254 ausgebildet, so dass ein unterer Wafer 450A ausgebildet ist. Zum Beispiel können die leitfähigen Verbinder 256 Teil einer oberen Metallisierungsschicht der Interconnect-Struktur 254 sein. Die leitfähigen Verbinder 256 können aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 256 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden.
  • Eine dielektrische Schicht 258 befindet sich in und/oder auf der Interconnect-Struktur 254. Zum Beispiel kann die dielektrische Schicht 258 eine obere dielektrische Schicht der Interconnect-Struktur 254 sein. Die dielektrische Schicht 258 verkapselt die leitfähigen Verbinder 256 seitlich. Die dielektrische Schicht 258 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer, dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 258 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Anfänglich kann die dielektrische Schicht 258 die leitfähigen Verbinder 256 vergraben, so dass sich die obere Fläche der dielektrischen Schicht 258 über den oberen Flächen der leitfähigen Verbinder 256 befindet. Die leitfähigen Verbinder 256 können durch die dielektrische Schicht 258 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 256 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 256 und der dielektrischen Schicht 258 (innerhalb von Prozessschwankungen) koplanar. In einer Ausführungsform kann eine vierte Höhe H4 zwischen einer oberen Fläche der dielektrischen Schicht 258 und einer unteren Fläche der dielektrischen Schicht 276 kleiner oder gleich 780 µm sein.
  • In 5F wird ein oberer Die 450B an den unteren Wafer 450A gebondet, so dass eine SoIC-Vorrichtung (System-auf-integriertem-Chip-Vorrichtung) ausgebildet wird. Man beachte, dass Ausführungsformen auf andere dreidimensionale integrierte Schaltungs-Packages (3DIC-Packages) angewendet werden können. Der obere Die 450B kann in einem Wafer ausgebildet werden, der verschiedene Die-Bereiche aufweisen kann, die dann vereinzelt werden, so dass mehrere obere Dies 450B ausgebildet werden. Der obere Die 450B weist ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 auf und kann eine aktive Oberfläche 253 aufweisen, die denen ähneln, die für 4A beschrieben wurden. Außerdem kann der obere Die 450B leitfähige Verbinder 259 und eine dielektrische Schicht 260 aufweisen, die sich in und/oder auf der Interconnect-Struktur 254 des oberen Dies 450B befinden können. Die leitfähigen Verbinder 259 können unter Verwendung ähnlicher Prozesse und ähnlicher Materialien wie die leitfähigen Verbinder 256 ausgebildet werden. Die dielektrische Schicht 260 kann unter Verwendung ähnlicher Prozesse und ähnlicher Materialien wie die dielektrische Schicht 258 ausgebildet werden.
  • In einigen Ausführungsformen ist der obere Die 450B ein Logik-Die und der untere Wafer 450A wird als Schnittstelle verwendet, um den Logik-Die mit Speichervorrichtungen (z. B. Speichervorrichtungen 11 der in 5A gezeigten HBM-Vorrichtung 100) zu verbinden und Befehle zwischen dem Logik-Die und den Speichervorrichtungen zu übertragen. In einigen Ausführungsformen werden der obere Die 450B und der untere Wafer 450A so gebondet, dass die aktiven Oberflächen 253 einander zugewandt sind (sie werden z. B. spiegelbildlich bzw. „Face-to-Face“ gebondet). Leitende Durchkontaktierungen 262 können durch den oberen Die 450B ausgebildet sein, um ein Herstellen externer Verbindungen zu dem Stapel 400 (nachfolgend in 5H gezeigt) zu ermöglichen. Die leitfähigen Durchkontaktierungen 262 können Substrat-Durchkontaktierungen (TSVs) sein, beispielsweise Silizium-Durchkontaktierungen oder dergleichen. Die leitfähigen Durchkontaktierungen 262 erstrecken sich so durch das Halbleitersubstrat 252 des oberen Dies 450B, dass sie physisch und elektrisch mit der einen oder den mehreren Metallisierungsschichten der Interconnect-Struktur 254 verbunden sind.
  • Der untere Wafer 450A wird an den oberen Die 450B beispielsweise unter Verwendung eines Hybridbondprozesses gebondet, der dem ähneln kann, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in der obigen 2C beschrieben wurde. Der Hybridbondprozess bondet die dielektrische Schicht 258 des unteren Wafers 450A durch Fusionsbonden direkt mit der dielektrischen Schicht 260 des oberen Dies 450B. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 258 und der dielektrischen Schicht 260 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 256 des unteren Wafers 450A und die leitfähigen Verbinder 259 des oberen Dies 450B direkt durch Metall-Metall-Direktbonden. Somit sind der untere Wafer 450A und der obere Die 450B elektrisch verbunden.
  • In 5G wird Isoliermaterial 264 über dem unteren Wafer 450A und dem oberen Die 450B ausgebildet. Das Isoliermaterial 264 umgibt den oberen Die 450B und kann ein Dielektrikum wie ein Siliziumoxid oder dergleichen enthalten, das durch einen CVD- oder PECVD-Prozess ausgebildet wird. Ein Planarisierungsschritt wie CMP oder dergleichen kann dann durchgeführt werden, um obere Flächen des Isoliermaterials 264 mit einer oberen Fläche des oberen Dies 4508 zu einzuebnen. Der Planarisierungsschritt kann ferner die leitfähigen Durchkontaktierungen 262 des oberen Dies 4508 freilegen.
  • 5H zeigt das Ausbilden von Kontaktpads 268 und einer dielektrischen Schicht 266 über dem Stapel 400. Die dielektrische Schicht 266 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 266 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die Kontaktpads 268 können für Verbindungen zu anderen Vorrichtungen verwendet werden. In einigen Ausführungsformen sind die Kontaktpads leitfähige Höcker, die zur Verwendung mit aufschmelzbaren Verbindern geeignet sind, beispielsweise Mikrohöcker, die sich durch die dielektrische Schicht 266 erstrecken. In der gezeigten Ausführungsform werden die Kontaktpads 268 durch die dielektrische Schicht 266 ausgebildet. Als ein Beispiel zum Ausbilden der Kontaktpads 268 werden Öffnungen in der dielektrischen Schicht 266 ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 266 und in der Öffnung ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Kontaktpads 268. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Kontaktpads 268. In einer Ausführungsform kann eine fünfte Höhe H5 zwischen einer oberen Fläche der dielektrischen Schicht 266 und einer unteren Fläche der dielektrischen Schicht 260 in einem Bereich von 15 µm bis 30 µm liegen. In einer Ausführungsform ist die Summe der vierten Höhe H4, der fünften Höhe H5 und der zweiten Substrathöhe S2 größer oder gleich der dritten Höhe H3. In einer Ausführungsform befindet sich eine obere Fläche des Trägersubstrats 255 auf gleicher Höhe wie eine obere Fläche der HBM-Vorrichtung 100. In einer Ausführungsform liegt die obere Fläche des Trägersubstrats 255 höher als die obere Fläche der HBM-Vorrichtung 100.
  • Nach dem Ausbilden der Kontaktpads 268 werden leitfähige Verbinder 270 auf den Kontaktpads 268 ausgebildet. Die leitfähigen Verbinder 270 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lotkugeln, Metallsäulen, Flip-Chip-Verbindungshöcker (C4-Höcker), durch ENEPIG-Technik (stromloses Nickelstromloses Palladium-Goldimmersions-Technik) ausgebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 270 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 270 ausgebildet, indem anfänglich eine Lotschicht durch Gasphasenabscheidung, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen ausgebildet wird. Nachdem eine Lotschicht auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 270 Metallsäulen (etwa Kupfersäulen) auf, die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen ausgebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess ausgebildet werden.
  • Als Ergebnis des Ausbildens des integrierten Schaltungs-Package 2000, das den oberen Die 450B, der an den unteren Wafer 450A gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und die HBM-Vorrichtung 100 aufweist, können Vorteile erreicht werden. Das integrierte Schaltungs-Package 2000 weist ferner das Trägersubstrat 255 über dem oberen Die 450B und dem unteren Wafer 450A auf. Die Gesamtdicke des oberen Dies 450B, des unteren Wafers 450A und des Trägersubstrats 255 ist größer oder gleich der Dicke der HBM-Vorrichtung 100. Diese Vorteile umfassen ein Ermöglichen einer ebeneren Oberfläche, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats 255 und der HBM-Vorrichtung 100 befestigt werden), um die Wärmeableitungseffizienz im integrierten Schaltungs-Package 2000 zu verbessern. Das Trägersubstrat 255 dient auch als Wärmeverteiler und leitet Wärme vom Stapel 400 ab. Aufgrund der freiliegenden oberen Fläche des Trägersubstrats 255 kann eine größere Wärmemenge durch das Trägersubstrat 255 abgeleitet werden und die Zuverlässigkeit des Stapels 400 wird verbessert. Außerdem kann das verwendete Trägersubstrat 255 eine beliebige Dicke aufweisen, so dass unterschiedliche Arten von Speichervorrichtungen aufgenommen werden können, die unterschiedliche Dicken aufweisen können.
  • 6A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 3000, bei dem ein Stapel 500 und eine HBM-Vorrichtung 100 gezeigt sind, die mit einer Struktur 310 unter Verwendung von leitfähigen Verbindern 270 bzw. leitfähigen Verbindern 114 gebondet und elektrisch verbunden sind. Die 6B bis 6G zeigen Querschnittsansichten von Zwischenschritten beim Ausbilden des Stapels 500 gemäß einer alternativen Ausführungsform. Sofern nicht anders angegeben, stehen gleiche Bezugszeichen in dem integrierten Schaltungs-Package 3000 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in den 4A bis 4I gezeigten Ausführungsform, die durch gleiche Prozesse ausgebildet werden, und sofern nicht anders angegeben stehen gleiche Bezugszeichen in dem Stapel 500 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in dem Stapel 200 der 4A bis 4I, die durch gleiche Prozesse ausgebildet werden. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • 6B zeigt eine Querschnittsansicht eines unteren Wafers 550A. Jeder untere Wafer 550A kann einen Logik-Die (z. B. eine Zentraleinheit (CPU), eine Grafikverarbeitungseinheit (GPU), einen Mikrocontroller usw.), einen Speicher-Die (z. B. einen DRAM-Die (dynamischen Direktzugriffsspeicher-Die), einen SRAM-Die (statischen Direktzugriffsspeicher-Die) usw.), einen Leistungssteuerungs-Die (z. B. einen PMIC-Die (integrierten Leistungssteuerungsschaltungs-Die)), einen Hochfrequenz-Die (HF-Die), einen Schnittstellen-Die, einen Sensor-Die, einen Mikrosystem-Die (MEMS-Die), einen Signalverarbeitungs-Die (z. B. einen digitalen Signalverarbeitungs-Die (DSP-Die)), einen Front-End-Die (z. B. einen analogen Front-End-Die (AFE-Die)), dergleichen oder Kombinationen davon aufweisen. Der untere Wafer 550A kann verschiedene Die-Bereiche aufweisen, die in nachfolgenden Schritten vereinzelt werden, so dass mehrere Die-Bereiche ausgebildet werden.
  • In 6B sind ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 über dem Halbleitersubstrat 252 gezeigt. Das Halbleitersubstrat 252 kann ein Substrat aus Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiterauf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat 252 kann andere Halbleitermaterialien enthalten, beispielsweise Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon. Es können auch andere Substrate wie Mehrschicht- oder Gradientsubstrate verwendet werden. Das Halbleitersubstrat 252 weist eine aktive Oberfläche 253 (z. B. die nach oben gerichtete Oberfläche in 6B) und eine inaktive Oberfläche (z. B. die nach unten gerichtete Oberfläche in 6B) auf. Die aktive Oberfläche 253 kann auch als aktive Vorrichtungsschicht 253 bezeichnet werden. Vorrichtungen befinden sich an der aktiven Oberfläche 253 des Halbleitersubstrats 252. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Oberfläche kann frei von Vorrichtungen sein.
  • Die Interconnect-Struktur 254 befindet sich über der aktiven Oberfläche 253 des Halbleitersubstrats 252 und wird verwendet, um die Vorrichtungen des Halbleitersubstrats 252 elektrisch zu verbinden, so dass eine integrierte Schaltung ausgebildet ist. Die Interconnect-Struktur 254 kann eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsschichten in der einen oder den mehreren dielektrischen Schichten aufweisen. Geeignete Dielektrika für die dielektrischen Schichten enthalten Oxide wie beispielsweise Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen davon wie beispielsweise Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid, Siliziumoxykarbonitrid oder dergleichen. Es können auch andere Dielektrika verwendet werden, beispielsweise ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein Polymer auf Benzocyclobuten-Basis (BCB-Basis) oder dergleichen. Die eine oder mehreren Metallisierungsschichten können leitfähige Durchkontaktierungen und/oder Leiterbahnen aufweisen, um die Vorrichtungen des Halbleitersubstrats 252 miteinander zu verbinden. Die eine oder mehreren Metallisierungsschichten können aus einem leitfähigen Material ausgebildet sein, etwa einem Metall wie Kupfer, Kobalt, Aluminium, Gold, Kombinationen davon oder dergleichen. Die Interconnect-Struktur 254 kann durch einen Damascene-Prozess ausgebildet werden, beispielsweise einen Single-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen.
  • In einigen Ausführungsformen kann ein Kontaktpad 251 in der Interconnect-Struktur 254 ausgebildet werden, zu dem externe Verbindungen zu der Interconnect-Struktur 254 und den Vorrichtungen der aktiven Schicht 253 hergestellt werden. Das Kontaktpad 251 ist über der aktiven Oberfläche 253 angeordnet. Das Kontaktpad 251 kann Kupfer, Aluminium (z. B. 28K-Aluminium) oder ein anderes leitfähiges Material enthalten. Das Kontaktpad 251 muss in den nachfolgenden Figuren nicht ausdrücklich gezeigt sein.
  • Leitende Durchkontaktierungen 262 können durch den unteren Wafer 550A ausgebildet sein, um ein Herstellen von externen Verbindungen zu dem Stapel 500 (nachfolgend in 6G gezeigt) zu ermöglichen. Die leitfähigen Durchkontaktierungen 262 können Substrat-Durchkontaktierungen (TSVs) sein, beispielsweise Silizium-Durchkontaktierungen oder dergleichen. Die leitfähigen Durchkontaktierungen 262 erstrecken sich so durch das Halbleitersubstrat 252 des unteren Wafers 550A, dass sie physisch und elektrisch mit der einen oder den mehreren Metallisierungsschichten der Interconnect-Struktur 254 verbunden sind.
  • Weiterhin bezugnehmend auf 6B sind leitfähige Verbinder 259 gezeigt, die sich in und/oder auf der Interconnect-Struktur 254 des unteren Wafers 550A befinden können. Zum Beispiel können die leitfähigen Verbinder 259 Teil einer oberen Metallisierungsschicht der Interconnect-Struktur 254 sein. Die leitfähigen Verbinder 259 können aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 259 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden.
  • Eine dielektrische Schicht 260 befindet sich in und/oder auf der Interconnect-Struktur 254. Zum Beispiel kann die dielektrische Schicht 260 eine obere dielektrische Schicht der Interconnect-Struktur 254 sein. Die dielektrische Schicht 260 verkapselt die leitfähigen Verbinder 259 seitlich. Die dielektrische Schicht 260 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer, dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 260 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Anfänglich kann die dielektrische Schicht 260 die leitfähigen Verbinder 259 vergraben, so dass sich die obere Fläche der dielektrischen Schicht 260 über den oberen Flächen der leitfähigen Verbinder 259 befindet. Die leitfähigen Verbinder 259 können durch die dielektrische Schicht 260 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 259 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 259 und der dielektrischen Schicht 260 (innerhalb von Prozessschwankungen) koplanar.
  • In 6C wird ein oberer Die 550B an den unteren Wafer 550A gebondet, so dass eine SoIC-Vorrichtung (System-auf-integriertem-Chip-Vorrichtung) ausgebildet wird. Man beachte, dass Ausführungsformen auf andere dreidimensionale integrierte Schaltungs-Packages (3DIC-Packages) angewendet werden können. Der obere Die 550B kann in einem Wafer ausgebildet werden, der verschiedene Die-Bereiche aufweisen kann, die dann vereinzelt werden, so dass mehrere obere Dies 550B ausgebildet werden. Der obere Die 550B weist ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 auf und kann eine aktive Oberfläche 253 aufweisen, die denen ähneln, die für 6B beschrieben wurden. Außerdem kann der obere Die 550B leitfähige Verbinder 256 und eine dielektrische Schicht 258 aufweisen, die sich in und/oder auf der Interconnect-Struktur 254 des oberen Dies 550B befinden können. Die leitfähigen Verbinder 256 können unter Verwendung gleicher Prozesse und gleicher Materialien wie die leitfähigen Verbinder 259 (vorher in 6B beschrieben) ausgebildet werden. Die dielektrische Schicht 258 kann unter Verwendung gleicher Prozesse und gleicher Materialien wie die dielektrische Schicht 260 (vorher in 6B beschrieben) ausgebildet werden. In einer Ausführungsform weist der obere Die 550B eine sechste Höhe H6 auf, die kleiner oder gleich 780 µm sein kann.
  • In einigen Ausführungsformen ist der obere Die 550B ein Logik-Die und der untere Wafer 550A wird als Schnittstelle verwendet, um den Logik-Die mit Speichervorrichtungen (z. B. Speichervorrichtungen 11 der in 6A gezeigten HBM-Vorrichtung 100) zu verbinden und Befehle zwischen dem Logik-Die und den Speichervorrichtungen zu übertragen. In einigen Ausführungsformen werden der obere Die 550B und der untere Wafer 550A so gebondet, dass die aktiven Oberflächen 253 einander zugewandt sind (sie werden z. B. spiegelbildlich bzw. „Face-to-Face“ gebondet).
  • Der untere Wafer 550A wird an den oberen Die 550B zum Beispiel unter Verwendung eines Hybridbondprozesses gebondet, der dem ähneln kann, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in 2C oben beschrieben wurde. Der Hybridbondprozess bondet die dielektrische Schicht 260 des unteren Wafers 550A durch Fusionsbonden direkt mit der dielektrischen Schicht 258 des oberen Dies 550B. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 260 und der dielektrischen Schicht 258 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 259 des unteren Wafers 550A und die leitfähigen Verbinder 256 des oberen Dies 550B direkt durch Metall-Metall-Direktbonden. Somit sind der untere Wafer 550A und der obere Die 550B elektrisch verbunden.
  • In 6D wird Isoliermaterial 222 über dem unteren Wafer 550A und dem oberen Die 550B ausgebildet. Das Isoliermaterial 222 umgibt den oberen Die 550B und kann ein Dielektrikum wie ein Siliziumoxid oder dergleichen enthalten, das durch einen CVD- oder PECVD-Prozess ausgebildet wird. Ein Planarisierungsschritt wie CMP oder dergleichen kann dann durchgeführt werden, um obere Flächen des Isoliermaterials 222 mit einer oberen Fläche des oberen Dies 550B zu einzuebnen.
  • In 6E wird ein Trägersubstrat 255 an obere Flächen des Isoliermaterials 222 und die inaktive Oberfläche des Halbleitersubstrats 252 des oberen Dies 550B gebondet. Das Trägersubstrat 255 kann ein Bulk-Substrat oder einen Wafer aufweisen und kann aus einem Material wie Silizium, Keramik, wärmeleitendem Glas, einem Metall wie Kupfer oder Eisen oder dergleichen ausgebildet sein. Das Trägersubstrat 255 kann frei von jeglichen aktiven oder passiven Vorrichtungen sein. In einer Ausführungsform kann das Trägersubstrat 255 eine oder mehrere Metallisierungsschichten auf einer oberen Fläche des Trägersubstrats 255 aufweisen. In einigen Ausführungsformen ist das Trägersubstrat aus einem Material ausgebildet, das während eines CMP eine geringe Rückstandsmenge erzeugt, beispielsweise Silizium. In einer Ausführungsform kann die Höhe des Trägersubstrats 255 eine dritte Substrathöhe S3 sein.
  • Das Trägersubstrat 255 wird an die oberen Flächen des Isoliermaterials 222 und die inaktive Oberfläche des Halbleitersubstrats 252 des oberen Dies 550B unter Verwendung einer geeigneten Technik wie Fusionsbonden oder dergleichen gebondet. Zum Beispiel kann das Trägersubstrat 255 in verschiedenen Ausführungsformen mit dem Halbleitersubstrat 252 und dem Isoliermaterial 222 unter Verwendung einer Klebeschicht 227a auf der Oberfläche des Trägersubstrats 255 und einer Klebeschicht 227b auf den Oberflächen des Halbleitersubstrats 252 und des Isoliermaterials 222 gebondet werden. In einigen Ausführungsformen können die Bondschichten 227a/b jeweils Siliziumoxid enthalten, das auf den Oberflächen des Halbleitersubstrats 252, des Isoliermaterials 222 und des Trägersubstrats 255 durch einen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen ausgebildet wird. In weiteren Ausführungsformen kann ein Teil der Bondschicht 227b auf dem Halbleitersubstrat 252 und der Bondschicht 227a auf dem Trägersubstrat 255 durch die thermische Oxidation von Siliziumoberflächen auf dem Halbleitersubstrat 252 bzw. dem Trägersubstrat 255 ausgebildet werden.
  • Vor dem Bonden kann mindestens eine der Bondschichten 227a/b einer Oberflächenbehandlung unterzogen werden. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung ausgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung ferner einen Reinigungsprozess (z. B. ein Spülen mit entionisiertem Wasser oder dergleichen) umfassen, der auf mindestens eine der Bondschichten 227a/b angewendet werden kann. Das Trägersubstrat 255 wird dann an dem Halbleitersubstrat 252 und dem Isoliermaterial 222 ausgerichtet und sie werden gegeneinander gepresst, um ein Vor-Bonden des Trägersubstrats 255 mit dem Halbleitersubstrat 252 und dem Isoliermaterial 222 einzuleiten. Das Vor-Bonden kann bei Raumtemperatur (zwischen etwa 21 Grad und etwa 25 Grad) ausgeführt werden. Die Bondzeit kann beispielsweise kürzer als etwa 1 Minute sein. Nach dem Vor-Bonden sind das Halbleitersubstrat 252 und das Isoliermaterial 222 an das Trägersubstrat 255 gebondet. Der Bondprozess kann durch einen nachfolgenden Temperschritt verstärkt werden. Dies kann beispielsweise durch Erhitzen des Halbleitersubstrats 252, des Isoliermaterials 222 und des Trägersubstrats 255 auf eine Temperatur in einem Bereich von 140 °C bis 500 °C erfolgen. Die Bondschichten 227a/b müssen in den nachfolgenden Figuren nicht gezeigt sein.
  • In 6F kann dann ein Planarisierungsschritt wie CMP oder dergleichen durchgeführt werden, so dass die leitfähigen Durchkontaktierungen 262 des unteren Wafers 550A freigelegt werden. Nach dem Planarisierungsschritt ist eine obere Fläche des Halbleitersubstrats 252 des unteren Wafers 550A mit oberen Flächen der leitfähigen Durchkontaktierungen 262 plan.
  • 6G zeigt das Ausbilden von Kontaktpads 268 und einer dielektrischen Schicht 266 über dem Stapel 500. Die dielektrische Schicht 266 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 266 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die Kontaktpads 268 können für Verbindungen zu anderen Vorrichtungen verwendet werden. In einigen Ausführungsformen sind die Kontaktpads leitfähige Höcker, die zur Verwendung mit aufschmelzbaren Verbindern geeignet sind, beispielsweise Mikrohöcker, die sich durch die dielektrische Schicht 266 erstrecken. In der gezeigten Ausführungsform werden die Kontaktpads 268 durch die dielektrische Schicht 266 ausgebildet. Als ein Beispiel zum Ausbilden der Kontaktpads 268 werden Öffnungen in der dielektrischen Schicht 266 ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 266 und in der Öffnung ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Kontaktpads 268. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Kontaktpads 268. In einer Ausführungsform kann eine siebte Höhe H7 zwischen einer unteren Fläche der dielektrischen Schicht 260 und einer oberen Fläche der dielektrischen Schicht 266 in einem Bereich von 15 µm bis 30 µm liegen. In einer Ausführungsform ist die Summe der sechsten Höhe H6, der siebten Höhe H7 und der dritten Substrathöhe S3 größer oder gleich der dritte Höhe H3. In einer Ausführungsform befindet sich eine obere Fläche des Trägersubstrats 255 auf gleicher Höhe wie eine obere Fläche der HBM-Vorrichtung 100. In einer Ausführungsform liegt die obere Fläche des Trägersubstrats 255 höher als die obere Fläche der HBM-Vorrichtung 100.
  • Als Ergebnis des Ausbildens des integrierten Schaltungs-Package 3000, das den oberen Die 550B, der an den unteren Wafer 550A gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und die HBM-Vorrichtung 100 aufweist, können Vorteile erreicht werden. Das integrierte Schaltungs-Package 3000 weist ferner das Trägersubstrat 255 über dem oberen Die 550B und dem unteren Wafer 550A auf. Die Gesamtdicke des oberen Dies 550B, des unteren Wafers 550A und des Trägersubstrats 255 ist größer oder gleich der Dicke der HBM-Vorrichtung 100. Diese Vorteile umfassen ein Ermöglichen einer ebeneren Oberfläche, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats 255 und der HBM-Vorrichtung 100 befestigt werden), um die Wärmeableitungseffizienz im integrierten Schaltungs-Package 3000 zu verbessern. Das Trägersubstrat 255 dient auch als Wärmeverteiler und leitet Wärme vom Stapel 500 ab. Aufgrund der freiliegenden oberen Fläche des Trägersubstrats 255 kann eine größere Wärmemenge durch das Trägersubstrat 255 abgeleitet werden und die Zuverlässigkeit des Stapels 500 wird verbessert. Außerdem kann das verwendete Trägersubstrat 255 eine beliebige Dicke aufweisen, so dass unterschiedliche Arten von Speichervorrichtungen aufgenommen werden können, die unterschiedliche Dicken aufweisen können.
  • 7A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 4000, bei dem ein Stapel 600 und eine HBM-Vorrichtung 100 gezeigt sind, die mit einer Struktur 310 unter Verwendung von leitfähigen Verbindern 270 bzw. leitfähigen Verbindern 114 gebondet und elektrisch verbunden sind. Die 7B bis 7G zeigen Querschnittsansichten von Zwischenschritten beim Ausbilden des Stapels 600 gemäß einer alternativen Ausführungsform. Sofern nicht anders angegeben, stehen gleiche Bezugszeichen in dem integrierten Schaltungs-Package 4000 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in den 4A bis 4I gezeigten Ausführungsform, die durch gleiche Prozesse ausgebildet werden, und sofern nicht anders angegeben stehen gleiche Bezugszeichen in dem Stapel 600 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in dem Stapel 200 der 4A bis 4I, die durch gleiche Prozesse ausgebildet werden. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • 7B zeigt eine Querschnittsansicht eines unteren Wafers 650A. Der untere Wafer 650A kann verschiedene Die-Bereiche aufweisen, die in nachfolgenden Schritten vereinzelt werden, so dass mehrere Die-Bereiche ausgebildet werden. Der untere Wafer 650A und der zuvor in 6B gezeigte untere Wafer 550A können sich im Wesentlichen gleichen, wobei gleiche Bezugszeichen für gleiche Komponenten stehen. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • In 7C wird ein oberer Die 650B an den unteren Wafer 650A gebondet, so dass eine SoIC-Vorrichtung (System-auf-integriertem-Chip-Vorrichtung) ausgebildet wird. Man beachte, dass Ausführungsformen auf andere dreidimensionale integrierte Schaltungs-Packages (3DIC-Packages) angewendet werden können. Der obere Die 650B kann in einem Wafer ausgebildet werden, der verschiedene Die-Bereiche aufweisen kann, die dann vereinzelt werden, so dass mehrere obere Dies 650B ausgebildet werden. Der obere Die 650B und der zuvor in 6C gezeigte obere Die 550B können sich im Wesentlichen gleichen, wobei gleiche Bezugszeichen für gleiche Komponenten stehen. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • In einigen Ausführungsformen ist der obere Die 650B ein Logik-Die und der untere Wafer 650A wird als Schnittstelle verwendet, um den Logik-Die mit Speichervorrichtungen (z. B. Speichervorrichtungen 11 der in 7A gezeigten HBM-Vorrichtung 100) zu verbinden und Befehle zwischen dem Logik-Die und den Speichervorrichtungen zu übertragen. In einigen Ausführungsformen werden der obere Die 650B und der untere Wafer 650A so gebondet, dass die aktiven Oberflächen 253 einander zugewandt sind (sie werden z. B. spiegelbildlich bzw. „Face-to-Face“ gebondet).
  • Der untere Wafer 650A wird an den oberen Die 650B zum Beispiel unter Verwendung eines Hybridbondprozesses gebondet, der dem ähneln kann, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in 2C oben beschrieben wurde. Der Hybridbondprozess bondet die dielektrische Schicht 260 des unteren Wafers 650A durch Fusionsbonden direkt mit der bzw. an die dielektrischen Schicht 258 des oberen Dies 650B. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 260 und der dielektrischen Schicht 258 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 259 des unteren Wafers 650A und die leitfähigen Verbinder 256 des oberen Dies 650B direkt durch Metall-Metall-Direktbonden. Somit sind der untere Wafer 650A und der obere Die 650B elektrisch verbunden.
  • In 7D wird Isoliermaterial 222 über dem unteren Wafer 650A und dem oberen Die 650B ausgebildet. Das Isoliermaterial 222 umgibt den oberen Die 650B und kann ein Dielektrikum wie ein Siliziumoxid oder dergleichen enthalten, das durch einen CVD- oder PECVD-Prozess ausgebildet wird. Ein Planarisierungsschritt wie CMP oder dergleichen kann dann durchgeführt werden, um obere Flächen des Isoliermaterials 222 mit einer oberen Fläche des oberen Dies 650B zu einzuebnen.
  • Weiterhin bezugnehmend auf 7D wird eine dielektrische Schicht 276 über oberen Flächen des Isoliermaterials 222 und des oberen Dies 650B ausgebildet. Die dielektrische Schicht 276 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer oder dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 276 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die dielektrische Schicht 276 kann dann strukturiert werden und Öffnungen können in der dielektrischen Schicht 276 ausgebildet werden. Leitfähige Verbinder 280 werden dann in der dielektrischen Schicht 276 ausgebildet. Die leitfähigen Verbinder 280 sind aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 280 können leitfähige Säulen, Pads oder dergleichen aufweisen, zu denen externe Verbindungen hergestellt werden. Die leitfähigen Verbinder 280 können durch die dielektrische Schicht 276 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 280 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 280 und der dielektrischen Schicht 276 (innerhalb von Prozessschwankungen) koplanar. In einer Ausführungsform kann eine achte Höhe H8 zwischen einer oberen Fläche der dielektrischen Schicht 276 und einer unteren Fläche der dielektrischen Schicht 258 kleiner oder gleich 780 µm sein.
  • In 7E wird ein Trägersubstrat 255 an das Isoliermaterial 222 und die inaktive Oberfläche des Halbleitersubstrats 252 des oberen Dies 650B gebondet. Das Trägersubstrat 255 kann ein Bulk-Substrat oder einen Wafer aufweisen und kann aus einem Material wie Silizium, Keramik, wärmeleitendem Glas, einem Metall wie Kupfer oder Eisen oder dergleichen ausgebildet sein. Das Trägersubstrat 255 kann frei von jeglichen aktiven oder passiven Vorrichtungen sein. In einer Ausführungsform kann das Trägersubstrat 255 eine oder mehrere Metallisierungsschichten auf einer oberen Fläche des Trägersubstrats 255 aufweisen. In einigen Ausführungsformen ist das Trägersubstrat aus einem Material ausgebildet, das während eines CMP eine geringe Rückstandsmenge erzeugt, beispielsweise Silizium.
  • Das Trägersubstrat 255 wird an die inaktive Oberfläche des Halbleitersubstrats 252 des oberen Dies 650B und das Isoliermaterial 222 unter Verwendung einer geeigneten Technik wie Hybridbonden oder dergleichen gebondet. Zum Beispiel wird eine dielektrische Schicht 274 über dem Trägersubstrat 255 ausgebildet. Die dielektrische Schicht 274 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer, dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 274 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die dielektrische Schicht 274 kann dann strukturiert werden und Öffnungen können in der dielektrischen Schicht 274 ausgebildet werden. Leitfähige Verbinder 278 werden dann in der dielektrischen Schicht 274 ausgebildet. Die leitfähigen Verbinder 278 sind aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 278 können leitfähige Säulen, Pads oder dergleichen aufweisen, zu denen externe Verbindungen hergestellt werden. Die leitfähigen Verbinder 278 können durch die dielektrische Schicht 274 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 278 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 278 und der dielektrischen Schicht 274 (innerhalb von Prozessschwankungen) koplanar.
  • Der Hybridbondprozess bondet dann die dielektrische Schicht 274 des Trägersubstrats 255 durch Fusionsbonden direkt mit der dielektrischen Schicht 276 des Halbleitersubstrats 252 und des Isoliermaterials 222. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 274 und der dielektrischen Schicht 276 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 278 des Trägersubstrats 255 durch Metall-Metall-Direktbonden direkt mit den leitfähigen Verbindern 280 des Halbleitersubstrats 252 und des Isoliermaterials 222. Der Hybridbondprozess kann dem ähneln, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in 2C oben beschrieben wurde. In einer Ausführungsform kann die Höhe zwischen einer oberen Fläche des Trägersubstrats 255 und einer unteren Fläche der dielektrischen Schicht 274 eine vierte Substrathöhe S4 sein.
  • In 7F kann dann ein Planarisierungsschritt wie CMP oder dergleichen durchgeführt werden, so dass die leitfähigen Durchkontaktierungen 262 des unteren Wafers 650A freigelegt werden. Nach dem Planarisierungsschritt ist eine obere Fläche des Halbleitersubstrats 252 des unteren Wafers 650A mit oberen Flächen der leitfähigen Durchkontaktierungen 262 plan.
  • 7G zeigt das Ausbilden von Kontaktpads 268 und einer dielektrischen Schicht 266 über dem Stapel 600. Die dielektrische Schicht 266 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 266 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die Kontaktpads 268 können für Verbindungen zu anderen Vorrichtungen verwendet werden. In einigen Ausführungsformen sind die Kontaktpads leitfähige Höcker, die zur Verwendung mit aufschmelzbaren Verbindern geeignet sind, beispielsweise Mikrohöcker, die sich durch die dielektrische Schicht 266 erstrecken. In der gezeigten Ausführungsform werden die Kontaktpads 268 durch die dielektrische Schicht 266 ausgebildet. Als ein Beispiel zum Ausbilden der Kontaktpads 268 werden Öffnungen in der dielektrischen Schicht 266 ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 266 und in der Öffnung ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Kontaktpads 268. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Kontaktpads 268. In einer Ausführungsform kann eine neunte Höhe H9 zwischen einer unteren Fläche der dielektrischen Schicht 260 und einer oberen Fläche der dielektrischen Schicht 266 in einem Bereich von 15 µm bis 30 µm liegen. In einer Ausführungsform ist die Summe der achten Höhe H8, der neunten Höhe H9 und der vierten Substrathöhe S4 größer oder gleich der dritte Höhe H3. In einer Ausführungsform befindet sich eine obere Fläche des Trägersubstrats 255 auf gleicher Höhe wie eine obere Fläche der HBM-Vorrichtung 100. In einer Ausführungsform liegt die obere Fläche des Trägersubstrats 255 höher als die obere Fläche der HBM-Vorrichtung 100.
  • Als Ergebnis des Ausbildens des integrierten Schaltungs-Package 4000, das den oberen Die 650B, der an den unteren Wafer 650A gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und die HBM-Vorrichtung 100 aufweist, können Vorteile erreicht werden. Das integrierte Schaltungs-Package 4000 weist ferner das Trägersubstrat 255 über dem oberen Die 650B und dem unteren Wafer 650A auf. Die Gesamtdicke des oberen Dies 650B, des unteren Wafers 650A und des Trägersubstrats 255 ist größer oder gleich der Dicke der HBM-Vorrichtung 100. Diese Vorteile umfassen ein Ermöglichen einer ebeneren Oberfläche, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats 255 und der HBM-Vorrichtung 100 befestigt werden), um die Wärmeableitungseffizienz im integrierten Schaltungs-Package 4000 zu verbessern. Das Trägersubstrat 255 dient auch als Wärmeverteiler und leitet Wärme vom Stapel 600 ab. Aufgrund der freiliegenden oberen Fläche des Trägersubstrats 255 kann eine größere Wärmemenge durch das Trägersubstrat 255 abgeleitet werden und die Zuverlässigkeit des Stapels 600 wird verbessert. Außerdem kann das verwendete Trägersubstrat 255 eine beliebige Dicke aufweisen, so dass unterschiedliche Arten von Speichervorrichtungen aufgenommen werden können, die unterschiedliche Dicken aufweisen können.
  • 8A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 5000, bei dem ein Stapel 700 und eine HBM-Vorrichtung 100 gezeigt sind, die mit einer Struktur 310 unter Verwendung von leitfähigen Verbindern 270 bzw. leitfähigen Verbindern 114 gebondet und elektrisch verbunden sind. Die 8B bis 8F zeigen Querschnittsansichten von Zwischenschritten beim Ausbilden des Stapels 700 gemäß einer alternativen Ausführungsform. Sofern nicht anders angegeben, stehen gleiche Bezugszeichen in dem integrierten Schaltungs-Package 5000 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in den 4A bis 4I gezeigten Ausführungsform, die durch gleiche Prozesse ausgebildet werden, und sofern nicht anders angegeben stehen gleiche Bezugszeichen in dem Stapel 700 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in dem Stapel 200 der 4A bis 4I, die durch gleiche Prozesse ausgebildet werden. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • 8B zeigt eine Querschnittsansicht eines unteren Wafers 750A. Jeder untere Wafer 750A kann einen Logik-Die (z. B. eine Zentraleinheit (CPU), eine Grafikverarbeitungseinheit (GPU), einen Mikrocontroller usw.), einen Speicher-Die (z. B. einen DRAM-Die (dynamischen Direktzugriffsspeicher-Die), einen SRAM-Die (statischen Direktzugriffsspeicher-Die) usw.), einen Leistungssteuerungs-Die (z. B. einen PMIC-Die (integrierten Leistungssteuerungsschaltungs-Die)), einen Hochfrequenz-Die (HF-Die), einen Schnittstellen-Die, einen Sensor-Die, einen Mikrosystem-Die (MEMS-Die), einen Signalverarbeitungs-Die (z. B. einen digitalen Signalverarbeitungs-Die (DSP-Die)), einen Front-End-Die (z. B. einen analogen Front-End-Die (AFE-Die)), dergleichen oder Kombinationen davon aufweisen. Der untere Wafer 750A kann verschiedene Die-Bereiche aufweisen, die in nachfolgenden Schritten vereinzelt werden, so dass mehrere Die-Bereiche ausgebildet werden.
  • In 8B sind ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 über dem Halbleitersubstrat 252 gezeigt. Das Halbleitersubstrat 252 kann ein Substrat aus Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiterauf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat 252 kann andere Halbleitermaterialien enthalten, beispielsweise Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon. Es können auch andere Substrate wie Mehrschicht- oder Gradientsubstrate verwendet werden. Das Halbleitersubstrat 252 weist eine aktive Oberfläche 253 (z. B. die nach oben gerichtete Oberfläche in 8B) und eine inaktive Oberfläche (z. B. die nach unten gerichtete Oberfläche in 8B) auf. Die aktive Oberfläche 253 kann auch als aktive Vorrichtungsschicht 253 bezeichnet werden. Vorrichtungen befinden sich an der aktiven Oberfläche 253 des Halbleitersubstrats 252. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Oberfläche kann frei von Vorrichtungen sein.
  • Die Interconnect-Struktur 254 befindet sich über der aktiven Oberfläche 253 des Halbleitersubstrats 252 und wird verwendet, um die Vorrichtungen des Halbleitersubstrats 252 elektrisch zu verbinden, so dass eine integrierte Schaltung ausgebildet ist. Die Interconnect-Struktur 254 kann eine oder mehrere dielektrische Schichten und eine oder mehrere jeweilige Metallisierungsschichten in der einen oder den mehreren dielektrischen Schichten aufweisen. Geeignete Dielektrika für die dielektrischen Schichten enthalten Oxide wie beispielsweise Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen davon wie beispielsweise Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid, Siliziumoxykarbonitrid oder dergleichen. Es können auch andere Dielektrika verwendet werden, beispielsweise ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein Polymer auf Benzocyclobuten-Basis (BCB-Basis) oder dergleichen. Die eine oder mehreren Metallisierungsschichten können leitfähige Durchkontaktierungen und/oder Leiterbahnen aufweisen, um die Vorrichtungen des Halbleitersubstrats 252 miteinander zu verbinden. Die eine oder mehreren Metallisierungsschichten können aus einem leitfähigen Material ausgebildet sein, etwa einem Metall wie Kupfer, Kobalt, Aluminium, Gold, Kombinationen davon oder dergleichen. Die Interconnect-Struktur 254 kann durch einen Damascene-Prozess ausgebildet werden, beispielsweise einen Single-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen.
  • In einigen Ausführungsformen kann ein Kontaktpad 251 in der Interconnect-Struktur 254 ausgebildet werden, zu dem externe Verbindungen zu der Interconnect-Struktur 254 und den Vorrichtungen der aktiven Schicht 253 hergestellt werden. Das Kontaktpad 251 ist über der aktiven Oberfläche 253 angeordnet. Das Kontaktpad 251 kann Kupfer, Aluminium (z. B. 28K-Aluminium) oder ein anderes leitfähiges Material enthalten. Das Kontaktpad 251 muss in den nachfolgenden Figuren nicht ausdrücklich gezeigt sein.
  • Leitende Durchkontaktierungen 262 können durch den unteren Wafer 750A ausgebildet sein, um ein Herstellen von externen Verbindungen zu dem Stapel 700 (nachfolgend in 8F gezeigt) zu ermöglichen. Die leitfähigen Durchkontaktierungen 262 können Substrat-Durchkontaktierungen (TSVs) sein, beispielsweise Silizium-Durchkontaktierungen oder dergleichen. Die leitfähigen Durchkontaktierungen 262 erstrecken sich so durch das Halbleitersubstrat 252 des unteren Wafers 750A, dass sie physisch und elektrisch mit der einen oder den mehreren Metallisierungsschichten der Interconnect-Struktur 254 verbunden sind.
  • Weiterhin bezugnehmend auf 8B sind leitfähige Verbinder 259 gezeigt, die sich in und/oder auf der Interconnect-Struktur 254 des unteren Wafers 750A befinden können. Zum Beispiel können die leitfähigen Verbinder 259 Teil einer oberen Metallisierungsschicht der Interconnect-Struktur 254 sein. Die leitfähigen Verbinder 259 können aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 259 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden.
  • Eine dielektrische Schicht 260 befindet sich in und/oder auf der Interconnect-Struktur 254. Zum Beispiel kann die dielektrische Schicht 260 eine obere dielektrische Schicht der Interconnect-Struktur 254 sein. Die dielektrische Schicht 260 verkapselt die leitfähigen Verbinder 259 seitlich. Die dielektrische Schicht 260 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer, dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 260 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Anfänglich kann die dielektrische Schicht 260 die leitfähigen Verbinder 259 vergraben, so dass sich die obere Fläche der dielektrischen Schicht 260 über den oberen Flächen der leitfähigen Verbinder 259 befindet. Die leitfähigen Verbinder 259 können durch die dielektrische Schicht 260 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 259 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 259 und der dielektrischen Schicht 260 (innerhalb von Prozessschwankungen) koplanar.
  • In 8C wird ein oberer Wafer 750B mit dem unteren Wafer 750A gebondet, so dass eine SoIC-Vorrichtung (System-auf-integriertem-Chip-Vorrichtung) ausgebildet wird. Man beachte, dass Ausführungsformen auf andere dreidimensionale integrierte Schaltungs-Packages (3DIC-Packages) angewendet werden können. Der obere Wafer 750B kann verschiedene Die-Bereiche aufweisen, die in nachfolgenden Schritten vereinzelt werden, so dass mehrere Die-Bereiche ausgebildet werden. Der obere Wafer 750B weist ein Halbleitersubstrat 252 und eine Interconnect-Struktur 254 auf und kann eine aktive Oberfläche 253 aufweisen, die denen ähneln, die für 8B beschrieben wurden. Außerdem kann der obere Wafer 750B leitfähige Verbinder 256 und eine dielektrische Schicht 258 aufweisen, die in und/oder auf der Interconnect-Struktur 254 des oberen Wafers 750B liegen können. Die leitfähigen Verbinder 256 können unter Verwendung gleicher Prozesse und gleicher Materialien wie die leitfähigen Verbinder 259 (vorher in 8B beschrieben) ausgebildet werden. Die dielektrische Schicht 258 kann unter Verwendung gleicher Prozesse und gleicher Materialien wie die dielektrische Schicht 260 (vorher in 8B beschrieben) ausgebildet werden. In einer Ausführungsform weist der obere Wafer 750B eine zehnte Höhe H10 auf, die kleiner oder gleich 780 µm sein kann.
  • In einigen Ausführungsformen weist der obere Wafer 750B einen Logik-Die auf, und der untere Wafer 750A wird als Schnittstelle verwendet, um den Logik-Die mit Speichervorrichtungen (z. B. Speichervorrichtungen 11 der in 8A gezeigten HBM-Vorrichtung 100) zu verbinden und Befehle zwischen dem Logik-Die und den Speichervorrichtungen zu übertragen. In einigen Ausführungsformen werden der obere Wafer 750B und der untere Wafer 750A so gebondet, dass die aktiven Oberflächen 253 einander zugewandt sind (sie werden z. B. spiegelbildlich bzw. „Face-to-Face“ gebondet).
  • Der untere Wafer 750A wird an den oberen Wafer 750B zum Beispiel unter Verwendung eines Hybridbondprozesses gebondet, der dem ähneln kann, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in 2C oben beschrieben wurde. Der Hybridbondprozess bondet die dielektrische Schicht 260 des unteren Wafers 750A durch Fusionsbonden direkt mit der dielektrischen Schicht 258 des oberen Wafers 750B. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 260 und der dielektrischen Schicht 258 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 259 des unteren Wafers 750A durch Metall-Metall-Direktbonden direkt mit den leitfähigen Verbinder 256 des oberen Wafers 750B. Somit sind der untere Wafer 750A und der obere Wafer 750B elektrisch verbunden.
  • In 8D wird ein Trägersubstrat 255 an eine obere Fläche der inaktiven Oberfläche des Halbleitersubstrats 252 des oberen Wafers 750B gebondet. Das Trägersubstrat 255 kann ein Bulk-Substrat oder einen Wafer aufweisen und kann aus einem Material wie Silizium, Keramik, wärmeleitendem Glas, einem Metall wie Kupfer oder Eisen oder dergleichen ausgebildet sein. Das Trägersubstrat 255 kann frei von jeglichen aktiven oder passiven Vorrichtungen sein. In einer Ausführungsform kann das Trägersubstrat 255 eine oder mehrere Metallisierungsschichten auf einer oberen Fläche des Trägersubstrats 255 aufweisen. In einigen Ausführungsformen ist das Trägersubstrat aus einem Material ausgebildet, das während eines CMP eine geringe Rückstandsmenge erzeugt, beispielsweise Silizium. In einer Ausführungsform kann die Höhe des Trägersubstrats 255 eine fünfte Substrathöhe S5 sein.
  • Das Trägersubstrat 255 wird an die oberen Flächen der inaktiven Oberfläche des Halbleitersubstrats 252 des oberen Wafers 750B unter Verwendung einer geeigneten Technik wie Fusionsbonden oder dergleichen gebondet. Beispielsweise kann in verschiedenen Ausführungsformen das Trägersubstrat 255 an das Halbleitersubstrat 252 unter Verwendung von Bondschichten 227a/b auf den Oberflächen des Trägersubstrats 255 bzw. des Halbleitersubstrats 252 gebondet werden. In einigen Ausführungsformen können die Bondschichten 227a/b jeweils Siliziumoxid enthalten, das auf den Oberflächen des Trägersubstrats 255 bzw. des Halbleitersubstrats 252 durch einen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen ausgebildet wird. In weiteren Ausführungsformen können die Bondschichten 227a/b auf dem Trägersubstrat 255 und dem Halbleitersubstrat 252 durch die thermische Oxidation von Siliziumoberflächen auf dem Trägersubstrat 255 bzw. dem Halbleitersubstrat 252 ausgebildet werden.
  • Vor dem Bonden können eine oder mehrere der Bondschichten 227a/b einer Oberflächenbehandlung unterzogen werden. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung ausgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung ferner einen Reinigungsprozess (z. B. ein Spülen mit entionisiertem Wasser oder dergleichen) umfassen, der auf mindestens eine der Bondschichten 227a/b angewendet werden kann. Das Trägersubstrat 255 wird dann an dem Halbleitersubstrat 252 ausgerichtet und sie werden gegeneinander gepresst, um ein Vor-Bonden des Trägersubstrats 255 an das Halbleitersubstrat 252 einzuleiten. Das Vor-Bonden kann bei Raumtemperatur (zwischen etwa 21 Grad und etwa 25 Grad) ausgeführt werden. Die Bondzeit kann beispielsweise kürzer als etwa 1 Minute sein. Nach dem Vor-Bonden ist das Halbleitersubstrat 252 an das Trägersubstrat 255 gebondet. Der Bondprozess kann durch einen nachfolgenden Temperschritt verstärkt werden. Dies kann beispielsweise durch Erhitzen des Halbleitersubstrats 252 und des Trägersubstrats 255 auf eine Temperatur in einem Bereich von 140 °C bis 500 °C geschehen. Die Bondschichten 227a/b müssen in den nachfolgenden Figuren nicht gezeigt sein.
  • In 8E kann dann ein Planarisierungsschritt wie CMP oder dergleichen durchgeführt werden, so dass die leitfähigen Durchkontaktierungen 262 des unteren Wafers 750A freigelegt werden. Nach dem Planarisierungsschritt ist eine obere Fläche des Halbleitersubstrats 252 des unteren Wafers 750A mit oberen Flächen der leitfähigen Durchkontaktierungen 262 plan.
  • 8F zeigt das Ausbilden von Kontaktpads 268 und einer dielektrischen Schicht 266 über dem Stapel 700. Die dielektrische Schicht 266 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 266 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die Kontaktpads 268 können für Verbindungen zu anderen Vorrichtungen verwendet werden. In einigen Ausführungsformen sind die Kontaktpads leitfähige Höcker, die zur Verwendung mit aufschmelzbaren Verbindern geeignet sind, beispielsweise Mikrohöcker, die sich durch die dielektrische Schicht 266 erstrecken. In der gezeigten Ausführungsform werden die Kontaktpads 268 durch die dielektrische Schicht 266 ausgebildet. Als ein Beispiel zum Ausbilden der Kontaktpads 268 werden Öffnungen in der dielektrischen Schicht 266 ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 266 und in der Öffnung ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Kontaktpads 268. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Kontaktpads 268. In einer Ausführungsform kann eine elfte Höhe H11 zwischen einer unteren Fläche der dielektrischen Schicht 260 und einer oberen Fläche der dielektrischen Schicht 266 in einem Bereich von 15 µm bis 30 µm liegen. In einer Ausführungsform ist die Summe der zehnten Höhe H10, der elften Höhe H11 und der fünften Substrathöhe S5 größer oder gleich der dritte Höhe H3. In einer Ausführungsform befindet sich eine obere Fläche des Trägersubstrats 255 auf gleicher Höhe wie eine obere Fläche der HBM-Vorrichtung 100. In einer Ausführungsform liegt die obere Fläche des Trägersubstrats 255 höher als die obere Fläche der HBM-Vorrichtung 100.
  • Als Ergebnis des Ausbildens des integrierten Schaltungs-Package 5000, das den oberen Wafer 750B, der an den unteren Wafer 750A gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und die HBM-Vorrichtung 100 aufweist, können Vorteile erzielt werden. Das integrierte Schaltungs-Package 5000 weist ferner das Trägersubstrat 255 über dem oberen Wafer 750B und dem unteren Wafer 750A auf. Die Gesamtdicke des oberen Wafers 750B, des unteren Wafers 750A und des Trägersubstrats 255 ist größer oder gleich der Dicke der HBM-Vorrichtung 100. Diese Vorteile umfassen ein Ermöglichen einer ebeneren Oberfläche, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats 255 und der HBM-Vorrichtung 100 befestigt werden), um die Wärmeableitungseffizienz im integrierten Schaltungs-Package 5000 zu verbessern. Das Trägersubstrat 255 dient auch als Wärmeverteiler und leitet Wärme vom Stapel 700 ab. Aufgrund der freiliegenden oberen Fläche des Trägersubstrats 255 kann eine größere Wärmemenge durch das Trägersubstrat 255 abgeleitet werden und die Zuverlässigkeit des Stapels 700 wird verbessert. Außerdem kann das verwendete Trägersubstrat 255 eine beliebige Dicke aufweisen, so dass unterschiedliche Arten von Speichervorrichtungen aufgenommen werden können, die unterschiedliche Dicken aufweisen können.
  • 9A zeigt eine Querschnittsansicht eines integrierten Schaltungs-Package 6000, bei dem ein Stapel 800 und eine HBM-Vorrichtung 100 gezeigt sind, die mit einer Struktur 310 unter Verwendung von leitfähigen Verbindern 270 bzw. leitfähigen Verbindern 114 gebondet und elektrisch verbunden sind. Die 9B bis 9G zeigen Querschnittsansichten von Zwischenschritten beim Ausbilden des Stapels 800 gemäß einer alternativen Ausführungsform. Sofern nicht anders angegeben, stehen gleiche Bezugszeichen in dem integrierten Schaltungs-Package 6000 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in den 4A bis 4I gezeigten Ausführungsform, die durch gleiche Prozesse ausgebildet werden, und sofern nicht anders angegeben stehen gleiche Bezugszeichen in dem Stapel 800 (und nachfolgend beschriebenen Ausführungsformen) für gleiche Komponenten wie in dem Stapel 200 der 4A bis 4I, die durch gleiche Prozesse ausgebildet werden. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • 9B zeigt eine Querschnittsansicht eines unteren Wafers 850A. Der untere Wafer 850A kann verschiedene Die-Bereiche aufweisen, die in nachfolgenden Schritten vereinzelt werden, so dass mehrere Die-Bereiche ausgebildet werden. Der untere Wafer 850A und der zuvor in 8B gezeigte untere Wafer 750A können sich im Wesentlichen gleichen, wobei gleiche Bezugszeichen für gleiche Komponenten stehen. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • In 9C wird ein oberer Wafer 850B mit dem unteren Wafer 850A gebondet, so dass eine SoIC-Vorrichtung (System-auf-integriertem-Chip-Vorrichtung) ausgebildet wird. Man beachte, dass Ausführungsformen auf andere dreidimensionale integrierte Schaltungs-Packages (3DIC-Packages) angewendet werden können. Der obere Wafer 850B kann verschiedene Die-Bereiche aufweisen, die in nachfolgenden Schritten vereinzelt werden, so dass mehrere Die-Bereiche ausgebildet werden. Der obere Wafer 850B und der zuvor in 8C gezeigte obere Wafer 750B können sich im Wesentlichen gleichen, wobei gleiche Bezugszeichen für gleiche Komponenten stehen. Dementsprechend müssen die Verfahrensschritte und anwendbaren Materialien hier nicht wiederholt werden.
  • In einigen Ausführungsformen weist der obere Wafer 850B einen Logik-Die auf, und der untere Wafer 850A wird als Schnittstelle verwendet, um den Logik-Die mit Speichervorrichtungen (z. B. Speichervorrichtungen 11 der in 9A gezeigten HBM-Vorrichtung 100) zu verbinden und Befehle zwischen dem Logik-Die und den Speichervorrichtungen zu übertragen. In einigen Ausführungsformen werden der obere Wafer 850B und der untere Wafer 850A so gebondet, dass die aktiven Oberflächen 253 einander zugewandt sind (sie werden z. B. spiegelbildlich bzw. „Face-to-Face“ gebondet).
  • Der untere Wafer 850A wird an den oberen Wafer 850B zum Beispiel unter Verwendung eines Hybridbondprozesses gebondet, der dem ähneln kann, der zuvor für das Bonden des Wafers 56A mit dem Wafer 56B in 2C oben beschrieben wurde. Der Hybridbondprozess bondet die dielektrische Schicht 260 des unteren Wafers 850A durch Fusionsbonden direkt mit der dielektrischen Schicht 258 des oberen Wafers 850B. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 260 und der dielektrischen Schicht 258 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 259 des unteren Wafers 850A durch Metall-Metall-Direktbonden direkt mit den leitfähigen Verbinder 256 des oberen Wafers 850B. Somit sind der untere Wafer 850A und der obere Wafer 850B elektrisch verbunden.
  • In 9D wird eine dielektrische Schicht 276 über oberen Flächen des oberen Wafers 850B ausgebildet. Die dielektrische Schicht 276 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer oder dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 276 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die dielektrische Schicht 276 kann dann strukturiert werden und Öffnungen können in der dielektrischen Schicht 276 ausgebildet werden. Leitfähige Verbinder 280 werden dann in der dielektrischen Schicht 276 ausgebildet. Die leitfähigen Verbinder 280 sind aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 280 können leitfähige Säulen, Pads oder dergleichen aufweisen, zu denen externe Verbindungen hergestellt werden. Die leitfähigen Verbinder 280 können durch die dielektrische Schicht 276 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 280 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 280 und der dielektrischen Schicht 276 (innerhalb von Prozessschwankungen) koplanar. In einer Ausführungsform kann eine zwölfte Höhe H12 zwischen einer oberen Fläche der dielektrischen Schicht 276 und einer unteren Fläche der dielektrischen Schicht 258 kleiner oder gleich 780 µm sein.
  • In 9E wird ein Trägersubstrat 255 an eine inaktive Oberfläche des Halbleitersubstrats 252 des oberen Wafers 850B gebondet. Das Trägersubstrat 255 kann ein Bulk-Substrat oder einen Wafer aufweisen und kann aus einem Material wie Silizium, Keramik, wärmeleitendem Glas, einem Metall wie Kupfer oder Eisen oder dergleichen ausgebildet sein. Das Trägersubstrat 255 kann frei von jeglichen aktiven oder passiven Vorrichtungen sein. In einer Ausführungsform kann das Trägersubstrat 255 eine oder mehrere Metallisierungsschichten auf einer oberen Fläche des Trägersubstrats 255 aufweisen. In einigen Ausführungsformen ist das Trägersubstrat aus einem Material ausgebildet, das während eines CMP eine geringe Rückstandsmenge erzeugt, beispielsweise Silizium.
  • Das Trägersubstrat 255 wird an die inaktive Oberfläche des Halbleitersubstrats 252 des oberen Wafers 850B unter Verwendung einer geeigneten Technik wie Hybridbonden oder dergleichen gebondet. Zum Beispiel wird eine dielektrische Schicht 274 über dem Trägersubstrat 255 ausgebildet. Die dielektrische Schicht 274 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer, dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 274 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die dielektrische Schicht 274 kann dann strukturiert werden und Öffnungen können in der dielektrischen Schicht 274 ausgebildet werden. Leitfähige Verbinder 278 werden dann in der dielektrischen Schicht 274 ausgebildet. Die leitfähigen Verbinder 278 sind aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die leitfähigen Verbinder 278 können leitfähige Säulen, Pads oder dergleichen aufweisen, zu denen externe Verbindungen hergestellt werden. Die leitfähigen Verbinder 278 können durch die dielektrische Schicht 274 durch einen Entfernungsprozess freigelegt werden, der auf die verschiedenen Schichten angewendet werden kann, um überschüssiges Material über den leitfähigen Verbindern 278 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen sein. Nach dem Planarisierungsprozess sind die oberen Flächen der Die-Verbinder 278 und der dielektrischen Schicht 274 (innerhalb von Prozessschwankungen) koplanar.
  • Der Hybridbondprozess bondet dann die dielektrische Schicht 274 des Trägersubstrats 255 durch Fusionsbonden direkt mit der dielektrischen Schicht 276 des Halbleitersubstrats 252. In einer Ausführungsform kann der Bond zwischen der dielektrischen Schicht 274 und der dielektrischen Schicht 276 ein Oxid-Oxid-Bond sein. Der Hybridbondprozess bondet ferner die leitfähigen Verbinder 278 des Trägersubstrats 255 durch Metall-Metall-Direktbonden direkt mit den leitfähigen Verbindern 280 des Halbleitersubstrats 252. Der Hybridbondprozess kann dem ähneln, der zuvor für das Bonden des Wafers 56A an den Wafer 56B in 2C oben beschrieben wurde.
  • In einer Ausführungsform kann die Höhe zwischen einer oberen Fläche des Trägersubstrats 255 und einer unteren Fläche der dielektrischen Schicht 274 eine sechste Substrathöhe S6 sein.
  • In 9F kann dann ein Planarisierungsschritt wie CMP oder dergleichen durchgeführt werden, so dass die leitfähigen Durchkontaktierungen 262 des unteren Wafers 850A freigelegt werden. Nach dem Planarisierungsschritt ist eine obere Fläche des Halbleitersubstrats 252 des unteren Wafers 850A mit oberen Flächen der leitfähigen Durchkontaktierungen 262 plan.
  • 9G zeigt das Ausbilden von Kontaktpads 268 und einer dielektrischen Schicht 266 über dem Stapel 800. Die dielektrische Schicht 266 kann aus einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Polymer wie Polybenzoxazol (PBO), Polyimid, einem Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder einer Kombination davon bestehen. Die dielektrische Schicht 266 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Die Kontaktpads 268 können für Verbindungen zu anderen Vorrichtungen verwendet werden. In einigen Ausführungsformen sind die Kontaktpads leitfähige Höcker, die zur Verwendung mit aufschmelzbaren Verbindern geeignet sind, beispielsweise Mikrohöcker, die sich durch die dielektrische Schicht 266 erstrecken. In der gezeigten Ausführungsform werden die Kontaktpads 268 durch die dielektrische Schicht 266 ausgebildet. Als ein Beispiel zum Ausbilden der Kontaktpads 268 werden Öffnungen in der dielektrischen Schicht 266 ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 266 und in der Öffnung ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Kontaktpads 268. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Kontaktpads 268. In einer Ausführungsform kann eine dreizehnte Höhe H13 zwischen einer unteren Fläche der dielektrischen Schicht 260 und einer oberen Fläche der dielektrischen Schicht 266 in einem Bereich von 15 µm bis 30 µm liegen. In einer Ausführungsform ist die Summe der zwölften Höhe H12, der dreizehnten Höhe H13 und der sechsten Substrathöhe S6 größer oder gleich der dritte Höhe H3. In einer Ausführungsform befindet sich eine obere Fläche des Trägersubstrats 255 auf gleicher Höhe wie eine obere Fläche der HBM-Vorrichtung 100. In einer Ausführungsform liegt die obere Fläche des Trägersubstrats 255 höher als die obere Fläche der HBM-Vorrichtung 100.
  • Als Ergebnis des Ausbildens des integrierten Schaltungs-Package 6000, das den oberen Wafer 850B, der an den unteren Wafer 850A gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und die HBM-Vorrichtung 100 aufweist, können Vorteile erzielt werden. Das integrierte Schaltungs-Package 6000 weist ferner das Trägersubstrat 255 über dem oberen Wafer 850B und dem unteren Wafer 850A auf. Die Gesamtdicke des oberen Wafers 850B, des unteren Wafers 850A und des Trägersubstrats 255 ist größer oder gleich der Dicke der HBM-Vorrichtung 100. Diese Vorteile umfassen ein Ermöglichen einer ebeneren Oberfläche, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats 255 und der HBM-Vorrichtung 100 befestigt werden), um die Wärmeableitungseffizienz im integrierten Schaltungs-Package 6000 zu verbessern. Das Trägersubstrat 255 dient auch als Wärmeverteiler und leitet Wärme vom Stapel 800 ab. Aufgrund der freiliegenden oberen Fläche des Trägersubstrats 255 kann eine größere Wärmemenge durch das Trägersubstrat 255 abgeleitet werden und die Zuverlässigkeit des Stapels 800 wird verbessert. Außerdem kann das verwendete Trägersubstrat 255 eine beliebige Dicke aufweisen, so dass unterschiedliche Arten von Speichervorrichtungen aufgenommen werden können, die unterschiedliche Dicken aufweisen können.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Eigenschaften. Die Ausführungsformen umfassen ein Ausbilden eines integrierten Schaltungs-Packages, das eine erste integrierte Schaltungsvorrichtung, die an eine zweite integrierte Schaltungsvorrichtung gebondet ist (so dass sie z. B. eine Logikvorrichtung bilden), und eine Speichervorrichtung aufweist. Eine Gesamtdicke der ersten integrierten Schaltungsvorrichtung und der zweiten integrierten Schaltungsvorrichtung ist kleiner als eine Dicke der Speichervorrichtung, und das integrierte Schaltungs-Package weist ferner ein Trägersubstrat über der ersten integrierten Schaltungsvorrichtung und der zweiten integrierten Schaltungsvorrichtung auf. Die Gesamtdicke der ersten integrierten Schaltungsvorrichtung, der zweiten integrierten Schaltungsvorrichtung und des Trägersubstrats ist größer oder gleich der Dicke der Speichervorrichtung. Eine oder mehrere der hierin offenbarten Ausführungsformen können ein Herstellen einer ebeneren Oberfläche umfassen, die verwendet werden kann, um thermische Lösungen zu implementieren (z. B. kann ein Wärmeverteiler an oberen Flächen des Trägersubstrats und der Speichervorrichtung befestigt werden), um die Wärmeableitungseffizienz im integrierten Schaltungs-Package zu verbessern. Außerdem kann das verwendete Trägersubstrat eine beliebige Dicke aufweisen, um unterschiedliche Arten von Speichervorrichtungen aufzunehmen, die eine unterschiedliche Dicke aufweisen können.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren.
  • Die Patentansprüche 1 und 8 definieren die Erfindung. Die abhängigen Patentansprüche geben vorteilhafte Ausführungsformen der Erfindung wider.

Claims (15)

  1. Verfahren, umfassend: Ausbilden einer ersten Vorrichtung (400), das Ausbilden der ersten Vorrichtung umfassend: Bonden einer ersten Oberfläche eines ersten Dies (252) mit einem Substrat (255); Dünnen des Substrats (255), so dass die Dicke des Substrats auf eine erste Dicke verringert wird; und Bonden einer zweiten Oberfläche des ersten Dies (252) mit einem zweiten Die (450B); Befestigen der ersten Vorrichtung (400) und einer zweiten Vorrichtung (100) an einer Umverteilungsstruktur (310); Verkapseln der ersten Vorrichtung (400) und der zweiten Vorrichtung (100) mit einer Verkapselung (272); und Dünnen der Verkapselung (272), bis eine obere Fläche der Verkapselung mit einer oberen Fläche des Substrats (255) koplanar ist; wobei das Bonden der ersten Oberfläche des ersten Dies (252) mit dem Substrat (255) umfasst: Direktbonden einer ersten dielektrischen Schicht (276) auf dem ersten Die (252) mit einer zweiten dielektrischen Schicht (274) auf dem Substrat (255); und Direktbonden erster leitfähiger Verbinder (280) auf dem ersten Die (252) mit zweiten leitfähigen Verbindern (278) auf dem Substrat (255).
  2. Verfahren nach Anspruch 1, wobei das Substrat (255) Silizium, Keramik, wärmeleitendes Glas oder ein Metall enthält.
  3. Verfahren nach Anspruch 1, wobei die obere Fläche des Substrats (255) auf gleicher Höhe oder höher als eine obere Fläche der zweiten Vorrichtung (100) liegt.
  4. Verfahren nach Anspruch 1, wobei die erste Vorrichtung (400) eine Logikvorrichtung und die zweite Vorrichtung (100) eine Speichervorrichtung ist.
  5. Verfahren nach Anspruch 1, wobei das Substrat (255) eine Metallisierungsschicht auf einer von dem ersten Die (252) abgewandten Oberfläche aufweist.
  6. Verfahren nach Anspruch 1, ferner aufweisend: Befestigen eines Packagesubstrats (386) an einer der ersten Vorrichtung und der zweiten Vorrichtung (100) gegenüberliegenden Seite der Umverteilungsstruktur (310); und Ausbilden einer Unterfüllung zwischen der Umverteilungsstruktur (310) und dem Packagesubstrat (386).
  7. Verfahren nach Anspruch 1, wobei eine Gesamthöhe des ersten Dies (252) und des zweiten Dies (450B) kleiner als eine Gesamthöhe (H3) der zweiten Vorrichtung (100) ist.
  8. Verfahren, umfassend: Ausbilden einer ersten Vorrichtung (500, 600), das Ausbilden der ersten Vorrichtung umfassend: Bonden einer ersten Oberfläche eines ersten Dies (550A, 650A) mit einem zweiten Die (550B, 650B); Bonden eines Substrats (255) an eine obere Fläche des zweiten Dies (550B, 650B), wobei das Substrat frei von aktiven oder passiven Vorrichtungen ist; und Befestigen der ersten Vorrichtung (500, 600) und einer zweiten Vorrichtung (100) an einer Umverteilungsstruktur (310); Verkapseln der ersten Vorrichtung (500, 600) und der zweiten Vorrichtung (100) mit einer Verkapselung (272); und Dünnen der Verkapselung (272), bis eine obere Fläche des Substrats (255) freiliegt; ferner umfassend: Dünnen einer zweiten Oberfläche des ersten Dies (550A, 650A), so dass leitfähige Durchkontaktierungen (262) freigelegt werden; Umgeben des zweiten Dies (550B, 650B) mit einem Isoliermaterial (222); und Bonden des Substrats (255) mit einer oberen Fläche des Isoliermaterials (222).
  9. Verfahren nach Anspruch 8, wobei das Bonden des Substrats (255) mit den oberen Flächen des Isoliermaterials (222) und des zweiten Dies (550B, 650B) ein Direktbonden einer ersten Bondschicht (227a) auf dem Substrat mit einer zweiten Bondschicht (227b) auf dem Isoliermaterial (222) und dem zweiten Die (550B, 650B) umfasst.
  10. Verfahren nach Anspruch 8, das Bonden des Substrats (255) mit den oberen Flächen des Isoliermaterials (222) und des zweiten Dies (550B, 650B) umfassend: Direktbonden einer ersten dielektrischen Schicht (274) auf dem Substrat (255) mit einer zweiten dielektrischen Schicht (276) auf dem Isoliermaterial (222) und dem zweiten Die (550B, 650B); und Direktbonden erster leitfähiger Verbinder (278) auf dem Substrat (255) mit zweiten leitfähigen Verbindern (280) auf dem Isoliermaterial (222) und dem zweiten Die (550B, 650B).
  11. Verfahren nach Anspruch 8, das ferner ein Dünnen des Substrats (255) umfasst, um die Dicke des Substrats zu verringern.
  12. Verfahren nach Anspruch 8, ferner umfassend: Befestigen eines Packagesubstrats (386) an einer der ersten Vorrichtung (500, 600) und der zweiten Vorrichtung (100) gegenüberliegenden Seite der Umverteilungsstruktur (310); und Ausbilden einer Unterfüllung zwischen der Umverteilungsstruktur (310) und dem Packagesubstrat (386).
  13. Verfahren nach Anspruch 8, wobei das Substrat (255) eine Metallisierungsschicht auf einer von dem zweiten Die (550B, 650B) abgewandten Oberfläche aufweist.
  14. Verfahren nach Anspruch 8, wobei eine Gesamthöhe des ersten Dies (550A, 650A) und des zweiten Dies (550B, 650B) kleiner als eine Gesamthöhe (H3) der zweiten Vorrichtung (100) ist.
  15. Verfahren nach Anspruch 8, wobei die erste Vorrichtung (500, 600) eine Logikvorrichtung und die zweite Vorrichtung (100) eine Speichervorrichtung ist.
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