DE102019133513B4 - Integriertes schaltungs-package und verfahren - Google Patents

Integriertes schaltungs-package und verfahren Download PDF

Info

Publication number
DE102019133513B4
DE102019133513B4 DE102019133513.2A DE102019133513A DE102019133513B4 DE 102019133513 B4 DE102019133513 B4 DE 102019133513B4 DE 102019133513 A DE102019133513 A DE 102019133513A DE 102019133513 B4 DE102019133513 B4 DE 102019133513B4
Authority
DE
Germany
Prior art keywords
die
dies
logic
integrated circuit
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019133513.2A
Other languages
English (en)
Other versions
DE102019133513A1 (de
Inventor
Chen-Hua Yu
Chuei-Tang Wang
Chieh-Yen Chen
Wei Ling Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019133513A1 publication Critical patent/DE102019133513A1/de
Application granted granted Critical
Publication of DE102019133513B4 publication Critical patent/DE102019133513B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03845—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H01L2224/03921—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step by repairing the bonding area damaged by the probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06152—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80908—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

Vorrichtung (100) mit:einer ersten Die-Matrix (112, 112, 116, 120, 124) mit ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei Orientierungen der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) entlang Zeilen und Spalten der ersten Die-Matrix (112, 112, 116, 120, 124) abwechseln;einer ersten dielektrischen Schicht (114, 118, 122, 126), die die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) umgibt;einer zweiten Die-Matrix (112, 116, 120, 124) mit zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) auf der ersten dielektrischen Schicht (114, 118, 122, 126) und den ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei Orientierungen der zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) entlang Zeilen und Spalten der zweiten Die-Matrix (112, 116, 120, 124) abwechseln und Vorderseiten der zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) durch Metall-Metall-Bondverbindungen und durch Dielektrikum-Dielektrikum-Bondverbindungen an Vorderseiten der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) gebondet sind; undeiner zweiten dielektrischen Schicht (114, 118, 122, 126), die die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) umgibt;wobei die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) jeweils drei der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) überlappen und jeweils an diese gebondet sind.

Description

  • Hintergrund
  • Mit der Weiterentwicklung von Halbleitertechnologien werden integrierte Schaltungs-Dies immer kleiner. Außerdem werden mehr Funktionen in die Dies integriert. Daher ist die Anzahl von Eingangs-/Ausgangs-Pads (E/A-Pads), die von den Dies benötigt werden, gestiegen, während die für die E/A-Pads verfügbare Fläche kleiner geworden ist. Die Dichte der E/A-Pads ist im Laufe der Zeit schnell gestiegen, sodass das Packaging schwieriger geworden ist. Einige Anwendungen erfordern größere Parallel-Verarbeitungsmöglichkeiten (Parallel Processing) für integrierte Schaltungs-Dies. Packaging-Technologien können zum Integrieren mehrerer Dies verwendet werden, was mehr Parallel-Verarbeitungsmöglichkeiten bietet.
  • Bei einigen Packaging-Technologien werden integrierte Schaltungs-Dies von Wafern vereinzelt, bevor sie verkappt (gepackaged) werden. Ein Vorzug dieser Packaging-Technologie ist die Möglichkeit, Fan-out-Packages herzustellen, mit denen die E/A-Pads auf einem Die auf eine größere Fläche verteilt werden können. Dadurch kann die Anzahl von E/A-Pads auf den Oberflächen der Dies erhöht werden.
  • Die internationale Veröffentlichungsschrift WO 99/ 19 911 A1 offenbart einen drei-dimensionalen Die-Stapel, wobei Dies über einem Substrat angeordnet sind und über Direktbonden miteinander verbunden werden. Dabei können unterschiedliche Dies auch auf einem gemeinsamen zweiten Die angeordnet werden und jeweils über Direktbonden mit diesem verbunden werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen einen integrierten Schaltungs-Die, gemäß einigen Ausführungsformen.
    • Die 2A bis 6C zeigen verschiedene Darstellungen von Zwischenstufen während eines Prozesses zur Herstellung eines integrierten Schaltungs-Packages gemäß einigen Ausführungsformen.
    • 7 zeigt elektrische Verbindungen zwischen Speicher-Dies und Logik-Dies eines integrierten Schaltungs-Packages gemäß einigen Ausführungsformen.
    • 8 zeigt ein System mit einem integrierten Schaltungs-Package gemäß einigen Ausführungsformen.
    • Die 9A und 9B zeigen eine Zwischenstufe während eines Prozesses zur Herstellung eines integrierten Schaltungs-Packages gemäß einigen weiteren Ausführungsformen.
    • Die 10A und 10B zeigen ein integriertes Schaltungs-Package gemäß einigen weiteren Ausführungsformen.
    • 11 zeigt elektrische Verbindungen zwischen Speicher-Dies und Logik-Dies eines integrierten Schaltungs-Packages gemäß einigen weiteren Ausführungsformen.
  • Detaillierte Beschreibung
  • Erfindungsgemäße Vorrichtungen und ein entsprechendes Herstellungsverfahren, welche eine erhöhte Die-Dichte erlauben, werden nach den unabhängigen Ansprüchen 1, 10 und 17 bereitgestellt. Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Bei einigen Ausführungsformen wird ein integriertes Schaltungs-Package, wie etwa ein System-on-Integrated-Chip(SoIC)-Bauelement, durch Aufeinanderstapeln von Die-Matrizen hergestellt. Die Die-Matrizen sind jeweils in einer Schachbrettstruktur angeordnet, bei der die Orientierungen der Dies entlang den Zeilen und Spalten der jeweiligen Die-Matrix abwechseln. Die Die-Matrizen sind so aufeinandergestapelt, dass die Orientierungen der aufeinander gestapelten Dies vertikal entlang dem Stapel abwechseln. Somit ist jeder Die über drei tieferliegenden Dies angeordnet und kann mit diesen elektrisch verbunden werden. Das Anordnen der Die-Matrizen in dem SoIC-Bauelement mit Die-Orientierungs-Schachbrettstrukturen ermöglicht die Bildung eines dreidimensionalen Die-Netzwerks mit abwechselnd angeordneten Logik- und Speicher-Dies.
  • Die 1A und 1B zeigen einen integrierten Schaltungs-Die 50, gemäß einigen Ausführungsformen. 1A ist eine Top-Down-Ansicht des integrierten Schaltungs-Dies 50. 1B ist eine Schnittansicht des integrierten Schaltungs-Dies 50 entlang einem Referenzquerschnitt B - B von 1A. Bei der späteren Bearbeitung werden mehrere integrierte Schaltungs-Dies 50 verkappt, um ein integriertes Schaltungs-Package herzustellen, wie etwa ein System-on-Integrated-Chip(SoIC)-Bauelement. Jeder integrierte Schaltungs-Die 50 kann Folgendes sein: ein Prozess- oder Logik-Die, z. B. ein Hauptprozessor (CPU), ein Grafikprozessor (GPU), ein System-on-a-Chip (SoC), ein Anwendungsprozessor (AP), ein DSP-Die (DSP: digitale Signalverarbeitung), ein FPGA-Die (FPGA: Universalschaltkreis), ein Microcontroller, ein KI-Beschleuniger (KI: künstliche Intelligenz), ein IMC-Die (IMC: In-Memory Computing) usw.; ein flüchtiger oder nichtflüchtiger Speicher-Die, z. B. ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher), ein RRAM-Die (RRAM: resistiver Direktzugriffsspeicher), ein MRAM-Die (MRAM: magnetoresistiver Direktzugriffsspeicher), ein PCRAM-Die (PCRAM: Phase-Change Random-Access Memory), usw.
  • Der integrierte Schaltungs-Die 50 ist ein kleiner Die, wie etwa Dielet, und kann eine kleine Fläche haben. Der integrierte Schaltungs-Die 50 kann zum Beispiel einen mittleren Bereich 60 mit einer Fläche von etwa 25 mm2 bis etwa 49 mm2 haben, sodass mehr integrierte Schaltungs-Dies 50 in einem integrierten Schaltungs-Package verkappt werden können. Der integrierte Schaltungs-Die 50 hat außerdem eine rechteckige Form z. B. mit einer Länge L1 und eine Breite W1, wobei die Länge L1 größer als die Breite W1 ist. Die Länge L1 wird entlang der Längsachse des integrierten Schaltungs-Dies 50 gemessen, und die Breite W1 wird entlang der Querachse des integrierten Schaltungs-Dies 50 gemessen. Die Länge L1 und die Breite W1 sind jeweils klein. Zum Beispiel kann die Länge L1 etwa 5,5 mm bis etwa 8 mm betragen, die Breite W1 kann etwa 5 mm bis etwa 7 mm betragen, und das Verhältnis L1 zu W1 kann etwa 1: 0,875 bis etwa 1 : 0,9 betragen.
  • Der integrierte Schaltungs-Die 50 kann in einem Wafer hergestellt werden, der unterschiedliche Bauelementbereiche aufweisen kann, die in späteren Schritten vereinzelt werden, um eine Mehrzahl von integrierten Schaltungs-Dies herzustellen. Der integrierte Schaltungs-Die 50 kann mit geeigneten Herstellungsprozessen bearbeitet werden, um integrierte Schaltkreise herzustellen. Der integrierte Schaltungs-Die 50 weist zum Beispiel ein Halbleitersubstrat 52, wie etwa Silizium, das dotiert oder undotiert ist, oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats auf. Das Halbleitersubstrat 52 kann Folgendes umfassen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 hat eine aktive Seite 52A und eine inaktive Seite 52N.
  • Auf der aktiven Seite 52A des Halbleitersubstrats 52 können Bauelemente hergestellt werden. Die Bauelemente können aktive Bauelemente (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Seite 52N kann keine Bauelemente aufweisen. Über der aktiven Seite 52A des Halbleitersubstrats 52 ist ein Zwischenschicht-Dielektrikum (ILD) angeordnet. Das ILD umgibt die Bauelemente und kann diese bedecken. Das ILD kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertem Silicatglas (USG) oder dergleichen hergestellt sind.
  • Über der aktiven Seite 52A des Halbleitersubstrats 52 ist eine Verbindungsstruktur 54 angeordnet. Die Verbindungsstruktur 54 verbindet die Bauelemente auf der aktiven Seite 52A des Halbleitersubstrats 52 miteinander zu einem integrierten Schaltkreis. Die Verbindungsstruktur 54 kann zum Beispiel von Metallisierungsstrukturen in dielektrischen Schichten gebildet werden. Die Metallisierungsstrukturen umfassen Metallleitungen und Durchkontaktierungen, die in einer oder mehreren dielektrischen Schichten hergestellt sind. Die Metallisierungsstrukturen der Verbindungsstruktur 54 sind mit den Bauelementen auf der aktiven Seite 52A des Halbleitersubstrats 52 elektrisch verbunden.
  • Der integrierte Schaltungs-Die 50 weist weiterhin Durchkontaktierungen 56 auf, die so hergestellt sind, dass sie sich zwischen der aktiven Seite 52A und der inaktiven Seite 52N des Halbleitersubstrats 52 erstrecken. Die Durchkontaktierungen 56 werden gelegentlich auch als Substrat-Durchkontaktierungen oder als Silizium-Durchkontaktierungen (TSVs) bezeichnet, wenn das Halbleitersubstrat 52 ein Siliziumsubstrat ist. Die Durchkontaktierungen 56 sind mit den Metallisierungsstrukturen der Verbindungsstruktur 54 physisch und elektrisch verbunden.
  • Bei der dargestellten Ausführungsform werden die Durchkontaktierungen 56 in einem „Durchkontaktierung-in-der-Mitte“-Prozess hergestellt, in dem zunächst die Verbindungsstruktur 54 auf dem Halbleitersubstrat 52 hergestellt wird. Dann werden die Durchkontaktierungen 56 so hergestellt, dass sie sich durch das Halbleitersubstrat 52 und die Verbindungsstruktur 54 erstrecken. Bei noch weiteren Ausführungsformen werden die Durchkontaktierungen 56 in einem „Durchkontaktierung-zuerst“-Prozess hergestellt, in dem zunächst die Durchkontaktierungen 56 so hergestellt werden, dass sie sich durch das Halbleitersubstrat 52 erstrecken. Dann wird die Verbindungsstruktur 54 auf den Durchkontaktierungen 56 und dem Halbleitersubstrat 52 hergestellt.
  • Als ein Beispiel zum Herstellen der Durchkontaktierungen 56 können Aussparungen in dem Halbleitersubstrat 52 (und optional in einigen oder allen Schichten der Verbindungsstruktur 54) zum Beispiel mit Ätz-, Fräs- oder Laserverfahren oder einer Kombination davon oder dergleichen erzeugt werden. In den Aussparungen kann ein dünnes dielektrisches Material zum Beispiel mit einem Oxidationsverfahren abgeschieden werden. Über einer Vorderseite 50F des integrierten Schaltungs-Dies 50 und in den Öffnungen kann eine dünne Sperrschicht zum Beispiel durch CVD, ALD, PVD, thermische Oxidation, eine Kombination davon oder dergleichen konform abgeschieden werden. Die Sperrschicht kann aus einem Oxid, einem Nitrid oder einem Oxidnitrid, wie etwa Titannidrid, Titanoxidnitrid, Tantalnitrid, Tantaloxidnitrid, Wolframnitrid oder einer Kombination davon oder dergleichen, hergestellt werden. Über der Sperrschicht und in den Öffnungen kann ein leitfähiges Material abgeschieden werden. Das leitfähige Material kann mit einem elektrochemischen Galvanisierprozess, durch CVD, ALD, PVD, eine Kombination davon oder dergleichen abgeschieden werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen. Überschüssiges leitfähiges Material und überschüssige Sperrschicht werden zum Beispiel mit einer chemisch-mechanischen Polierung (CMP) von der Vorderseite 50F des integrierten Schaltungs-Dies 50 entfernt. Verbliebene Teile der Sperrschicht und des leitfähigen Materials bilden die Durchkontaktierungen 56.
  • Der integrierte Schaltungs-Die 50 weist weiterhin Die-Verbindungselemente 58, wie etwa leitfähige Säulen oder Pads auf, mit denen Außenanschlüsse hergestellt werden. Die Die-Verbindungselemente 58 befinden sich in und/oder auf der Verbindungsstruktur 54 und können aus einem Metall, wie etwa Kupfer, Aluminium oder dergleichen, hergestellt werden.
  • Die Die-Verbindungselemente 58 können zum Beispiel durch Galvanisierung oder dergleichen hergestellt werden. Die Die-Verbindungselemente 58 und die Durchkontaktierungen 56 können durch Metallisierungsstrukturen der Verbindungsstruktur 54 elektrisch verbunden werden, oder sie können jeweils durch die Metallisierungsstrukturen der Verbindungsstruktur 54 mit jeweiligen integrierten Schaltkreisen des integrierten Schaltungs-Dies 50 elektrisch verbunden werden.
  • Eine erste Teilmenge von Die-Verbindungselementen 58A wird mit den integrierten Schaltkreisen des integrierten Schaltungs-Dies 50 elektrisch verbunden, und eine zweite Teilmenge von Die-Verbindungselementen 58B wird ebenfalls mit integrierten Schaltkreisen des integrierten Schaltungs-Dies 50 elektrisch verbunden. Die Die-Verbindungselemente 58A sind in einem mittleren Bereich 60 der Vorderseite 50F des integrierten Schaltungs-Dies 50 angeordnet, und die Die-Verbindungselemente 58B sind in Endbereichen 62 der Vorderseite 50F des integrierten Schaltungs-Dies 50 angeordnet. Die Die-Verbindungselemente 58A und 58B können unterschiedliche Größen und unterschiedliche Abstände haben. Zum Beispiel können die Die-Verbindungselemente 58A jeweils eine kleine Größe haben, z. B. eine Breite von etwa 0,1 µm bis etwa 10 µm, und die Die-Verbindungselemente 58B können jeweils eine große Größe haben, z. B. eine Breite von etwa 0,1 µm bis etwa 10 µm. Ebenso können die Die-Verbindungselemente 58A jeweils einen kleinen Abstand, z. B. von etwa 0,2 µm bis etwa 20 µm, haben, und die Die-Verbindungselemente 58B können jeweils einen großen Abstand, z. B. von etwa 0,2 µm bis etwa 20 µm, haben. Eine kleine Größe und ein kleiner Abstand ermöglichen die Herstellung von mehr Verbindungen mit den integrierten Schaltungs-Dies 50. Die Endbereiche 62 befinden sich an den Enden des integrierten Schaltungs-Dies 50 entlang der Längsachse des integrierten Schaltungs-Dies 50. Der mittlere Bereich 60 ist zwischen den Endbereichen 62 angeordnet und ist mit einem Abstand D1 von jedem der Endbereiche 62 beabstandet. Der Abstand D1 kann klein sein und zum Beispiel etwa 100 µm bis etwa 500 µm betragen. In Bereichen zwischen dem mittleren Bereich 60 und den Endbereichen 62 sind keine Die-Verbindungselemente 58 angeordnet. Wie später näher dargelegt wird, sind Dies, die die Konfiguration der Die-Verbindungselemente 58A in dem mittleren Bereich 60 und der Die-Verbindungselemente 58B in den Endbereichen 62 haben, so konfiguriert, dass sie später an drei überlappenden Dies befestigt werden können: einem ersten Die, der den mittleren Bereich 60 überlappt, und einem zweiten und einem dritten Die, die jeweils die Endbereiche 62 überlappen.
  • Optional können Lotbereiche (z. B. Lotkugeln oder Lötkontakthügel) auf den Die-Verbindungselementen 58 angeordnet werden. Die Lotkugeln können zum Durchführen einer Chipsondenprüfung (CP-Prüfung) an dem integrierten Schaltungs-Die 50 verwendet werden. Die CP-Prüfung kann an dem integrierten Schaltungs-Die 50 durchgeführt werden, um zu ermitteln, ob der integrierte Schaltungs-Die 50 ein erwiesenermaßen guter Die (KGD) ist. Somit werden nur integrierte Schaltungs-Dies 50, die KGDs sind, weiterbearbeitet und verkappt, und Dies, die die CP-Prüfung nicht bestehen, werden nicht verkappt. Nach der Prüfung können die Lotbereiche in späteren Bearbeitungsschritten entfernt werden.
  • Auf der aktiven Seite des integrierten Schaltungs-Dies 50, wie etwa auf der Verbindungsstruktur 54, wird eine dielektrische Schicht 64 hergestellt. Die dielektrische Schicht 64 verkapselt die Die-Verbindungselemente 58 seitlich und grenzt seitlich an Seitenwände des integrierten Schaltungs-Die 50 an. Zunächst kann die dielektrische Schicht 64 die Die-Verbindungselemente 58 verdecken, sodass sich die Oberseite der dielektrischen Schicht 64 über den Oberseiten der Die-Verbindungselemente 58 befindet. Bei einigen Ausführungsformen, bei denen Lotbereiche auf den Die-Verbindungselementen 58 angeordnet sind, kann die dielektrische Schicht 64 auch die Lotbereiche verdecken. Alternativ können die Lotbereiche vor dem Herstellen der dielektrischen Schicht 64 entfernt werden. Die dielektrische Schicht 64 kann ein Polymer, wie etwa PBO, Polyimid, Benzocyclobuten (BCB) oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 64 kann zum Beispiel durch Schleuderbeschichtung, Laminierung, chemische Aufdampfung (CVD) oder dergleichen hergestellt werden.
  • Während der Herstellung des integrierten Schaltungs-Dies 50 werden die Die-Verbindungselemente 58 durch die dielektrische Schicht 64 freigelegt. Durch das Freilegen der Die-Verbindungselemente 58 können die Lotbereiche entfernt werden, die auf den Die-Verbindungselementen 58 vorhanden sein können. Zum Beispiel können die Die-Verbindungselemente 58 und die dielektrische Schicht 64 z. B. mit einem CMP-Prozess, einem Rückätzprozess oder dergleichen oder Kombinationen davon planarisiert werden. Nach der Planarisierung sind Oberflächen der Die-Verbindungselemente 58 und der dielektrischen Schicht 64 planar und sind auf der Vorderseite 50F des integrierten Schaltungs-Dies 50 freigelegt. Wie später näher dargelegt wird, werden die planarisierten Vorderseiten 50F mehrerer integrierter Schaltungs-Dies 50 Vorderseite an Vorderseite direktgebondet, um ein integriertes Schaltungs-Package herzustellen.
  • Auf der inaktiven Seite 52N des Halbleitersubstrats 52 werden Die-Verbindungselemente 66 und eine dielektrische Schicht 68 hergestellt. Die Die-Verbindungselemente 66 können aus einem ähnlichen Material und mit einem ähnlichen Verfahren wie die Die-Verbindungselemente 58 hergestellt werden. Die Die-Verbindungselemente 66 werden physisch mit den Durchkontaktierungen 56 verbunden und werden elektrisch mittels der Durchkontaktierungen 56 mit den integrierten Schaltkreisen des integrierten Schaltungs-Dies 50 verbunden. Die dielektrische Schicht 68 kann aus einem ähnlichen Material und mit einem ähnlichen Verfahren wie die dielektrische Schicht 64 hergestellt werden. Vor dem Herstellen der Die-Verbindungselemente 66 und der dielektrischen Schicht 68 kann die inaktive Seite 52N des Halbleitersubstrats 52 geschliffen werden, um die Durchkontaktierungen 56 freizulegen. Nach dem Herstellen können die Die-Verbindungselemente 66 und die dielektrische Schicht 68 z. B. mit einem CMP-Prozess, einem Rückätzprozess oder dergleichen oder Kombinationen davon planarisiert werden. Nach dem Planarisieren sind Oberflächen der Die-Verbindungselemente 66 und der dielektrischen Schicht 68 planar und liegen auf der Rückseite 50B des integrierten Schaltungs-Dies 50 frei. Wie später näher dargelegt wird, werden die planarisierten Rückseiten 50B mehrerer integrierter Schaltungs-Dies 50 Rückseite an Rückseite direktgebondet, um ein integriertes Schaltungs-Package herzustellen.
  • Die 2A bis 6C zeigen verschiedene Darstellungen von Zwischenstufen während eines Prozesses zur Herstellung eines integrierten Schaltungs-Packages 100 gemäß einigen Ausführungsformen. Die 2A, 3A, 4A, 5A und 6A sind Top-Down-Ansichten des integrierten Schaltungs-Packages 100. Die 2B, 3B, 4B, 5B und 6B sind Schnittansichten des integrierten Schaltungs-Packages 100 entlang einem Referenzquerschnitt X - X der entsprechenden Figuren mit dem Buchstaben „A“. Die 2C, 3C, 4C, 5C und 6C sind Schnittansichten des integrierten Schaltungs-Packages 100 entlang einem Referenzquerschnitt Y - Y der entsprechenden Figuren mit dem Buchstaben „A“.
  • In den 2A bis 6C ist ein Package-Bereich dargestellt, in dem das integrierte Schaltungs-Package 100 hergestellt wird. Während oder nach der Herstellung wird ein Vereinzelungsprozess durch Zersägen entlang Ritzgrabenbereichen, z. B. um den dargestellten Package-Bereich, durchgeführt, um das integrierte Schaltungs-Package 100 von benachbarten Package-Bereichen zu trennen. Es dürfte wohlverstanden sein, dass mehrere Package-Bereiche hergestellt werden können und ein integriertes Schaltungs-Package 100 in jedem der Package-Bereiche hergestellt werden kann.
  • In den 2A, 2B und 2C wird ein Trägersubstrat 102 bereitgestellt, und auf dem Trägersubstrat 102 wird eine Ablöseschicht 104 hergestellt. Das Trägersubstrat 102 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 102 hergestellt werden können. Die Ablöseschicht 104 kann aus einem Material auf Polymerbasis hergestellt werden, das zusammen mit dem Trägersubstrat 102 von den darüber befindlichen Strukturen, die in späteren Schritten hergestellt werden, entfernt werden kann. Bei einigen Ausführungsformen ist die Ablöseschicht 104 ein durch Wärme ablösbares Material auf Epoxidbasis, das beim Erwärmen sein Haftvermögen verliert, wie etwa ein LTHC-Ablösebelag (LTHC: Licht-Wärme-Umwandlung). Bei anderen Ausführungsformen kann die Ablöseschicht 104 ein Ultraviolett(UV)-Klebstoff sein, der sein Haftvermögen verliert, wenn er mit UV-Licht bestrahlt wird. Die Ablöseschicht 104 kann als eine Flüssigkeit verteilt werden und gehärtet werden, oder sie kann eine Laminatschicht, mit der das Trägersubstrat 102 beschichtet wird, oder dergleichen sein. Die Oberseite der Ablöseschicht 104 kann egalisiert werden und kann ein hohes Maß an Planarität haben.
  • Dann wird eine Bondschicht 106 auf der Ablöseschicht 104 hergestellt. Die Bondschicht 106 wird aus einem dielektrischen Material hergestellt. Die Bondschicht 106 kann zum Beispiel ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; oder dergleichen oder eine Kombination davon sein. Die Bondschicht 106 kann zum Beispiel durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen hergestellt werden.
  • Dann werden Speicher-Dies 108A und Logik-Dies 110A an die Bondschicht 106 gebondet. Die Speicher-Dies 108A und die Logik-Dies 110A haben ähnliche Strukturelemente wie der integrierte Schaltungs-Die 50, und ähnliche Bezugszahlen werden zum Darstellen von ähnlichen Strukturelementen verwendet. Bei einigen Ausführungsformen sind die Logik-Dies 110A IMC-Dies, die Rechenbeschleunigungsfunktionen haben und auf Grund von SRAM-, RRAM-, MRAM oder PCRAM-Speichern entworfen sind. Zum Beispiel können die IMC-Dies SRAM-, RRAM-, MRAM oder PCRAM-Speicher umfassen, die so konfiguriert sind, dass sie parallele arithmetische Berechnungen ausführen. Die Speicher-Dies 108A und die Logik-Dies 110A werden auf der Bondschicht 106 platziert und dann z. B. als Teil eines Thermokompressionsbondprozesses in die Bondschicht 106 gepresst.
  • Die Speicher-Dies 108A und die Logik-Dies 110A werden mit der aktiven Seite nach oben in einer Die-Matrix 112 angeordnet. Die Speicher-Dies 108A und die Logik-Dies 110A sind in der Top-Down-Ansicht der Die-Matrix 112 in einer Die-Orientierungs-Schachbrettstruktur angeordnet. Mit anderen Worten, die Orientierungen der Speicher-Dies 108A und der Logik-Dies 110A abwechseln entlang den Zeilen und Spalten der Die-Matrix 112, wobei die Längsachsen der Logik-Dies 110A parallel sind und in einer ersten Richtung verlaufen und die Längsachsen der Speicher-Dies 108A parallel sind und in einer zweiten Richtung verlaufen, wobei die erste und die zweite Richtung senkrecht sind und jeweils parallel zu einer Hauptfläche der dielektrischen Schicht 106 sind. Außerdem sind die Speicher-Dies 108A und die Logik-Dies 110A ababwechselnd entlang den Zeilen und Spalten der Die-Matrix 112 angeordnet.
  • Dann wird eine dielektrische Schicht 114 so hergestellt, dass sie die Speicher-Dies 108A und die Logik-Dies 110A umgibt. Die dielektrische Schicht 114 füllt Spalte zwischen jeweiligen der Speicher-Dies 108A und der Logik-Dies 110A und schützt dadurch die Dies. Die dielektrische Schicht 114 kann ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Verkapselungsmaterial, wie etwa eine Formmasse, ein Epoxid oder dergleichen; oder dergleichen oder eine Kombination davon sein. Bei einigen Ausführungsformen ist die dielektrische Schicht 114 ein Oxid, wie etwa Siliziumoxid. An der dielektrischen Schicht 114 kann ein Planarisierungsprozess durchgeführt werden, um die Die-Verbindungselemente 58 der Speicher-Dies 108A und der Logik-Dies 110A freizulegen. Der Planarisierungsprozess kann auch an der dielektrischen Schicht 64 durchgeführt werden. Nach dem Planarisierungsprozess sind Oberseiten der Die-Verbindungselemente 58, der dielektrischen Schicht 64 und der dielektrischen Schicht 114 planar. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen oder eine Kombination davon sein.
  • In den 3A, 3B und 3C werden Speicher-Dies 108B und Logik-Dies 110B an die Speicher-Dies 108A und die Logik-Dies 110A gebondet. Die Speicher-Dies 108B und die Logik-Dies 110B haben ähnliche Strukturelemente wie der integrierte Schaltungs-Die 50, und ähnliche Bezugszahlen werden zum Darstellen von ähnlichen Strukturelementen verwendet. Die Dies werden durch Hybridbondung Vorderseite an Vorderseite direktgebondet, wobei die dielektrische Schicht 64 eines Dies durch Dielektrikum-Dielektrikum-Bondung an die dielektrische Schicht 64 eines anderen Dies gebondet wird und die Die-Verbindungselemente 58 eines Dies durch Metall-Metall-Bondung an die Die-Verbindungselemente 58 eines anderen Dies gebondet werden, ohne ein eutektisches Material (z. B. Lot) zu verwenden.
  • Das Bonden kann ein Vorbonden und ein Tempern umfassen. Während des Vorbondens wird eine geringe Druckkraft aufgebracht, um die Logik-Dies 110A und 110B und die Speicher-Dies 108A und 108B gegeneinander zu pressen. Das Vorbonden wird bei einer niedrigen Temperatur durchgeführt, und nach dem Vorbonden werden die dielektrischen Schichten 64 aneinander gebondet. Dann wird die Bondfestigkeit in einem anschließenden Temperschritt verbessert, in dem die dielektrischen Schichten 64 bei einer hohen Temperatur getempert werden. Durch das Tempern entstehen Direktbondverbindungen, wie etwa Schmelzbondverbindungen, die die dielektrischen Schichten 64 der Dies bonden. Die Die-Verbindungselemente 58 werden physisch und elektrisch eineindeutig miteinander verbunden. Die Die-Verbindungselemente 58 können nach dem Vorbonden in physischem Kontakt sein, oder sie können sich während des Temperns so ausdehnen, dass sie in physischem Kontakt kommen. Außerdem vermischt sich während des Temperns das Material der Die-Verbindungselemente 58 (z. B. Kupfer), sodass auch Metall-Metall-Bondverbindungen entstehen. Somit sind die resultierenden Bondverbindungen zwischen den Speicher-Dies 108A und 108B und den Logik-Dies 110A und 110B Hybridbondverbindungen, die Dielektrikum-Dielektrikum-Bondverbindungen und Metall-Metall-Bondverbindungen umfassen.
  • Zum Bonden können die dielektrischen Schichten 64 zum Beispiel aus Siliziumoxid hergestellt werden, und die Die-Verbindungselemente 58 können aus Kupfer hergestellt werden. Die Oberflächen der Dies können mit einem Plasma, wie etwa einem N2-Plasma, behandelt werden, um freie Bindungen auf den Oberflächen der dielektrischen Schichten 64 zu erzeugen. Dann kann ein Nassreinigungsprozess durchgeführt werden, um die freien Bindungen mit OH-Gruppen zu terminieren. Der Nassreinigungsprozess kann z. B. mit verdünntem Ammoniak und vollentsalztem Wasser durchgeführt werden. Dann kann das Vorbonden mit einer niedrigen Druckkraft bei Raumtemperatur durchgeführt werden. Das Tempern kann dann bei einer hohen Temperatur, wie etwa bei einer Temperatur von weniger als etwa 400 °C, erfolgen. Wenn die Temperatur steigt, zerbrechen OH-Bindungen zwischen den dielektrischen Schichten 64, sodass stärkere Si-O-Si-Bindungen entstehen, und folglich werden die dielektrischen Schichten 64 durch Dielektrikum-Dielektrikum-Bondverbindungen aneinander direktgebondet. Außerdem erfolgt bei steigender Temperatur eine Diffusion zwischen den Die-Verbindungselementen 58, und folglich werden die Die-Verbindungselemente 58 durch Metall-Metall-Bondverbindungen aneinander direktgebondet.
  • Die Speicher-Dies 108B und die Logik-Dies 110B werden mit der aktiven Seite nach unten in einer Die-Matrix 116 auf der Die-Matrix 112 angeordnet. Die Speicher-Dies 108B und die Logik-Dies 110B sind in der Top-Down-Ansicht der Die-Matrix 116 in einer Die-Orientierungs-Schachbrettstruktur angeordnet. Mit anderen Worten, die Orientierungen der Speicher-Dies 108B und der Logik-Dies 110B abwechseln entlang den Zeilen und Spalten der Die-Matrix 116, wobei die Längsachsen der Speicher-Dies 108B parallel sind und in einer ersten Richtung verlaufen und die Längsachsen der Logik-Dies 110B parallel sind und in einer zweiten Richtung verlaufen, wobei die erste und die zweite Richtung senkrecht sind und jeweils parallel zu der Hauptfläche der dielektrischen Schicht 106 sind. Die Längsachsen der Speicher-Dies 108B sind parallel zu den Längsachsen der Speicher-Dies 108A (siehe 2A), und die Längsachsen der Logik-Dies 110B sind parallel zu den Längsachsen der Logik-Dies 110A (siehe 2A). Außerdem sind die Speicher-Dies 108B und die Logik-Dies 110B ababwechselnd entlang den Zeilen und Spalten der Die-Matrix 116 angeordnet.
  • Die Speicher-Dies 108B werden über den Logik-Dies 110A zentriert, und die Die-Verbindungselemente 58A jedes Speicher-Dies 108B werden an die Die-Verbindungselemente 58A eines entsprechenden Logik-Dies 110A gebondet, sodass gebondete Paare von Speicher-Dies 108B und Logik-Dies 110A elektrisch miteinander verbunden werden. Ebenso werden die Logik-Dies 110B über den Speicher-Dies 108A zentriert, und die Die-Verbindungselemente 58A jedes Logik-Dies 110B werden an die Die-Verbindungselemente 58A eines entsprechenden Speicher-Dies 108A gebondet, sodass gebondete Paare von Speicher-Dies 108A und Logik-Dies 110B elektrisch miteinander verbunden werden. Jedes gebondete Die-Paar bildet eine Rechenstelle, wobei jeder Speicher-Die als ein lokaler Cache mit hoher Bandbreite und geringer Latenz für seinen entsprechenden Logik-Die fungiert. Die Die-Verbindungselemente 58B jedes Speicher-Dies 108B werden an die Die-Verbindungselemente 58B benachbarter Speicher-Dies 108A (siehe 3B) gebondet, sodass die Speicher-Dies 108A und 108B elektrisch miteinander verbunden werden. Jeder Speicher-Die 108B überlappt teilweise einen tieferliegenden Logik-Die 110A und zwei tieferliegende Speicher-Dies 108A und ist an diese gebondet. Ebenso werden die Die-Verbindungselemente 58B jedes Logik-Dies 110B an die Die-Verbindungselemente 58B benachbarter Logik-Dies 110A (siehe 3C) gebondet, sodass die Logik-Dies 110A und 110B elektrisch miteinander verbunden werden. Jeder Logik-Die 110B überlappt teilweise einen tieferliegenden Speicher-Die 108A und zwei tieferliegende Logik-Dies 110A und wird an diese gebondet.
  • Dann wird eine dielektrische Schicht 118 so hergestellt, dass sie die Speicher-Dies 108B und die Logik-Dies 110B umgibt. Die dielektrische Schicht 118 kann nach der Platzierung der Speicher-Dies 108B und der Logik-Dies 110B, aber vor dem Tempern zum Fertigstellen der Hybridbondung hergestellt werden, oder sie kann nach dem Tempern hergestellt werden. Die dielektrische Schicht 118 füllt Spalte zwischen jeweiligen der Speicher-Dies 108B und der Logik-Dies 110B und schützt dadurch die Dies. Die dielektrische Schicht 118 kann ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Verkapselungsmaterial, wie etwa eine Formmasse, ein Epoxid oder dergleichen; oder dergleichen oder eine Kombination davon sein. Bei einigen Ausführungsformen ist die dielektrische Schicht 118 ein Oxid, wie etwa Siliziumoxid. An der dielektrischen Schicht 118 kann ein Planarisierungsprozess durchgeführt werden, um die Die-Verbindungselemente 66 der Speicher-Dies 108B und der Logik-Dies 110B freizulegen. Der Planarisierungsprozess kann auch an den dielektrischen Schichten 68 durchgeführt werden. Nach dem Planarisierungsprozess sind Oberseiten der Die-Verbindungselemente 66, der dielektrischen Schichten 68 und der dielektrischen Schicht 118 planar. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen oder eine Kombination davon sein.
  • Da die Speicher-Dies 108B und die Logik-Dies 110B die Speicher-Dies 108A und die Logik-Dies 110A nicht konzentrisch überlappen, können einige Teile der dielektrischen Schichten 114 und 118 an der Hybridbondung beteiligt sein. Zum Beispiel können die Speicher-Dies 108B und die Logik-Dies 110B auch an Teile der dielektrischen Schicht 114 gebondet werden. Ebenso können die Speicher-Dies 108A und die Logik-Dies 110A auch an Teile der dielektrischen Schicht 118 gebondet werden.
  • Nachdem die Speicher-Dies 108B und die Logik-Dies 110B an die Speicher-Dies 108A und die Logik-Dies 110A gebondet worden sind, wird eine Chipsondenprüfung (CP-Prüfung) durchgeführt, um zu ermitteln, ob die Speicher-Dies 108A und 108B und die Logik-Dies 110A und 110B erwiesenermaßen gute Dies (KGDs) sind. Die integrierten Schaltungs-Dies werden unter Verwendung einer Sonde geprüft. Die Sonde wird z. B. durch Prüf-Verbindungselemente physisch und elektrisch mit den Die-Verbindungselementen 66 verbunden. Die CP-Prüfung kann auch verwendet werden, um zu ermitteln, ob die Speicher-Dies 108B und die Logik-Dies 110B vollständig an die Speicher-Dies 108A und die Logik-Dies 110A gebondet worden sind. Die Hybridbondverbindungen können nachbearbeitet werden (z. B. durch Durchführen eines weiteren Temperprozesses), wenn die Zwischenstruktur die CP-Prüfung nicht besteht. Die Prüfung kann eine Prüfung der Funktionalität der verschiedenen integrierten Schaltungs-Dies oder eine Prüfung auf erwiesenermaßen offene Stromkreise oder Kurzschlüsse umfassen, die auf Grund des Entwurfs der integrierten Schaltungs-Dies zu erwarten sind. Nach Beendigung der Prüfung wird die Sonde entfernt, und überschüssiges aufschmelzbares Material auf den Die-Verbindungselementen 66 kann z. B. mit einem Ätzprozess, einem CMP-Prozess, einem Schleifprozess oder dergleichen entfernt werden.
  • In den 4A, 4B und 4C werden Speicher-Dies 108C und Logik-Dies 110C an die Speicher-Dies 108B und die Logik-Dies 110B gebondet (siehe 3A). Die Speicher-Dies 108C und die Logik-Dies 110C haben ähnliche Strukturelemente wie der integrierte Schaltungs-Die 50, und ähnliche Bezugszahlen werden zum Darstellen von ähnlichen Strukturelementen verwendet. Die Dies werden durch Hybridbondung Rückseite an Rückseite direktgebondet, wobei die dielektrische Schicht 68 eines Dies durch Dielektrikum-Dielektrikum-Bondung an die dielektrische Schicht 68 eines anderen Dies gebondet wird und die Die-Verbindungselemente 66 eines Dies durch Metall-Metall-Bondung an die Die-Verbindungselemente 66 eines anderen Dies gebondet werden, ohne ein eutektisches Material (z. B. Lot) zu verwenden. Die Hybridbondung kann mit einem ähnlichen Verfahren durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 3A, 3B und 3C beschrieben worden ist.
  • Die Speicher-Dies 108C und die Logik-Dies 110C werden mit der aktiven Seite nach oben in einer Die-Matrix 120 auf der Die-Matrix 116 angeordnet. Die Speicher-Dies 108C und die Logik-Dies 110C sind in der Top-Down-Ansicht der Die-Matrix 120 in einer Die-Orientierungs-Schachbrettstruktur angeordnet. Mit anderen Worten, die Orientierungen der Speicher-Dies 108C und der Logik-Dies 110C abwechseln sich entlang den Zeilen und Spalten der Die-Matrix 120 ab, wobei die Längsachsen der Speicher-Dies 108C parallel sind und in einer ersten Richtung verlaufen und die Längsachsen der Logik-Dies 110C parallel sind und in einer zweiten Richtung verlaufen, wobei die erste und die zweite Richtung senkrecht sind und jeweils parallel zu der Hauptfläche der dielektrischen Schicht 106 sind. Die Längsachsen der Speicher-Dies 108C sind parallel zu den Längsachsen der Speicher-Dies 108A und 108B (siehe 2A und 3A), und die Längsachsen der Logik-Dies 110C sind parallel zu den Längsachsen der Logik-Dies 110A und 110B (siehe 2A und 3A). Außerdem sind die Speicher-Dies 108C und die Logik-Dies 110C ababwechselnd entlang den Zeilen und Spalten der Die-Matrix 120 angeordnet.
  • Die Speicher-Dies 108C werden über den Logik-Dies 110B zentriert, und die Logik-Dies 110C werden über den Speicher-Dies 108B zentriert. Die Die-Verbindungselemente 66 jedes Speicher-Dies 108C werden an die Die-Verbindungselemente 66 von benachbarten Speicher-Dies 108B gebondet (siehe 4B), sodass die Speicher-Dies 108B und 108C elektrisch miteinander verbunden werden. Somit werden die Speicher-Dies 108A und 108C durch die Durchkontaktierungen 56 der Speicher-Dies 108B elektrisch miteinander verbunden. Jeder Speicher-Die 108C überlappt teilweise einen tieferliegenden Logik-Die 110B und zwei tieferliegende Speicher-Dies 108B und ist an diese gebondet. Da sie Rückseite an Rückseite angeordnet sind, werden die Die-Verbindungselemente 66 der Speicher-Dies 108C nicht direkt mit den Die-Verbindungselementen 66 der Logik-Dies 110B verbunden. Ebenso werden die Die-Verbindungselemente 66 jedes Logik-Dies 110C an die Die-Verbindungselemente 66 benachbarter Logik-Dies 110B gebondet (siehe 4C), sodass die Logik-Dies 110B und 110C elektrisch miteinander verbunden werden. Somit werden die Logik-Dies 110A und 110C durch die Durchkontaktierungen 56 der Logik-Dies 110B elektrisch miteinander verbunden. Jeder Logik-Die 110C überlappt teilweise einen tieferliegenden Speicher-Die 108B und zwei tieferliegende Logik-Dies 110B und wird an diese gebondet. Da sie Rückseite an Rückseite angeordnet sind, werden die Die-Verbindungselemente 66 der Logik-Dies 110C nicht direkt mit den Die-Verbindungselementen 66 der Speicher-Dies 108B verbunden.
  • Dann wird eine dielektrische Schicht 122 so hergestellt, dass sie die Speicher-Dies 108C und die Logik-Dies 110C umgibt. Die dielektrische Schicht 122 füllt Spalte zwischen jeweiligen der Speicher-Dies 108C und der Logik-Dies 110C und schützt dadurch die Dies. Die dielektrische Schicht 122 kann ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Verkapselungsmaterial, wie etwa eine Formmasse, ein Epoxid oder dergleichen; oder dergleichen oder eine Kombination davon sein. Bei einigen Ausführungsformen ist die dielektrische Schicht 122 ein Oxid, wie etwa Siliziumoxid. An der dielektrischen Schicht 122 kann ein Planarisierungsprozess durchgeführt werden, um die Die-Verbindungselemente 58 der Speicher-Dies 108C und der Logik-Dies 110C freizulegen. Der Planarisierungsprozess kann auch an den dielektrischen Schichten 64 durchgeführt werden. Nach dem Planarisierungsprozess sind Oberseiten der Die-Verbindungselemente 58, der dielektrischen Schichten 64 und der dielektrischen Schicht 122 planar. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen oder eine Kombination davon sein.
  • Da die Speicher-Dies 108C und die Logik-Dies 110C die Speicher-Dies 108B und die Logik-Dies 110B nicht konzentrisch überlappen, können einige Teile der dielektrischen Schichten 118 und 122 an der Hybridbondung beteiligt sein. Zum Beispiel können die Speicher-Dies 108C und die Logik-Dies 110C auch an Teile der dielektrischen Schicht 118 gebondet werden. Ebenso können die Speicher-Dies 108B und die Logik-Dies 110B auch an Teile der dielektrischen Schicht 122 gebondet werden.
  • In den 5A, 5B und 5C werden Speicher-Dies 108D und Logik-Dies 110D an die Speicher-Dies 108C und die Logik-Dies 110C gebondet. Die Speicher-Dies 108D und die Logik-Dies 110D haben ähnliche Strukturelemente wie der integrierte Schaltungs-Die 50, und ähnliche Bezugszahlen werden zum Darstellen von ähnlichen Strukturelementen verwendet. Die Dies werden durch Hybridbondung Vorderseite an Vorderseite direktgebondet, wobei die dielektrische Schicht 64 eines Dies durch Dielektrikum-Dielektrikum-Bondung an die dielektrische Schicht 64 eines anderen Dies gebondet wird und die Die-Verbindungselemente 58 eines Dies durch Metall-Metall-Bondung an die Die-Verbindungselemente 58 eines anderen Dies gebondet werden, ohne ein eutektisches Material (z. B. Lot) zu verwenden. Die Hybridbondung kann mit einem ähnlichen Verfahren durchgeführt werden, wie es vorstehend unter Bezugnahme auf die 3A, 3B und 3C beschrieben worden ist.
  • Die Speicher-Dies 108D und die Logik-Dies 110D werden mit der aktiven Seite nach unten in einer Die-Matrix 124 auf der Die-Matrix 120 angeordnet. Die Speicher-Dies 108D und die Logik-Dies 110D sind in der Top-Down-Ansicht der Die-Matrix 124 in einer Die-Orientierungs-Schachbrettstruktur angeordnet. Mit anderen Worten, die Orientierungen der Speicher-Dies 108D und der Logik-Dies 110D abwechseln sich entlang den Zeilen und Spalten der Die-Matrix 124 ab, wobei die Längsachsen der Speicher-Dies 108D parallel sind und in einer ersten Richtung verlaufen und die Längsachsen der Logik-Dies 110D parallel sind und in einer zweiten Richtung verlaufen, wobei die erste und die zweite Richtung senkrecht sind und jeweils parallel zu der Hauptfläche der dielektrischen Schicht 106 sind. Die Längsachsen der Speicher-Dies 108D sind parallel zu den Längsachsen der Speicher-Dies 108A, 108B und 108C (siehe 2A, 3A und 4A), und die Längsachsen der Logik-Dies 110D sind parallel zu den Längsachsen der Logik-Dies 110A, 110B und 110C (siehe 2A, 3A und 4A). Außerdem sind die Speicher-Dies 108D und die Logik-Dies 110D ababwechselnd entlang den Zeilen und Spalten der Die-Matrix 124 angeordnet.
  • Die Speicher-Dies 108D werden über den Logik-Dies 110C zentriert, und die Die-Verbindungselemente 58A jedes Speicher-Dies 108D werden an die Die-Verbindungselemente 58A eines entsprechenden Logik-Dies 110C gebondet, sodass gebondete Paare von Speicher-Dies 108D und Logik-Dies 110C elektrisch miteinander verbunden werden. Ebenso werden die Logik-Dies 110D über den Speicher-Dies 108C zentriert, und die Die-Verbindungselemente 58A jedes Logik-Dies 110D werden an die Die-Verbindungselemente 58A eines entsprechenden Speicher-Dies 108C gebondet, sodass gebondete Paare von Speicher-Dies 108C und Logik-Dies 110D elektrisch miteinander verbunden werden. Jedes gebondete Die-Paar bildet eine Rechenstelle, wobei jeder Speicher-Die als ein lokaler Cache mit hoher Bandbreite und geringer Latenz für seinen entsprechenden Logik-Die fungiert. Die Die-Verbindungselemente 58B jedes Speicher-Dies 108D werden an die Die-Verbindungselemente 58B benachbarter Speicher-Dies 108C gebondet (siehe 5B), sodass die Speicher-Dies 108C und 108D elektrisch miteinander verbunden werden. Somit werden die Speicher-Dies 108B und 108D durch die Durchkontaktierungen 56 der Speicher-Dies 108C elektrisch miteinander verbunden. Jeder Speicher-Die 108D überlappt teilweise einen tieferliegenden Logik-Die 110C und zwei tieferliegende Speicher-Dies 108C und ist an diese gebondet. Ebenso werden die Die-Verbindungselemente 58B jedes Logik-Dies 110D an die Die-Verbindungselemente 58B benachbarter Logik-Dies 110C gebondet (siehe 5C), sodass die Logik-Dies 110C und 110D elektrisch miteinander verbunden werden. Somit werden die Logik-Dies 110B und 110D durch die Durchkontaktierungen 56 der Logik-Dies 110C elektrisch miteinander verbunden. Jeder Logik-Die 110D überlappt teilweise einen tieferliegenden Speicher-Die 108C und zwei tieferliegende Logik-Dies 110D und wird an diese gebondet.
  • Dann wird eine dielektrische Schicht 126 so hergestellt, dass sie die Speicher-Dies 108D und die Logik-Dies 110D umgibt. Die dielektrische Schicht 126 kann nach der Platzierung der Speicher-Dies 108D und der Logik-Dies 110D, aber vor dem Tempern zum Fertigstellen der Hybridbondung hergestellt werden, oder sie kann nach dem Tempern hergestellt werden. Die dielektrische Schicht 126 füllt Spalte zwischen jeweiligen der Speicher-Dies 108D und der Logik-Dies 110D und schützt dadurch die Dies. Die dielektrische Schicht 126 kann ein Oxid, wie etwa Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid oder dergleichen; ein Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; ein Verkapselungsmaterial, wie etwa eine Formmasse, ein Epoxid oder dergleichen; oder dergleichen oder eine Kombination davon sein. Bei einigen Ausführungsformen ist die dielektrische Schicht 126 ein Oxid, wie etwa Siliziumoxid. An der dielektrischen Schicht 126 kann ein Planarisierungsprozess durchgeführt werden, um die Die-Verbindungselemente 66 der Speicher-Dies 108D und der Logik-Dies 110D freizulegen. Der Planarisierungsprozess kann auch an den dielektrischen Schichten 68 durchgeführt werden. Nach dem Planarisierungsprozess sind Oberseiten der Die-Verbindungselemente 66, der dielektrischen Schichten 68 und der dielektrischen Schicht 126 planar. Der Planarisierungsprozess kann zum Beispiel ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen oder eine Kombination davon sein.
  • Da die Speicher-Dies 108D und die Logik-Dies 110D die Speicher-Dies 108C und die Logik-Dies 110C nicht konzentrisch überlappen, können einige Teile der dielektrischen Schichten 122 und 126 an der Hybridbondung beteiligt sein. Zum Beispiel können die Speicher-Dies 108D und die Logik-Dies 110D auch an Teile der dielektrischen Schicht 122 gebondet werden. In ähnlicher Weise können die Speicher-Dies 108C und die Logik-Dies 110C auch an Teile der dielektrischen Schicht 126 gebondet werden.
  • Nachdem die Speicher-Dies 108D und die Logik-Dies 110D an die Speicher-Dies 108C und die Logik-Dies 110C gebondet worden sind, wird eine Chipsondenprüfung (CP-Prüfung) durchgeführt, um zu ermitteln, ob die Speicher-Dies 108C und 108D und die Logik-Dies 110C und 110C erwiesenermaßen gute Dies (KGDs) sind. Die integrierten Schaltungs-Dies werden unter Verwendung einer Sonde geprüft. Die Sonde wird z. B. durch Prüf-Verbindungselemente physisch und elektrisch mit den Die-Verbindungselementen 66 verbunden. Die CP-Prüfung kann auch verwendet werden, um zu ermitteln, ob die Speicher-Dies 108D und die Logik-Dies 110D vollständig an die Speicher-Dies 108C und die Logik-Dies 110C gebondet worden sind. Die Hybridbondverbindungen können nachbearbeitet werden (z. B. durch Durchführen eines weiteren Temperprozesses), wenn die Zwischenstruktur die CP-Prüfung nicht besteht. Die Prüfung kann eine Prüfung der Funktionalität der verschiedenen integrierten Schaltungs-Dies oder eine Prüfung auf erwiesenermaßen offene Stromkreise oder Kurzschlüsse umfassen, die auf Grund des Entwurfs der integrierten Schaltungs-Dies zu erwarten sind. Nach Beendigung der Prüfung wird die Sonde entfernt, und überschüssiges aufschmelzbares Material auf den Die-Verbindungselementen 66 kann z. B. mit einem Ätzprozess, einem CMP-Prozess, einem Schleifprozess oder dergleichen entfernt werden.
  • In den 6A, 6B und 6C wird eine Umverteilungsstruktur 128 auf der dielektrischen Schicht 126, den Speicher-Dies 108D und den Logik-Dies 110D, zum Beispiel auf den Die-Verbindungselementen 66 und den dielektrischen Schichten 68, hergestellt. Die Umverteilungsstruktur 128 umfasst mehrere dielektrische Schichten, Metallisierungsstrukturen und Durchkontaktierungen. Zum Beispiel kann die Umverteilungsstruktur 128 als eine Mehrzahl von diskreten Metallisierungsstrukturen strukturiert werden, die durch jeweilige dielektrische Schichten voneinander getrennt sind. Bei einigen Ausführungsformen werden die dielektrischen Schichten aus einem Polymer hergestellt, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann, und sie können unter Verwendung einer lithografischen Maske strukturiert werden. Bei anderen Ausführungsformen werden die dielektrischen Schichten aus einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, PSG, BSG oder BPSG; oder dergleichen hergestellt. Die dielektrischen Schichten können durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen oder eine Kombination davon hergestellt werden. Nach der Herstellung werden die dielektrischen Schichten strukturiert, um tieferliegende leitfähige Strukturelemente freizulegen. Zum Beispiel wird die untere dielektrische Schicht strukturiert, um Teile der Die-Verbindungselemente 66 freizulegen, und dielektrische Zwischenschichten werden strukturiert, um Teile von tieferliegenden Metallisierungsstrukturen freizulegen. Das Strukturieren kann mit jedem geeigneten Verfahren erfolgen, wie etwa durch Belichten der dielektrischen Schichten, wenn sie ein lichtempfindliches Material aufweisen, oder durch Ätzen, zum Beispiel anisotropes Ätzen. Wenn die dielektrischen Schichten lichtempfindliche Materialien sind, können sie nach dem Belichten entwickelt werden.
  • Metallisierungsstrukturen werden so hergestellt, dass sie sich entlang und durch jede dielektrische Schicht erstrecken. Eine Seed-Schicht (nicht dargestellt) wird über jeder einzelnen dielektrischen Schicht und in den Öffnungen durch die jeweilige dielektrische Schicht hergestellt. Bei einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzelne Schicht oder aber eine Verbundschicht mit einer Mehrzahl von Teilschichten sein kann, die aus unterschiedlichen Materialien hergestellt sind. Bei einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann mit einem Abscheidungsverfahren, wie etwa PVD oder dergleichen, hergestellt werden. Dann wird auf der Seed-Schicht ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht der Metallisierungsstruktur. Durch das Strukturieren werden Öffnungen durch das Fotoresist erzeugt, um die Seed-Schicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seed-Schicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall oder eine Metalllegierung sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder eine Kombination davon. Dann werden das Fotoresist und die Teile der Seed-Schicht entfernt, auf denen das leitfähige Material nicht abgeschieden worden ist. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoff-Plasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden freigelegte Teile der Seed-Schicht zum Beispiel mit einem geeigneten Ätzprozess, wie etwa durch Nass- oder Trockenätzung, entfernt. Die verbliebenen Teile der Seed-Schicht und das leitfähige Material bilden die Metallisierungsstruktur für eine Schicht der Umverteilungsstruktur 128.
  • Die Umverteilungsstruktur 128 ist als ein Beispiel gezeigt. In der Umverteilungsstruktur 128 können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen als gezeigt hergestellt werden. Ein Durchschnittsfachmann dürfte ohne Weiteres erkennen, welche Schritte oder Prozesse weggelassen oder wiederholt werden können, um mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen herzustellen.
  • Außerdem werden leitfähige Verbindungselemente 130 in physischer und elektrischer Verbindung mit der Umverteilungsstruktur 128 hergestellt. Die obere dielektrische Schicht der Umverteilungsstruktur 128 kann strukturiert werden, um Teile der tieferliegenden Metallisierungsstrukturen freizulegen. Bei einigen Ausführungsformen können Metallisierungen unter dem Kontakthügel (UBMs) in den Öffnungen hergestellt werden. Auf den UBMs werden die leitfähigen Verbindungselemente 130 hergestellt. Die leitfähigen Verbindungselemente 130 können BGA-Verbindungselemente (BGA: Ball Grid Array), Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die leitfähigen Verbindungselemente 130 können aus einem Metall oder einer Metalllegierung, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder einer Kombination davon hergestellt werden. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 130 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Schicht aus Lot auf der Struktur hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei einer anderen Ausführungsform sind die leitfähigen Verbindungselemente 130 Metallsäulen (wie etwa Kupfer), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. Die leitfähigen Verbindungselemente 130 werden mit den Metallisierungsstrukturen der Umverteilungsstruktur 128 elektrisch verbunden.
  • Eine Weiterbearbeitung kann durchgeführt werden, um das integrierte Schaltungs-Package 100 fertigzustellen. Zum Beispiel kann ein Vereinzelungsprozess durch Zersägen entlang Ritzgrabenbereichen durchgeführt werden, um das integrierte Schaltungs-Package 100 von benachbarten Package-Bereichen zu trennen. Außerdem kann eine Trägersubstrat-Ablösung durchgeführt werden, um das Trägersubstrat 102 von der dielektrischen Schicht 106 abzulösen. Bei einigen Ausführungsformen umfasst das Ablösen ein Projizieren von Licht, wie etwa Laserlicht oder UV-Licht, auf die Ablöseschicht 104, sodass sich die Ablöseschicht 104 durch die Wärme des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Die Struktur kann dann gewendet werden und auf einem Band platziert werden. Einige der hier erörterten Prozesse können nach der Platzierung der Struktur auf dem Band durchgeführt werden. Zum Beispiel können die leitfähigen Verbindungselemente 130 erst nach dem Platzieren der Struktur auf dem Band hergestellt werden.
  • Das integrierte Schaltungs-Package 100 ist als ein Beispiel gezeigt. In dem integrierten Schaltungs-Package 100 können durch Weggelassen oder Wiederholen der hier beschriebenen Schritte mehr oder weniger Die-Matrix-Schichten als gezeigt hergestellt werden. Abwechselnde der Die-Matrix-Schichten werden Vorderseite an Vorderseite oder Rückseite an Rückseite direktgebondet. Nach jeder Herstellung eines Paars von Vorderseite an Vorderseite gebondeten Die-Matrix-Schichten kann eine CP-Prüfung durchgeführt werden, um zu ermitteln, ob die Dies vollständig gebondet worden sind oder ob die Hybridbondverbindungen nachbearbeitet werden sollten (z. B. durch Durchführen eines weiteren Temperprozesses).
  • 7 zeigt elektrische Verbindungen zwischen den Speicher-Dies und den Logik-Dies des integrierten Schaltungs-Packages 100 gemäß einigen Ausführungsformen. 7 ist ein Blockdiagramm, in dem einige Elemente des integrierten Schaltungs-Packages 100 der Übersichtlichkeit halber weggelassen oder vereinfacht sind. Da die Die-Matrizen 112, 116, 120 und 124 Die-Orientierungs-Schachbrettstrukturen haben, werden die Speicher-Dies 108A, 108B, 108C und 108D entlang einer gegebenen Spalte des integrierten Schaltungs-Packages 100 zu einem Speicher-Die-Netzwerk in einer Ebene entlang dieser Spalte (z. B. parallel zu dem Referenzquerschnitt X - X der 2A bis 6C) aneinander gebondet. In ähnlicher Weise werden die Logik-Dies 110A, 110B, 110C und 110D entlang einer gegebenen Zeile des integrierten Schaltungs-Packages 100 zu einem Logik-Die-Netzwerk in einer Ebene entlang dieser Zeile (z. B. parallel zu dem Referenzquerschnitt Y - Y der 2A bis 6C) aneinander gebondet. Die Die-Matrizen 112, 116, 120 und 124 werden verwendet, um mehrere Speicher-Die-Netzwerke in parallelen Ebenen zu erzeugen und um mehrere Logik-Die-Netzwerke in parallelen Ebenen zu erzeugen. 7 zeigt ein Speicher-Die-Netzwerk und zwei Logik-Die-Netzwerke. Die Die-Verbindungselemente 58B werden zur Netzwerk-internen Verbindung der verschiedenen Dies in jedem Logik-/Speicher-Die-Netzwerk verwendet. Die Die-Verbindungselemente 58A werden zur Verbindung zwischen Netzwerken (inter-network connection) der Dies in jedem Logik-/Speicher-Die-Netzwerk verwendet. Das integrierte Schaltungs-Package 100 weist somit ein dreidimensionales Die-Netzwerk von Logik- und Speicher-Dies auf. Das dreidimensionale Die-Netzwerk weist eine Mehrzahl von zweidimensionalen Die-Netzwerken, z. B. von Logik-Die-Netzwerken und Speicher-Die-Netzwerken, auf. Jedes Logik-/Speicher-Die-Netzwerk ist in einer Ebene des dreidimensionalen Die-Netzwerks angeordnet.
  • Durch das Erzeugen eines dreidimensionalen Die-Netzwerks aus einer Mehrzahl von zweidimensionalen Die-Netzwerken kann eine Hybridbondung zum Erzeugen und miteinander Verbinden der zweidimensionalen Die-Netzwerke verwendet werden, wodurch die Geschwindigkeit, Bandbreite und Latenz des Speicherzugriffs verbessert werden. Die Rechenleistung eines SoIC-Bauelements kann verbessert werden, insbesondere für hoch parallele Arbeitslasten, wie etwa KI-Berechnungen. Außerdem können die Dies des dreidimensionalen Die-Netzwerks so verbunden werden, dass zahlreiche Arten von Rechennetzwerken entstehen, wie etwa Ringnetzwerke, vermaschte Netzwerke, Torus-Netzwerke, Fat-Tree-Netzwerke und dergleichen. Außerdem können in Abhängigkeit davon, wie das Die-Netzwerk erzeugt wird, einige Arten von KGD-Prüfverfahren, wie etwa JTAG-Grenzpfadabtastung (JTAG: Joint Test Action Group), eine verbesserte Leistung haben.
  • 8 zeigt ein System mit einem integrierten Schaltungs-Package 100 gemäß einigen Ausführungsformen. 8 ist eine Schnittansicht des integrierten Schaltungs-Packages 100 entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt X - X der 2A bis 6C. Bei dieser Ausführungsform wird das integrierte Schaltungs-Package 100 unter Verwendung der leitfähigen Verbindungselemente 130 an ein Package-Substrat 200 montiert. Das Package-Substrat 200 kann aus einem Halbleitermaterial, wie etwa Silizium, Germanium, Diamant oder dergleichen, hergestellt werden. Alternativ können auch Verbundmaterialien, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen, verwendet werden. Außerdem kann das Package-Substrat 200 ein Silizium-auf-Isolator(SOI-Substrat) sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxialem Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen davon. Das Package-Substrat 200 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem Kern aus glasfaserverstärktem Harz. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder alternativ andere Leiterplatten(PCB)-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Package-Substrat 200 verwendet werden.
  • Das Package-Substrat 200 kann aktive und passive Bauelemente (nicht dargestellt) aufweisen. Wie ein Durchschnittsfachmann erkennen dürfte, können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, verwendet werden, um die konstruktiven und funktionellen Anforderungen an den Entwurf für die den Bauelementstapel zu erfüllen. Die Bauelemente können mit allen geeigneten Verfahren hergestellt werden.
  • Das Package-Substrat 200 kann außerdem Metallisierungsschichten und Durchkontaktierungen (nicht dargestellt) und Bondpads 202 über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden, und sie sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltungsanordnung verbinden. Die Metallisierungsschichten können aus abwechselnden Schichten aus einem Dielektrikum (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) hergestellt werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden und mit jedem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden können. Bei einigen Ausführungsformen weist das Package-Substrat 200 im Wesentlichen keine aktiven und passiven Bauelemente auf.
  • Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 130 aufgeschmolzen, um das integrierte Schaltungs-Package 100 an den Bondpads 202 zu befestigen. Die leitfähigen Verbindungselemente 130 verbinden das Package-Substrat 200, das Metallisierungsschichten aufweist, physisch und/oder elektrisch mit dem integrierten Schaltungs-Package 100. Bei einigen Ausführungsformen können passive Bauelemente, z. B. Bauelemente zur Oberflächenmontage (SMDs) (nicht dargestellt), an dem integrierten Schaltungs-Package 100 befestigt werden (z. B. an die Bondpads 202 gebondet werden), bevor sie auf das Package-Substrat 200 montiert werden. Bei diesen Ausführungsformen können die passiven Bauelemente an die gleiche Fläche des integrierten Schaltungs-Packages 100 wie die leitfähigen Verbindungselemente 130 gebondet werden.
  • Ein Epoxid-Flussmittel kann auf die leitfähigen Verbindungselemente 130 aufgebracht werden, bevor sie aufgeschmolzen werden, wobei zumindest ein Teil des Epoxid-Anteils des Epoxid-Flussmittels bestehen bleibt, nachdem das integrierte Schaltungs-Package 100 an dem Package-Substrat 200 befestigt worden ist. Dieser verbliebene Epoxid-Anteil kann als eine Unterfüllung zum Verringern der mechanischen Spannung und zum Schützen von Verbindungsstellen fungieren, die durch das Aufschmelzen der leitfähigen Verbindungselemente 130 entstehen. Bei einigen Ausführungsformen kann eine Unterfüllung (nicht dargestellt) zwischen dem integrierten Schaltungs-Package 100 und dem Package-Substrat 200 so hergestellt werden, dass sie die leitfähigen Verbindungselemente 130 umgibt. Die Unterfüllung kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das integrierte Schaltungs-Package 100 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das integrierte Schaltungs-Package 100 befestigt wird.
  • Die 9A und 9B zeigen eine Zwischenstufe während eines Prozesses zur Herstellung eines integrierten Schaltungs-Packages 100 gemäß einigen weiteren Ausführungsformen. 9A ist eine Schnittansicht des integrierten Schaltungs-Packages 100 entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt X - X der 2A bis 6C. 9B ist eine Schnittansicht des integrierten Schaltungs-Packages 100 entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt Y - Y der 2A bis 6C. Bei dieser Ausführungsform weisen die Die-Matrizen 112, 116, 120 und 124 jeweils nur eine Art von Die auf. Insbesondere weisen die Die-Matrizen 112 und 120 Logik-Dies 132A bzw. 132B auf, und die Die-Matrizen 116 und 124 weisen Speicher-Dies 134A bzw. 134B auf. 10A ist eine Top-Down-Ansicht des integrierten Schaltungs-Packages 100 nach der Erzeugung der Die-Matrizen 112 und 120, und 10B ist eine Top-Down-Ansicht des integrierten Schaltungs-Packages 100 nach der Erzeugung der Die-Matrizen 116 und 124. Die Logik-Dies 132A und 132B und die Speicher-Dies 134A und 134B haben ähnliche Strukturelemente wie der integrierte Schaltungs-Die 50, und ähnliche Bezugszahlen werden zum Darstellen von ähnlichen Strukturelementen verwendet. Die Dies des integrierten Schaltungs-Packages 100 werden so gebondet, dass ein dreidimensionales Die-Netzwerk entsteht. Die Dies in jeder der Die-Matrizen 112, 116, 120 und 124 sind in einer Die-Orientierungs-Schachbrettstruktur angeordnet, wobei die Orientierungen der Dies in jeder Die-Matrix entlang den Zeilen und Spalten dieser Die-Matrix abwechseln. Da jedoch die Die-Matrizen 112, 116, 120 und 124 jeweils nur eine Art von Die aufweisen, abwechseln die Arten von Dies in jeder Die-Matrix entlang den Zeilen und Spalten dieser Die-Matrix nicht.
  • Die Logik-Dies 132A und die Speicher-Dies 134A werden durch Hybridbondung Vorderseite an Vorderseite direktgebondet, wobei die dielektrische Schicht 64 eines Dies durch Dielektrikum-Dielektrikum-Bondung an die dielektrische Schicht 64 eines anderen Dies gebondet wird und die Die-Verbindungselemente 58 eines Dies durch Metall-Metall-Bondung an die Die-Verbindungselemente 58 eines anderen Dies gebondet werden, ohne ein eutektisches Material (z. B. Lot) zu verwenden. Jedes gebondete Die-Paar bildet eine Rechenstelle, wobei jeder Speicher-Die als ein lokaler Cache mit hoher Bandbreite und geringer Latenz für seinen entsprechenden Logik-Die fungiert. Die Speicher-Dies 134A werden über den Logik-Dies 132A zentriert, und die Die-Verbindungselemente 58A jedes Speicher-Dies 134A werden an die Die-Verbindungselemente 58A eines entsprechenden Logik-Dies 132A gebondet, sodass gebondete Paare von Logik-Dies 132A und Speicher-Dies 134A elektrisch miteinander verbunden werden. Auch die Die-Verbindungselemente 58B jedes Speicher-Dies 134A werden an die Die-Verbindungselemente 58B benachbarter Logik-Dies 132A gebondet. Jeder Speicher-Die 134A überlappt somit teilweise drei der Logik-Dies 132A und wird an diese gebondet.
  • Die Logik-Dies 132B und die Speicher-Dies 134A werden durch Hybridbondung Rückseite an Rückseite direktgebondet, wobei die dielektrische Schicht 68 eines Dies durch Dielektrikum-Dielektrikum-Bondung an die dielektrische Schicht 68 eines anderen Dies gebondet wird und die Die-Verbindungselemente 66 eines Dies durch Metall-Metall-Bondung an die Die-Verbindungselemente 66 eines anderen Dies gebondet werden, ohne ein eutektisches Material (z. B. Lot) zu verwenden. Die Logik-Dies 132B werden über den Speicher-Dies 134A zentriert. Die Die-Verbindungselemente 66 jedes Logik-Dies 132B werden an die Die-Verbindungselemente 66 von benachbarten Speicher-Dies 134A gebondet, sodass die Speicher-Dies 134A und die Logik-Dies 132B elektrisch miteinander verbunden werden. Somit werden die Logik-Dies 132A und 132B durch die Durchkontaktierungen 56 der Speicher-Dies 134A elektrisch miteinander verbunden. Jeder Logik-Die 132B überlappt somit teilweise drei tieferliegende Speicher-Dies 134A und wird an diese gebondet.
  • Die Logik-Dies 132B und die Speicher-Dies 134B werden durch Hybridbondung Vorderseite an Vorderseite direktgebondet, wobei die dielektrische Schicht 64 eines Dies durch Dielektrikum-Dielektrikum-Bondung an die dielektrische Schicht 64 eines anderen Dies gebondet wird und die Die-Verbindungselemente 58 eines Dies durch Metall-Metall-Bondung an die Die-Verbindungselemente 58 eines anderen Dies gebondet werden, ohne ein eutektisches Material (z. B. Lot) zu verwenden. Jedes gebondete Die-Paar bildet eine Rechenstelle, wobei jeder Speicher-Die als ein lokaler Cache mit hoher Bandbreite und geringer Latenz für seinen entsprechenden Logik-Die fungiert. Die Speicher-Dies 134B werden über den Logik-Dies 132B zentriert, und die Die-Verbindungselemente 58A jedes Logik-Dies 132B werden an die Die-Verbindungselemente 58A eines entsprechenden Speicher-Dies 134B gebondet, sodass gebondete Paare von Speicher-Dies 134B und Logik-Dies 132B elektrisch miteinander verbunden werden. Auch die Die-Verbindungselemente 58B jedes Speicher-Dies 134B werden an die Die-Verbindungselemente 58B benachbarter Logik-Dies 132B gebondet. Somit werden die Speicher-Dies 134A und 134B durch die Durchkontaktierungen 56 der Logik-Dies 132B elektrisch miteinander verbunden. Jeder Speicher-Die 134B überlappt somit teilweise drei der Logik-Dies 132B und wird an diese gebondet.
  • 11 zeigt elektrische Verbindungen zwischen den Speicher-Dies und den Logik-Dies des integrierten Schaltungs-Packages 100 gemäß einigen weiteren Ausführungsformen. 11 ist ein Blockdiagramm, in dem einige Elemente des integrierten Schaltungs-Packages 100 der Übersichtlichkeit halber weggelassen oder vereinfacht sind. Da die Die-Matrizen 112, 116, 120 und 124 Die-Orientierungs-Schachbrettstrukturen haben, werden die Logik-Dies 132A und die Speicher-Dies 134A in einer ersten Menge von parallelen Ebenen (z. B. parallel zu dem Referenzquerschnitt X - X der 2A bis 6C) aneinander gebondet, um gemischte Die-Netzwerke in der ersten Menge von parallelen Ebenen zu erzeugen. In ähnlicher Weise werden die Logik-Dies 132B und die Speicher-Dies 134B in einer zweiten Menge von parallelen Ebenen (z. B. parallel zu dem Referenzquerschnitt Y - Y der 2A bis 6C) aneinander gebondet, um gemischte Die-Netzwerke in der zweiten Menge von parallelen Ebenen zu erzeugen. 11 zeigt drei gemischte Die-Netzwerke. Die Die-Verbindungselemente 58B werden zur Netzwerkinternen Verbindung der verschiedenen Dies in jedem gemischten Die-Netzwerk verwendet. Die Die-Verbindungselemente 58A werden zur Verbindung zwischen Netzwerken (inter-network connection) der Dies in jedem gemischten Die-Netzwerk verwendet. Das integrierte Schaltungs-Package 100 weist somit ein dreidimensionales Die-Netzwerk von Logik- und Speicher-Dies auf. Das dreidimensionale Die-Netzwerk umfasst eine Mehrzahl von zweidimensionalen gemischten Die-Netzwerken. Jedes gemischte Die-Netzwerk ist in einer Ebene des dreidimensionalen Die-Netzwerks angeordnet.
  • Ausführungsformen können Vorzüge erzielen. Durch Herstellen eines SoIC-Bauelements mit IMC-Dies (IMC: In-Memory Computing) statt mit herkömmlichen Nur-Logik-Dies sind bei einigen Anwendungen, wie etwa KI-Berechnungen, höhere Rechengeschwindigkeiten möglich. Durch Anordnen der Die-Matrizen in dem SoIC-Bauelement mit Die-Orientierungs-Schachbrettstrukturen kann ein dreidimensionales Die-Netzwerk erzeugt werden, in dem Logik- und Speicher-Dies abwechselnd angeordnet sind. Dadurch können die Geschwindigkeit, die Bandbreite und die Latenz von Speicherzugriffs-Operationen verbessert werden. Somit können ein höherer Grad der Chip-Integration, eine verbesserte Rechenleistung und ein niedrigerer Energieverbrauch erzielt werden.
  • Es können noch weitere Strukturelemente und Prozesse verwendet werden. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine erste Die-Matrix mit ersten integrierten Schaltungs-Dies, wobei Orientierungen der ersten integrierten Schaltungs-Dies entlang Zeilen und Spalten der ersten Die-Matrix abwechseln; eine erste dielektrische Schicht, die die ersten integrierten Schaltungs-Dies umgibt, wobei Oberflächen der ersten dielektrischen Schicht und der ersten integrierten Schaltungs-Dies planar sind; eine zweite Die-Matrix mit zweiten integrierten Schaltungs-Dies auf der ersten dielektrischen Schicht und den ersten integrierten Schaltungs-Dies, wobei Orientierungen der zweiten integrierten Schaltungs-Dies entlang Zeilen und Spalten der zweiten Die-Matrix abwechseln und Vorderseiten der zweiten integrierten Schaltungs-Dies durch Metall-Metall-Bondverbindungen und durch Dielektrikum-Dielektrikum-Bondverbindungen an Vorderseiten der ersten integrierten Schaltungs-Dies gebondet sind; und eine zweite dielektrische Schicht, die die zweiten integrierten Schaltungs-Dies umgibt, wobei Oberflächen der zweiten dielektrischen Schicht und der zweiten integrierten Schaltungs-Dies planar sind.
  • Bei einigen Ausführungsformen der Vorrichtung umfassen die ersten integrierten Schaltungs-Dies erste Logik-Dies und erste Speicher-Dies, wobei die ersten Logik-Dies und die ersten Speicher-Dies abwechselnd entlang Zeilen und Spalten der ersten Die-Matrix angeordnet sind, und die zweiten integrierten Schaltungs-Dies umfassen zweite Logik-Dies und zweite Speicher-Dies, wobei die zweiten Logik-Dies und die zweiten Speicher-Dies abwechselnd entlang Zeilen und Spalten der zweiten Die-Matrix angeordnet sind. Bei einigen Ausführungsformen der Vorrichtung sind Längsachsen der ersten Logik-Dies parallel und verlaufen in einer ersten Richtung, Längsachsen der ersten Speicher-Dies sind parallel und verlaufen in einer zweiten Richtung, Längsachsen der zweiten Logik-Dies sind parallel und verlaufen in der ersten Richtung verlaufen, und Längsachsen der zweiten Speicher-Dies sind parallel und verlaufen in der zweiten Richtung, wobei die zweite Richtung senkrecht zu der ersten Richtung ist. Bei einigen Ausführungsformen der Vorrichtung überlappen die zweiten Logik-Dies jeweils teilweise einen der ersten Speicher-Dies und zwei der ersten Logik-Dies und sind jeweils an diese gebondet, und die zweiten Speicher-Dies überlappen jeweils teilweise einen der ersten Logik-Dies und zwei der ersten Speicher-Dies und sind jeweils an diese gebondet. Bei einigen Ausführungsformen der Vorrichtung sind die ersten integrierten Schaltungs-Dies Logik-Dies, und die zweiten integrierten Schaltungs-Dies sind Speicher-Dies. Bei einigen Ausführungsformen der Vorrichtung abwechseln die Orientierungen der Längsachsen der Logik-Dies zwischen einer ersten Richtung und einer zweiten Richtung, und die Orientierungen der Längsachsen der Speicher-Dies abwechseln zwischen der ersten Richtung und der zweiten Richtung, wobei die zweite Richtung senkrecht zu der ersten Richtung ist. Bei einigen Ausführungsformen der Vorrichtung überlappen die Speicher-Dies jeweils teilweise drei der Logik-Dies, und sie sind jeweils an diese gebondet. Bei einigen Ausführungsformen der Vorrichtung sind die ersten integrierten Schaltungs-Dies durch Dielektrikum-Dielektrikum-Bondverbindungen an die zweite dielektrische Schicht gebondet, und die zweiten integrierten Schaltungs-Dies sind durch Dielektrikum-Dielektrikum-Bondverbindungen an die erste dielektrische Schicht gebondet.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: einen ersten Logik-Die; einen ersten Speicher-Die, der benachbart zu dem ersten Logik-Die angeordnet ist; eine erste dielektrische Schicht, die den ersten Logik-Die und den ersten Speicher-Die umgibt, wobei die erste dielektrische Schicht eine Hauptfläche hat; einen zweiten Logik-Die, der auf der ersten dielektrischen Schicht angeordnet ist, wobei der zweite Logik-Die Vorderseite an Vorderseite an den ersten Speicher-Die direktgebondet ist; und einen zweiten Speicher-Die, der auf der ersten dielektrischen Schicht angeordnet ist, wobei der zweite Speicher-Die Vorderseite an Vorderseite an den ersten Logik-Die und den ersten Speicher-Die direktgebondet ist, wobei Längsachsen des ersten Logik-Dies und des zweiten Logik-Dies parallel sind und in einer ersten Richtung verlaufen und Längsachsen des ersten Speicher-Dies und des zweiten Speicher-Dies parallel sind und in einer zweiten Richtung verlaufen, wobei die erste Richtung und die zweite Richtung senkrecht sind und jeweils parallel zu der Hauptfläche der ersten dielektrischen Schicht sind.
  • Bei einigen Ausführungsformen der Vorrichtung sind der erste Logik-Die und der zweite Logik-Die IMC-Dies (IMC: In-Memory Computing). Bei einigen Ausführungsformen der Vorrichtung sind der erste Speicher-Die und der zweite Speicher-Die SRAM-Dies (SRAM: statischer Direktzugriffsspeicher). Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: einen dritten Logik-Die, der benachbart zu dem ersten Logik-Die angeordnet ist, wobei der dritte Logik-Die Vorderseite an Vorderseite an den zweiten Logik-Die direktgebondet ist; und einen vierten Logik-Die, der auf der ersten dielektrischen Schicht angeordnet ist, wobei der vierte Logik-Die Vorderseite an Vorderseite an den ersten Logik-Die direktgebondet ist. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: einen dritten Speicher-Die, der benachbart zu dem ersten Logik-Die angeordnet ist, wobei der dritte Speicher-Die Vorderseite an Vorderseite an den vierten Logik-Die direktgebondet ist; und einen vierten Speicher-Die, der auf der ersten dielektrischen Schicht angeordnet ist, wobei der vierte Speicher-Die Vorderseite an Vorderseite an den dritten Logik-Die und den dritten Speicher-Die direktgebondet ist. Bei einigen Ausführungsformen der Vorrichtung weist der erste Speicher-Die erste Substrat-Durchkontaktierungen auf, und der zweite Speicher-Die weist zweite Substrat-Durchkontaktierungen auf, wobei die ersten Substrat-Durchkontaktierungen mit den zweiten Substrat-Durchkontaktierungen elektrisch verbunden sind. Bei einigen Ausführungsformen der Vorrichtung weist der erste Speicher-Die weiterhin erste Die-Verbindungselemente auf, der zweite Speicher-Die weist weiterhin zweite Die-Verbindungselemente auf, der erste Logik-Die weist dritte Die-Verbindungselemente auf, und der zweite Logik-Die weist vierte Die-Verbindungselemente auf, wobei die ersten Die-Verbindungselemente die vierten Die-Verbindungselemente physisch kontaktieren und die zweiten Die-Verbindungselemente die dritten Die-Verbindungselemente physisch kontaktieren.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Platzieren von ersten integrierten Schaltungs-Dies über einem Trägersubstrat in einer ersten Schachbrettstruktur, wobei die ersten integrierten Schaltungs-Dies erste Die-Verbindungselemente aufweisen, die nach dem Platzieren von dem Trägersubstrat weg zeigen, wobei Orientierungen der ersten integrierten Schaltungs-Dies entlang Zeilen und Spalten der ersten Schachbrettstruktur abwechseln; Bonden von zweiten integrierten Schaltungs-Dies an die ersten integrierten Schaltungs-Dies, wobei die zweiten integrierten Schaltungs-Dies zweite Die-Verbindungselemente aufweisen, die nach dem Bonden in physischem Kontakt mit den ersten Die-Verbindungselementen sind; und Herstellen einer Umverteilungsstruktur über den zweiten integrierten Schaltungs-Dies, wobei die Umverteilungsstruktur mit den zweiten integrierten Schaltungs-Dies und den ersten integrierten Schaltungs-Dies elektrisch verbunden wird.
  • Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer zweiten dielektrischen Schicht um die ersten integrierten Schaltungs-Dies, wobei die zweiten integrierten Schaltungs-Dies nach dem Bonden weiterhin durch Dielektrikum-Dielektrikum-Bondverbindungen an die zweite dielektrische Schicht gebondet werden; und Herstellen einer dritten dielektrischen Schicht um die zweiten integrierten Schaltungs-Dies, wobei die ersten integrierten Schaltungs-Dies nach dem Bonden weiterhin durch Dielektrikum-Dielektrikum-Bondverbindungen an die dritte dielektrische Schicht gebondet werden. Bei einigen Ausführungsformen des Verfahrens umfassen die ersten integrierten Schaltungs-Dies erste Speicher-Dies und erste Logik-Dies, und die zweiten Schaltungs-Dies umfassen zweite Speicher-Dies und zweite Logik-Dies, wobei das Verfahren weiterhin Folgendes umfasst: Platzieren der zweiten Speicher-Dies zentriert über den ersten Logik-Dies; und Platzieren der zweiten Logik-Dies zentriert über den ersten Speicher-Dies. Bei einigen Ausführungsformen des Verfahrens sind die ersten integrierten Schaltungs-Dies Speicher-Dies, und die zweiten integrierten Schaltungs-Dies sind Logik-Dies, wobei das Verfahren weiterhin ein Platzieren jeweiliger der Logik-Dies über jeweiligen der Speicher-Dies umfasst. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Bonden von dritten integrierten Schaltungs-Dies an die zweiten integrierten Schaltungs-Dies, wobei die dritten integrierten Schaltungs-Dies dritte Die-Verbindungselemente aufweisen, die nach dem Bonden von dem Trägersubstrat weg zeigen.

Claims (21)

  1. Vorrichtung (100) mit: einer ersten Die-Matrix (112, 112, 116, 120, 124) mit ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei Orientierungen der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) entlang Zeilen und Spalten der ersten Die-Matrix (112, 112, 116, 120, 124) abwechseln; einer ersten dielektrischen Schicht (114, 118, 122, 126), die die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) umgibt; einer zweiten Die-Matrix (112, 116, 120, 124) mit zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) auf der ersten dielektrischen Schicht (114, 118, 122, 126) und den ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei Orientierungen der zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) entlang Zeilen und Spalten der zweiten Die-Matrix (112, 116, 120, 124) abwechseln und Vorderseiten der zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) durch Metall-Metall-Bondverbindungen und durch Dielektrikum-Dielektrikum-Bondverbindungen an Vorderseiten der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) gebondet sind; und einer zweiten dielektrischen Schicht (114, 118, 122, 126), die die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) umgibt; wobei die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) jeweils drei der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) überlappen und jeweils an diese gebondet sind.
  2. Vorrichtung (100) nach Anspruch 1, wobei die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) erste Logik-Dies (110A-D, 132A, 132B) und erste Speicher-Dies (108A-D, 134A, 134B) umfassen, wobei die ersten Logik-Dies (110A-D, 132A, 132B) und die ersten Speicher-Dies (108A-D, 134A, 134B) abwechselnd entlang Zeilen und Spalten der ersten Die-Matrix (112, 112, 116, 120, 124) angeordnet sind, und die zweiten integrierten Schaltungs-Die zweite Logik-Dies (110A-D, 132A, 132B) und zweite Speicher-Dies (108A-D, 134A, 134B) umfassen, wobei die zweiten Logik-Dies (110A-D, 132A, 132B) und die zweiten Speicher-Dies (108A-D, 134A, 134B) abwechselnd entlang Zeilen und Spalten der zweiten Die-Matrix (112, 116, 120, 124) angeordnet sind.
  3. Vorrichtung (100) nach Anspruch 2, wobei Längsachsen der ersten Logik-Dies (110A-D, 132A, 132B) parallel sind und in einer ersten Richtung verlaufen, Längsachsen der ersten Speicher-Dies (108A-D, 134A, 134B) parallel sind und in einer zweiten Richtung verlaufen, Längsachsen der zweiten Logik-Dies (110A-D, 132A, 132B) parallel sind und in der ersten Richtung verlaufen, und Längsachsen der zweiten Speicher-Dies (108A-D, 134A, 134B) parallel sind und in der zweiten Richtung verlaufen, wobei die zweite Richtung senkrecht zu der ersten Richtung ist.
  4. Vorrichtung (100) nach Anspruch 2 oder 3, wobei die zweiten Logik-Dies (110A-D, 132A, 132B) jeweils teilweise einen der ersten Speicher-Dies (108A-D, 134A, 134B) und zwei der ersten Logik-Dies (110A-D, 132A, 132B) überlappen und jeweils an diese gebondet sind, und die zweiten Speicher-Dies (108A-D, 134A, 134B) jeweils teilweise einen der ersten Logik-Dies (110A-D, 132A, 132B) und zwei der ersten Speicher-Dies (108A-D, 134A, 134B) überlappen und jeweils an diese gebondet sind.
  5. Vorrichtung (100) nach Anspruch 1, wobei die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) Logik-Dies (110A-D, 132A, 132B) sind und die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) Speicher-Dies (108A-D, 134A, 134B) sind.
  6. Vorrichtung (100) nach Anspruch 5, wobei Orientierungen von Längsachsen der Logik-Dies (110A-D, 132A, 132B) zwischen einer ersten Richtung und einer zweiten Richtung abwechseln und Orientierungen von Längsachsen der Speicher-Dies (108A-D, 134A, 134B) zwischen der ersten Richtung und der zweiten Richtung abwechseln, wobei die zweite Richtung senkrecht zu der ersten Richtung ist.
  7. Vorrichtung (100) nach Anspruch 5 oder 6, wobei die Speicher-Dies (108A-D, 134A, 134B) jeweils teilweise drei der Logik-Dies (110A-D, 132A, 132B) überlappen und jeweils an diese gebondet sind.
  8. Vorrichtung (100) nach einem der vorhergehenden Ansprüche, wobei Oberflächen der ersten dielektrischen Schicht (114, 118, 122, 126) und der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) planar sind, und/oder wobei Oberflächen der zweiten dielektrischen Schicht (114, 118, 122, 126) und der zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) planar sind.
  9. Vorrichtung (100) nach Anspruch 8, wobei die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) durch Dielektrikum-Dielektrikum-Bondverbindungen an die zweite dielektrische Schicht (114, 118, 122, 126) gebondet sind und die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) durch Dielektrikum-Dielektrikum-Bondverbindungen an die erste dielektrische Schicht (114, 118, 122, 126) gebondet sind.
  10. Vorrichtung (100) mit: einem ersten Logik-Die (110A-D, 132A, 132B); einem ersten Speicher-Die (108A-D, 134A, 134B), der benachbart zu dem ersten Logik-Die (110A-D, 132A, 132B) angeordnet ist; einer ersten dielektrischen Schicht (114, 118, 122, 126), die den ersten Logik-Die (110A-D, 132A, 132B) und den ersten Speicher-Die (108A-D, 134A, 134B) umgibt, wobei die erste dielektrische Schicht (114, 118, 122, 126) eine Hauptfläche hat; einem zweiten Logik-Die (110A-D, 132A, 132B), der auf der ersten dielektrischen Schicht (114, 118, 122, 126) angeordnet ist, wobei der zweite Logik-Die (110A-D, 132A, 132B) Vorderseite an Vorderseite an den ersten Speicher-Die (108A-D, 134A, 134B) direktgebondet ist; und einem zweiten Speicher-Die (108A-D, 134A, 134B), der benachbart zu dem zweiten Logik-Die (110A-D, 132A, 132B) auf der ersten dielektrischen Schicht (114, 118, 122, 126) angeordnet ist, wobei der zweite Speicher-Die (108A-D, 134A, 134B) Vorderseite an Vorderseite an den ersten Logik-Die (110A-D, 132A, 132B) und den ersten Speicher-Die (108A-D, 134A, 134B) direktgebondet ist, wobei Längsachsen des ersten Logik-Dies (110A-D, 132A, 132B) und des zweiten Logik-Dies (110A-D, 132A, 132B) parallel sind und in einer ersten Richtung verlaufen und Längsachsen des ersten Speicher-Dies (108A-D, 134A, 134B) und des zweiten Speicher-Dies (108A-D, 134A, 134B) parallel sind und in einer zweiten Richtung verlaufen, wobei die erste Richtung und die zweite Richtung senkrecht sind und jeweils parallel zu der Hauptfläche der ersten dielektrischen Schicht (114,118,122,126) sind.
  11. Vorrichtung (100) nach Anspruch 10, wobei der erste Logik-Die (110A-D, 132A, 132B) und der zweite Logik-Die (110A-D, 132A, 132B) Prozessor-Dies sind.
  12. Vorrichtung (100) nach Anspruch 10 oder 11, wobei der erste Speicher-Die (108A-D, 134A, 134B) und der zweite Speicher-Die (108A-D, 134A, 134B) flüchtige oder nichtflüchtige Dies sind.
  13. Vorrichtung (100) nach einem der Ansprüche 10 bis 12, die weiterhin Folgendes aufweist: einen dritten Logik-Die (110A-D, 132A, 132B), der benachbart zu dem ersten Logik-Die (110A-D, 132A, 132B) angeordnet ist, wobei der dritte Logik-Die (110A-D, 132A, 132B) Vorderseite an Vorderseite an den zweiten Logik-Die (110A-D, 132A, 132B) direktgebondet ist; einen vierten Logik-Die (110A-D, 132A, 132B), der auf der ersten dielektrischen Schicht (114, 118, 122, 126) angeordnet ist, wobei der vierte Logik-Die (110A-D, 132A, 132B) Vorderseite an Vorderseite an den ersten Logik-Die (110A-D, 132A, 132B) direktgebondet ist; einen dritten Speicher-Die (108A-D, 134A, 134B), der benachbart zu dem ersten Logik-Die (110A-D, 132A, 132B) angeordnet ist, wobei der dritte Speicher-Die (108A-D, 134A, 134B) Vorderseite an Vorderseite an den vierten Logik-Die (110A-D, 132A, 132B) direktgebondet ist; und einen vierten Speicher-Die (108A-D, 134A, 134B), der auf der ersten dielektrischen Schicht (114, 118, 122,126) angeordnet ist, wobei der vierte Speicher-Die (108A-D, 134A, 134B) Vorderseite an Vorderseite an den dritten Logik-Die (110A-D, 132A, 132B) und den dritten Speicher-Die (108A-D, 134A, 134B) direktgebondet ist.
  14. Vorrichtung (100) nach Anspruch 10, die weiterhin Folgendes aufweist: eine zweite dielektrische Schicht (114, 118, 122, 126), die den zweiten Logik-Die (110A-D, 132A, 132B) und den zweiten Speicher-Die (108A-D, 134A, 134B) umgibt; einen dritten Logik-Die (110A-D, 132A, 132B), der auf der zweiten dielektrischen Schicht (114, 118, 122, 126) angeordnet ist, wobei der dritte Logik-Die (110A-D, 132A, 132B) Rückseite an Rückseite an den zweiten Speicher-Die (108A-D, 134A, 134B) direktgebondet ist; und einen dritten Speicher-Die (108A-D, 134A, 134B), der auf der zweiten dielektrischen Schicht (114, 118, 122, 126) angeordnet ist, wobei der dritte Speicher-Die (108A-D, 134A, 134B) Rückseite an Rückseite an den zweiten Logik-Die (110A-D, 132A, 132B) und den zweiten Speicher-Die (108A-D, 134A, 134B) direktgebondet ist.
  15. Vorrichtung (100) nach einem der Ansprüche 10 bis 14, wobei der erste Speicher-Die (108A-D, 134A, 134B) erste Substrat-Durchkontaktierungen und eine erste Metallisierungsstruktur aufweist und der zweite Speicher-Die (108A-D, 134A, 134B) zweite Substrat-Durchkontaktierungen und eine zweite Metallisierungsstruktur aufweist, wobei der erste Speicher-Die (108A-D, 134A, 134B) durch die erste Metallisierungsstruktur, die ersten Substrat-Durchkontaktierungen, die zweite Metallisierungsstruktur und die zweiten Substrat-Durchkontaktierungen mit dem zweiten Speicher-Die (108A-D, 134A, 134B) elektrisch verbunden ist, und der erste Logik-Die (110A-D, 132A, 132B) dritte Substrat-Durchkontaktierungen und eine dritte Metallisierungsstruktur aufweist und der zweite Logik-Die (110A-D, 132A, 132B) vierte Substrat-Durchkontaktierungen und eine vierte Metallisierungsstruktur aufweist, wobei der erste Logik-Die (110A-D, 132A, 132B) durch die dritte Metallisierungsstruktur, die dritten Substrat-Durchkontaktierungen, die vierte Metallisierungsstruktur und die vierten Substrat-Durchkontaktierungen mit dem zweiten Logik-Die (110A-D, 132A, 132B) elektrisch verbunden ist.
  16. Vorrichtung (100) nach einem der Ansprüche 10 bis 15, wobei: der erste Speicher-Die (108A-D, 134A, 134B) weiterhin erste Die-Verbindungselemente (58, 58A, 58B, 66) aufweist, der zweite Speicher-Die (108A-D, 134A, 134B) weiterhin zweite Die-Verbindungselemente (58, 58A, 58B, 66) aufweist, der erste Logik-Die (110A-D, 132A, 132B) dritte Die-Verbindungselemente (58, 58A, 58B, 66) aufweist, und der zweite Logik-Die (110A-D, 132A, 132B) vierte Die-Verbindungselemente (58, 58A, 58B, 66) aufweist, wobei die ersten Die-Verbindungselemente (58, 58A, 58B, 66) die vierten Die-Verbindungselemente (58, 58A, 58B, 66) physisch kontaktieren und die zweiten Die-Verbindungselemente (58, 58A, 58B, 66) die dritten Die-Verbindungselemente (58, 58A, 58B, 66) physisch kontaktieren.
  17. Verfahren mit den folgenden Schritten: Platzieren von ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) über einem Trägersubstrat (102) in einer ersten Schachbrettstruktur, wobei die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) erste Die-Verbindungselemente (58, 58A, 58B, 66) aufweisen, die nach dem Platzieren von dem Trägersubstrat (102) weg zeigen, wobei Orientierungen der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) entlang Zeilen und Spalten der ersten Schachbrettstruktur abwechseln; Bonden von zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) an die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) zweite Die-Verbindungselemente (58, 58A, 58B, 66) aufweisen, die nach dem Bonden in physischem Kontakt mit den ersten Die-Verbindungselementen sind; und Herstellen einer Umverteilungsstruktur (128) über den zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei die Umverteilungsstruktur (128) mit den zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) und den ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) elektrisch verbunden wird, wobei die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) jeweils drei der ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) überlappen und jeweils an diese gebondet sind.
  18. Verfahren nach Anspruch 17, das weiterhin Folgendes umfasst: Herstellen einer ersten dielektrischen Schicht (114, 118, 122, 126) um die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) nach dem Bonden weiterhin durch Dielektrikum-Dielektrikum-Bondverbindungen an die erste dielektrische Schicht (114, 118, 122, 126) gebondet werden; und Herstellen einer zweiten dielektrischen Schicht (114, 118, 122, 126) um die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) nach dem Bonden weiterhin durch Dielektrikum-Dielektrikum-Bondverbindungen an die zweite dielektrische Schicht (114, 118, 122, 126) gebondet werden.
  19. Verfahren nach Anspruch 17 oder 18, wobei die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) erste Speicher-Dies (108A-D, 134A, 134B) und erste Logik-Dies (110A-D, 132A, 132B) umfassen und die zweiten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) zweite Speicher-Dies (108A-D, 134A, 134B) und zweite Logik-Dies (110A-D, 132A, 132B) umfassen, wobei das Verfahren weiterhin Folgendes umfasst: Platzieren der zweiten Speicher-Dies (108A-D, 134A, 134B) zentriert über den ersten Logik-Dies (110A-D, 132A, 132B); und Platzieren der zweiten Logik-Dies (110A-D, 132A, 132B) zentriert über den ersten Speicher-Dies (108A-D, 134A, 134B).
  20. Verfahren nach Anspruch 17 oder 18, wobei die ersten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) Speicher-Dies (108A-D, 134A, 134B) sind und die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) Logik-Dies (110A-D, 132A, 132B) sind, wobei das Verfahren weiterhin ein Platzieren jeweiliger der Logik-Dies (110A-D, 132A, 132B) über jeweiligen der Speicher-Dies (108A-D, 134A, 134B) umfasst.
  21. Verfahren nach einem der Ansprüche 17 bis 20, das weiterhin Folgendes umfasst: Bonden von dritten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) an die zweiten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B), wobei die dritten integrierten Schaltungs-Dies (110A-D, 132A, 132B, 108A-D, 134A, 134B) dritte Die-Verbindungselemente (58, 58A, 58B, 66) aufweisen, die nach dem Bonden von dem Trägersubstrat (102) weg zeigen.
DE102019133513.2A 2019-11-15 2019-12-09 Integriertes schaltungs-package und verfahren Active DE102019133513B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/684,913 2019-11-15
US16/684,913 US11621244B2 (en) 2019-11-15 2019-11-15 Integrated circuit package and method

Publications (2)

Publication Number Publication Date
DE102019133513A1 DE102019133513A1 (de) 2021-05-20
DE102019133513B4 true DE102019133513B4 (de) 2022-06-30

Family

ID=75683887

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019133513.2A Active DE102019133513B4 (de) 2019-11-15 2019-12-09 Integriertes schaltungs-package und verfahren

Country Status (5)

Country Link
US (2) US11621244B2 (de)
KR (1) KR102255725B1 (de)
CN (1) CN112820722A (de)
DE (1) DE102019133513B4 (de)
TW (1) TWI744071B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11769731B2 (en) 2021-01-14 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd Architecture for computing system package
US11705427B2 (en) * 2021-10-05 2023-07-18 Mellanox Technologies, Ltd. Mirror-image chips on a common substrate
TWI822634B (zh) * 2022-07-20 2023-11-11 強茂股份有限公司 晶圓級晶片尺寸封裝方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999019911A1 (en) 1997-10-10 1999-04-22 Gennum Corporation Three-dimensional packaging configuration for multi-chip module assembly

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3490314B2 (ja) 1998-12-24 2004-01-26 シャープ株式会社 マルチチップ型半導体装置
SG93192A1 (en) 1999-01-28 2002-12-17 United Microelectronics Corp Face-to-face multi chip package
DE102005051998B3 (de) * 2005-10-31 2007-01-11 Infineon Technologies Ag Halbleiterspeichermodul
US20080284045A1 (en) 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for Fabricating Array-Molded Package-On-Package
US8110440B2 (en) * 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US9881894B2 (en) * 2012-03-08 2018-01-30 STATS ChipPAC Pte. Ltd. Thin 3D fan-out embedded wafer level package (EWLB) for application processor and memory integration
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9263370B2 (en) * 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
KR20160014862A (ko) 2014-07-29 2016-02-12 삼성전자주식회사 어레이 레지스터 및 반도체 메모리 모듈
US9646955B2 (en) * 2014-09-05 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9859254B1 (en) 2016-06-30 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and a manufacturing method thereof
US10672741B2 (en) * 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
US10529690B2 (en) * 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10217720B2 (en) * 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999019911A1 (en) 1997-10-10 1999-04-22 Gennum Corporation Three-dimensional packaging configuration for multi-chip module assembly

Also Published As

Publication number Publication date
KR102255725B1 (ko) 2021-05-27
TW202121628A (zh) 2021-06-01
TWI744071B (zh) 2021-10-21
US11621244B2 (en) 2023-04-04
US20220359467A1 (en) 2022-11-10
KR20210060289A (ko) 2021-05-26
CN112820722A (zh) 2021-05-18
US20210151408A1 (en) 2021-05-20
DE102019133513A1 (de) 2021-05-20

Similar Documents

Publication Publication Date Title
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102019115275B4 (de) Halbleiter-Interconnect-Struktur und Verfahren
DE102018108051B4 (de) Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102018130035B4 (de) Package und verfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102019116376B4 (de) Package mit integrierter Schaltung und Verfahren zu seinem Bilden
DE102019133513B4 (de) Integriertes schaltungs-package und verfahren
DE102019120381B4 (de) Integriertes schaltungs-package und verfahren
DE102020114141B4 (de) Integriertes schaltungspackage und verfahren
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102021113639B3 (de) Integriertes schaltungs-package und verfahren zum bilden desselben
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102019125790B4 (de) Integriertes schaltkreis-package und verfahren
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102021114921A1 (de) Package und Verfahren zum Fertigen desselben
DE102021128933A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102017118183B4 (de) Halbleiter-Packages mit Dummy-Verbindern und Verfahren zu deren Herstellung
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102021103541A1 (de) Ic-package und verfahren
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102021109273A1 (de) Halbleiter die-package und verfahren zu dessen herstellung
DE102021117899B3 (de) Verfahren zur herstellung eines integrierten schaltungs-packages

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final