CN112820722A - 半导体器件及其形成方法 - Google Patents

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CN
China
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die
integrated circuit
logic
memory
dielectric layer
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余振华
王垂堂
陈颉彦
张维麟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在实施例中，一种器件包括：第一管芯阵列，包括第一集成电路管芯，第一集成电路管芯的取向沿着第一管芯阵列的行和列交替；第一介电层，围绕第一集成电路管芯，第一介电层和第一集成电路管芯的表面是平坦的；第二管芯阵列，包括位于第一介电层和第一集成电路管芯上的第二集成电路管芯，第二集成电路管芯的取向沿着第二管芯阵列的行和列交替，第二集成电路管芯的前侧通过金属对金属接合和通过电介质对电介质接合而接合至第一集成电路管芯的前侧；以及第二介电层，围绕第二集成电路管芯，第二介电层和第二集成电路管芯的表面是平坦的。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路管芯变得越来越小。此外，更多功能正在集成到管芯中。因此，管芯所需的输入/输出(I/O)焊盘的数量增加，而可用于I/O焊盘的面积减小。随着时间的流逝，I/O焊盘的密度迅速提高，增加了管芯封装的难度。一些应用要求集成电路管芯的更大的并行处理能力。封装技术可以用于集成多个管芯，允许更大程度的并行处理能力。
在一些封装技术中，集成电路管芯是在封装之前从晶圆中分割。这种封装技术的优势特征是可以形成扇出封装件，扇出封装件允许将管芯上的I/O焊盘再分布到更大的区域。管芯的表面上的I/O焊盘的数量因此可以增加。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一管芯阵列，包括第一集成电路管芯，所述第一集成电路管芯的取向沿着所述第一管芯阵列的行和列交替；第一介电层，围绕所述第一集成电路管芯，所述第一介电层和所述第一集成电路管芯的表面是平坦的；第二管芯阵列，包括位于所述第一介电层和所述第一集成电路管芯上的第二集成电路管芯，所述第二集成电路管芯的取向沿着所述第二管芯阵列的行和列交替，所述第二集成电路管芯的前侧通过金属对金属接合和通过电介质对电介质接合而接合至所述第一集成电路管芯的前侧；以及第二介电层，围绕所述第二集成电路管芯，所述第二介电层和所述第二集成电路管芯的表面是平坦的。
本发明的另一实施例提供了一种半导体器件，包括：第一逻辑管芯；第一存储器管芯，与所述第一逻辑管芯相邻设置；第一介电层，围绕所述第一逻辑管芯和所述第一存储器管芯，所述第一介电层具有主表面；第二逻辑管芯，设置在所述第一介电层上，所述第二逻辑管芯直接面对面地接合至所述第一存储器管芯；以及第二存储器管芯，设置在所述第一介电层上，所述第二存储器管芯直接面对面地接合至所述第一逻辑管芯和所述第一存储器管芯，其中，所述第一逻辑管芯和所述第二逻辑管芯的纵轴平行并且在第一方向上延伸，并且所述第一存储器管芯和所述第二存储器管芯的纵轴平行并且在第二方向上延伸，所述第一方向和所述第二方向垂直，所述第一方向和所述第二方向的每个平行于所述第一介电层的主表面。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：将第一集成电路管芯以第一棋盘图案放置在载体衬底上方，所述第一集成电路管芯包括在所述放置之后面向远离所述载体衬底的第一管芯连接件，所述第一集成电路管芯的取向沿着所述第一棋盘图案的行和列交替；将第二集成电路管芯接合至所述第一集成电路管芯，所述第二集成电路管芯包括在所述接合之后与所述第一管芯连接件物理接触的第二管芯连接件；以及在所述第二集成电路管芯上方形成再分布结构，所述再分布结构电连接至所述第二集成电路管芯和所述第一集成电路管芯。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据一些实施例的集成电路管芯。
图2A至图6C示出了根据一些实施例的在用于形成集成电路封装件的工艺期间的中间步骤的各种视图。
图7示出了根据一些实施例的集成电路封装件的存储器管芯和逻辑管芯之间的电连接。
图8示出了根据一些实施例的包括集成电路封装件的系统。
图9A和图9B示出了根据一些其他实施例的在形成集成电路封装件的工艺期间的中间步骤。
图10A和图10B示出了根据一些其他实施例的集成电路封装件。
图11示出了根据一些其他实施例的集成电路封装件的存储器管芯和逻辑管芯之间的电连接。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。
根据一些实施例，通过堆叠管芯阵列而形成诸如集成芯片上系统(SoIC)器件的集成电路封装件。每个管芯阵列以棋盘图案布局，其中管芯的取向沿着相应管芯阵列的行和列交替。管芯阵列堆叠为使得堆叠的管芯的取向沿着堆叠件垂直地交替。因此，每个管芯都位于下面的管芯上面，并且可以电连接至三个下面的管芯。将SoIC器件中的管芯阵列布置为具有棋盘管芯取向图案允许构建三维管芯网络，该三维管芯网络具有设置的逻辑管芯和存储器管芯。
图1A和图1B示出了根据一些实施例的集成电路管芯50。图1A是集成电路管芯50的顶视图。图1B是集成电路管芯50的截面图，并且沿着图1A中的参考横截面B-B示出。多个集成电路管芯50将在后续处理中被封装以形成集成电路封装件，诸如集成芯片上系统(SoIC)器件。每个集成电路管芯50可以是处理或逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、数字信号处理管芯(DSP)、现场可编程门阵列管芯(FPGA)、微控制器、人工智能(AI)加速器、内存计算(IMC)管芯等)、易失性或非易失性存储器管芯(例如，动态随机存取存储器)(DRAM)管芯、静态随机存取存储器(SRAM)管芯、电阻式随机存取存储器(RRAM)管芯、磁阻随机存取存储器(MRAM)管芯、相变随机存取存储器(PCRAM)管芯等)。
集成电路管芯50是诸如管芯的小管芯，并且可以具有较小的表面积，例如，集成电路管芯50可以具有中心区域60，该中心区域60的表面积在约25mm2至约49mm2的范围内，这允许将更多的集成电路管芯50封装在集成电路封装件中。此外，集成电路管芯50具有矩形形状，例如具有长度L1和宽度W1，长度L1大于宽度W1。沿着集成电路管芯50的纵轴测量长度L1，并且沿着集成电路管芯50的横轴测量宽度W1。长度L1和宽度W1均较小。例如，长度L1可以在约5.5mm至约8mm的范围内，宽度W1可以在约5mm至约7mm的范围内，并且L1：W1的比率可以在约1：0.875至约1：0.9的范围内。
集成电路管芯50可以形成在晶圆中，该晶圆可以包括在后续步骤中被分割以形成多个集成电路管芯的不同的器件区域。可以根据适用的制造工艺来处理集成电路管芯50，以形成集成电路。例如，集成电路管芯50包括半导体衬底52，诸如掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括：其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。半导体衬底52具有有源表面52A和无源表面52N。
可以在半导体衬底52的有源表面52A处形成器件。该器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。无源表面52N可以没有器件。层间电介质(ILD)位于半导体衬底52的有源表面52A上方。ILD围绕并且可以覆盖器件。ILD可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等的材料形成的一个或多个介电层。
互连结构54位于半导体衬底52的有源表面52A上方。互连结构54互连半导体衬底52的有源表面52A处的器件，以形成集成电路。互连结构54可以由例如介电层中的金属化图案形成。金属化图案包括形成在一个或多个介电层中的金属线和通孔。互连结构54的金属化图案电连接至半导体衬底52的有源表面52A处的器件。
集成电路管芯50还包括贯通孔56，贯通孔56形成为在半导体衬底52的有源表面52A和无源表面52N之间延伸。贯通孔56有时也称为衬底通孔，或当半导体衬底52是硅衬底时称为硅通孔(TSV)。贯通孔56物理地和电连接至互连结构54的金属化图案。
在所示的实施例中，贯通孔56以“中间通孔”工艺形成，其中互连结构54的一些层最初形成在半导体衬底52上，然后贯通孔56形成为延伸穿过半导体衬底52和互连结构54的初始层。然后，在贯通孔56和互连结构54的初始层上形成互连结构54的其余层。在其他实施例中，在“后通孔”工艺中形成贯通孔56，其中互连结构54最初形成在半导体衬底52上。然后，贯通孔56形成为延伸穿过半导体衬底52和互连结构54。在其他实施例中，在“先通孔”工艺中形成贯通孔56，其中首先形成延伸穿过半导体衬底52的贯通孔56。然后，在贯通孔56和半导体衬底52上形成互连结构54。
作为形成贯通孔56的示例，可以通过例如蚀刻、研磨、激光技术、它们的组合等在半导体衬底52(以及可选地，互连结构54的一些或全部层)中形成凹槽。可以例如通过使用氧化技术在凹槽中形成薄介电材料。可以例如通过CVD、ALD、PVD、热氧化、它们的组合等将薄阻挡层共形地沉积在集成电路管芯50的前侧50F上方和开口中。阻挡层可以由氧化物、氮化物或氮氧化物形成，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、它们的组合等。可以将导电材料沉积在阻挡层上方和开口中。可以通过电化学镀工艺、CVD、ALD、PVD、它们的组合等形成导电材料。导电材料的示例是铜、钨、铝、银、金、它们的组合等。通过例如化学机械抛光(CMP)从集成电路管芯50的前侧50F去除过量的导电材料和阻挡层。阻挡层和导电材料的其余部分形成贯通孔56。
集成电路管芯50还包括管芯连接件58，诸如导电柱或焊盘，制成至其的外部连接。管芯连接件58位于互连结构54中和/或上，并且可以由诸如铜、铝等的金属形成。管芯连接件58可以通过例如镀等形成。管芯连接件58和贯通孔56可以通过互连结构54的金属化图案电连接，或者可以通过互连结构54的金属化图案分别电连接至集成电路管芯50的相应集成电路。
管芯连接件58A的第一子集电连接至集成电路管芯50的集成电路，并且管芯连接件58B的第二子集也电连接至集成电路管芯50的集成电路。管芯连接件58A设置在集成电路管芯50的前侧50F的中心区域60中，并且管芯连接件58B设置在集成电路管芯50的前侧50F的端部区域62中。管芯连接件58A和58B可以具有不同的尺寸，也可以具有不同的节距。例如，管芯连接件58A的每个可以具有较小的尺寸，诸如在约0.1μm至约10μm的范围内的宽度，并且管芯连接件58B的每个可以具有较大的尺寸，诸如在约0.1μm至约10μm的范围内的宽度。同样，管芯连接件58A的每个可以具有小的节距，诸如在约0.2μm至约20μm的范围内的节距，并且管芯连接件58B的每个可以具有大的节距，诸如在约0.2μm至约20μm的范围内的节距。小尺寸和节距允许形成至集成电路管芯50的更多的连接。端部区域62位于集成电路管芯50的沿着集成电路管芯50的纵轴的端部处。中心区域60设置在端部区域62之间，并且设置为与端部区域62的每个的距离为距离D1。距离D1可以较小，诸如在约100μm至约500μm的范围内。在中心区域60和端部区域62之间的区域中没有设置管芯连接件58。如将在下面更详细地讨论的，具有在中心区域60中的管芯连接件58A和在端部区域62中的管芯连接件58B的配置的管芯配置为随后附接到三个重叠的管芯：第一管芯与中心区域60重叠，第二管芯和第三管芯与每个端部区域62重叠。
可选地，可以在管芯连接件58上设置焊料区域(例如，焊球或焊料凸块)。焊球可以用于对集成电路管芯50执行芯片探针(CP)测试。对集成电路管芯50执行CP测试以确定集成电路管芯50是否是已知良好管芯(KGD)。因此，仅封装经过后续处理的KGD集成电路管芯50，并且不封装未通过CP测试的集成电路管芯50。在测试之后，可以在随后的处理步骤中去除焊料区域。
介电层64位于集成电路管芯50的有源侧上，例如在互连结构54上。介电层64横向地密封管芯连接件58，并且介电层64在横向上与集成电路管芯50的侧壁共末端。最初，介电层64可以掩埋管芯连接件58，使得介电层64的最顶部表面位于管芯连接件58的最顶部表面之上。在将焊料区域设置在管芯连接件58上的一些实施例中，介电层64也可以掩埋焊料区域。可选地，可以在形成介电层64之前去除焊料区域。介电层64可以是聚合物，诸如PBO、聚酰亚胺、BCB等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、PSG、BSG、BPSG等；或它们的组合。介电层64可以例如通过旋涂、层压、化学气相沉积(CVD)等形成
在集成电路管芯50的形成期间，管芯连接件58通过介电层64暴露。暴露管芯连接件58可以去除管芯连接件58上可能存在的任何焊料区域。例如，可以使用例如CMP工艺、回蚀刻工艺等或它们的组合来平坦化管芯连接件58和介电层64。在平坦化之后，管芯连接件58和介电层64的表面是平坦的，并且在集成电路管芯50的前侧50F处暴露。如下面进一步讨论的，多个集成电路管芯50的平坦化的前侧50F将以面对面的方式直接接合，以形成集成电路封装件。
在半导体衬底52的无源表面52N处形成管芯连接件66和介电层68。管芯连接件66可以由与管芯连接件58相似的材料并且通过与管芯连接件58相似的方法形成。管芯连接件66物理地连接至贯通孔56，并且通过贯通孔56电连接至集成电路管芯50的集成电路。介电层68可以由与介电层64相似的材料和相似的方法形成。在形成管芯连接件66和介电层68之前，可以研磨半导体衬底52的无源表面52N以暴露贯通孔56。在形成之后，可以使用例如CMP工艺、回蚀刻工艺等或它们的组合平坦化管芯连接件66和介电层68。在平坦化之后，管芯连接件66和介电层68的表面是平坦的，并且在集成电路管芯50的后侧50B处暴露。如下面进一步讨论的，多个集成电路管芯50的平坦化的后侧50B将以背对背的方式直接接合，以形成集成电路封装件。
图2A至图6C示出了根据一些实施例的在形成集成电路封装件100的工艺中的中间步骤的各种视图。图2A、图3A、图4A、图5A和图6A是集成电路封装件100的顶视图。图2B、图3B、图4B、图5B和图6B是集成电路封装件100沿着相应“A”图的参考横截面X-X的集成电路封装件100的截面图。图2C、图3C、图4C、图5C和图6C是沿着相应“A”图的参考横截面Y-Y的集成电路封装件100的截面图。
在图2A至图6C中示出了一个封装区域，其中形成了集成电路封装件100。在形成期间或之后，通过沿着划线区域(例如，在所示的封装区域周围)进行锯切来执行分割工艺，以将集成电路封装件100与相邻的封装区域分割。应当理解，可以形成多个封装区域，并且可以在每个封装区域中形成集成电路封装件100。
在图2A、图2B和图2C中，提供了载体衬底102，并且在载体衬底102上形成有释放层104。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，使得可以在载体衬底102上同时形成多个封装件。释放层104可以由基于聚合物的材料形成，其可以与载体衬底102一起从将在后续步骤中形成的上面的结构去除。在一些实施例中，释放层104是基于环氧树脂的热释放材料，该材料在加热时会失去其粘合性，诸如光热转换(LTHC)释放涂层。在其他实施例中，释放层104可以是紫外线(UV)胶，当暴露于UV光时会失去其粘合性。释放层104可以以液体的形式分配并固化，可以是层压在载体衬底102上的层压膜等。释放层104的顶面可以是水平的并且可以具有高度的平面度。
然后，在释放层104上形成接合层106。接合层106由介电材料形成。例如，接合层106可以是聚合物，诸如PBO、聚酰亚胺、BCB等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、PSG、BSG、BPSG等；或它们的组合。可以例如通过旋涂、层压、化学气相沉积(CVD)等来形成接合层106。
然后，将存储器管芯108A和逻辑管芯110A接合至接合层106。存储器管芯108A和逻辑管芯110A具有与集成电路管芯50相似的部件，并且相似的附图标记用于示出相似的部件。在一些实施例中，逻辑管芯110A是IMC管芯，它具有计算加速功能并且基于SRAM、RRAM、MRAM或PCRAM存储器来设计。例如，IMC管芯可以包括配置为执行并行算术计算的SRAM、RRAM、MRAM或PCRAM存储器。将存储器管芯108A和逻辑管芯110A放置在接合层106上，然后例如作为热压接合工艺的一部分压入接合层106中。
将存储器管芯108A和逻辑管芯110A面朝上放置在管芯阵列112中。在管芯阵列112的顶视图中，将存储器管芯108A和逻辑管芯110A放置成棋盘管芯取向图案。换句话说，存储器管芯108A和逻辑管芯110A的取向沿着管芯阵列112的行和列交替，其中逻辑管芯110A的纵轴平行并且在第一方向上延伸，并且存储器管芯108A的纵轴平行并且在第二方向上延伸，第一和第二方向垂直，并且第一和第二方向均平行于介电层106的主表面。此外，存储器管芯108A和逻辑管芯110A沿着管芯阵列112的行和列交替设置。
然后，围绕存储器管芯108A和逻辑管芯110A形成介电层114。介电层114填充相应的存储器管芯108A和逻辑管芯110A之间的间隙，从而保护管芯。介电层114可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如PBO、聚酰亚胺、BCB等；密封剂，诸如模塑料、环氧树脂等；或它们的组合。在一些实施例中，介电层114是氧化物，诸如氧化硅。可以对介电层114执行平坦化工艺以暴露存储器管芯108A和逻辑管芯110A的管芯连接件58。也可以对介电层64执行平坦化工艺。在平坦化工艺之后，管芯连接件58、介电层64和介电层114的顶面是平坦的。平坦化工艺可以是例如CMP工艺、研磨工艺、回蚀刻工艺等或它们的组合。
在图3A、图3B和图3C中，存储器管芯108B和逻辑管芯110B接合至存储器管芯108A和逻辑管芯110A。存储器管芯108B和逻辑管芯110B具有与集成电路管芯50相似的部件，并且相似的附图标记用于示出相似的部件。通过混合接合以面对面的方式直接接合管芯，其中一个管芯的介电层64通过电介质对电介质接合与另一管芯的介电层64接合，并且其中一个管芯的管芯连接件58通过金属对金属接合接合至另一个管芯的管芯连接件58，而无需使用任何共熔材料(例如，焊料)。
接合可以包括预接合和退火。在预接合期间，施加小的压力以将逻辑管芯110A和110B与存储器管芯108A和108B彼此按压。预接合在低温下执行，并且在预接合之后，介电层64彼此接合。然后在随后的退火步骤中提高了接合强度，其中，在高温下对介电层64进行退火。在退火之后，形成直接接合，诸如熔融接合，以接合管芯的介电层64。管芯连接件58以一一相应的方式物理地和电气地彼此连接。管芯连接件58可以在预接合之后物理接触，或者可以在退火期间膨胀以物理接触。此外，在退火期间，管芯连接件58的材料(例如，铜)混合，使得还形成金属对金属接合。因此，存储器管芯108A和108B与逻辑管芯110A和110B之间的所得接合是混合接合，混合接合包括电介质对电介质接合和金属对金属接合。
作为接合的示例，介电层64可以由氧化硅形成，并且管芯连接件58可以由铜形成。可以用诸如N2等离子体的等离子体处理管芯的表面，以在介电层64的表面上形成悬空键。然后可以执行湿清洁工艺以用OH基团终止悬空键。湿清洁工艺可以用例如稀释的氨和去离子水来执行。然后可以在室温下以低压力执行预接合。然后可以在高温(诸如小于约400℃的温度)下执行退火。随着温度升高，介电层64之间的OH键断裂以形成更强的Si-O-Si键，因此介电层64通过电介质对电介质接合彼此直接接合。此外，随着温度升高，在管芯连接件58之间发生扩散，因此管芯连接件58通过金属对金属接合彼此直接接合。
将存储器管芯108B和逻辑管芯110B面朝下放置在管芯阵列112上的管芯阵列116中。在管芯阵列116的顶视图中，将存储器管芯108B和逻辑管芯110B放置成棋盘管芯取向图案。换句话说，存储器管芯108B和逻辑管芯110B的取向沿着管芯阵列116的行和列交替，其中存储器管芯108B的纵轴平行并且在第一方向上延伸，逻辑管芯110B的纵轴平行并且在第二方向上延伸，第一方向和第二方向垂直，并且第一方向和第二方向均平行于介电层106的主表面。存储器管芯108B的纵轴平行于存储器管芯108A(见图2A)的纵轴，并且逻辑管芯110B的纵轴平行于逻辑管芯110A(见图2A)的纵轴。此外，存储器管芯108B和逻辑管芯110B沿着管芯阵列116的行和列交替地设置。
存储器管芯108B在逻辑管芯110A上方居中，并且每个存储器管芯108B的管芯连接件58A接合至相应的逻辑管芯110A的管芯连接件58A，使得存储器管芯108B和逻辑管芯110A的接合对彼此电连接。同样地，逻辑管芯110B在存储器管芯108A上方居中，并且每个逻辑管芯110B的管芯连接件58A接合至相应的存储器管芯108A的管芯连接件58A，使得存储器管芯108A和逻辑管芯110B的接合对彼此电连接。每个接合的管芯对形成计算站点，每个存储器管芯充当其相应逻辑管芯的本地、高带宽、低延迟缓存。每个存储器管芯108B的管芯连接件58B接合至相邻存储器管芯108A的管芯连接件58B(见图3B)，使得存储器管芯108A和108B彼此电连接。每个存储器管芯108B与一个下面的逻辑管芯110A和两个下面的存储器管芯108A部分地重叠并且接合至一个下面的逻辑管芯110A和两个下面的存储器管芯108A。同样地，每个逻辑管芯110B的管芯连接件58B接合至相邻逻辑管芯110A的管芯连接件58B(见图3C)，使得逻辑管芯110A和110B彼此电连接。每一逻辑管芯110B与一个下面的存储器管芯108A和两个下面的逻辑管芯110A部分地重叠并且接合至一个下面的存储器管芯108A和两个下面的逻辑管芯110A。
然后，围绕存储器管芯108B和逻辑管芯110B形成介电层118。介电层118可以在放置存储器管芯108B和逻辑管芯110B之后但是在退火以完成混合接合之前形成，或者可以在退火之后形成。介电层118填充相应的存储器管芯108B和逻辑管芯110B之间的间隙，从而保护管芯。介电层118可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如PBO、聚酰亚胺、BCB等；密封剂，诸如模塑料、环氧树脂等；或它们的组合。在一些实施例中，介电层118是氧化物，诸如氧化硅。可以对介电层118执行平坦化工艺以暴露存储器管芯108B和逻辑管芯110B的管芯连接件66。也可以对介电层68执行平坦化工艺。在平坦化工艺之后，管芯连接件66、介电层68和介电层118的顶面是平坦的。平坦化工艺可以是例如CMP工艺、研磨工艺、回蚀刻工艺等或它们的组合。
因为存储器管芯108B和逻辑管芯110B没有与存储器管芯108A和逻辑管芯110A同心地重叠，所以介电层114和118的一些部分可以参与混合接合。例如，存储器管芯108B和逻辑管芯110B也可以接合至介电层114的部分。同样地，存储器管芯108A和逻辑管芯110A也可以接合至介电层118的部分。
在将存储器管芯108B和逻辑管芯110B接合至存储器管芯108A和逻辑管芯110A之后，执行电路探针(CP)测试以确定存储器管芯108A和108B以及逻辑管芯110A和110B是否是已知良好管芯(KGD)。集成电路管芯通过使用探针进行测试。探针通过例如测试连接件物理和电连接至管芯连接件66。CP测试还可用于确定存储器管芯108B和逻辑管芯110B是否已经完全接合至存储器管芯108A和逻辑管芯110A。如果中间结构未通过CP测试，则可以重新加工混合接合(例如，通过执行附加退火)。该测试可以包括各种集成电路管芯的功能的测试，或者可以包括对基于集成电路管芯的设计可以预期的已知开路或短路的测试。在测试完成之后，可以通过例如蚀刻工艺、化学机械抛光(CMP)、研磨工艺等来去除探针并且去除管芯连接件66上的任何过量的可回流材料。
在图4A、图4B和图4C中，存储器管芯108C和逻辑管芯110C接合至存储器管芯108B和逻辑管芯110B(见图3A)。存储器管芯108C和逻辑管芯110C具有与集成电路管芯50相似的部件，并且相似的附图标记用于示出相似的部件。管芯通过混合接合以背对背的方式直接接合，其中一个管芯的介电层68通过电介质对电介质接合与另一管芯的介电层68接合，并且其中，一个管芯的管芯连接件66通过金属对金属的接合接合至另一管芯的管芯连接件66，而无需使用任何共熔材料(例如，焊料)。可以使用与以上关于图3A、图3B和图3C描述的方法类似的方法来执行混合接合。
将存储器管芯108C和逻辑管芯110C面朝上放置在管芯阵列116上的管芯阵列120中。在管芯阵列120的顶视图中，将存储器管芯108C和逻辑管芯110C放置成棋盘管芯取向图案。换句话说，存储器管芯108C和逻辑管芯110C的取向沿着管芯阵列120的行和列交替，其中存储器管芯108C的纵轴平行并且在第一方向上延伸，并且逻辑管芯110C的纵轴平行并且在第二方向上延伸，其中第一方向和第二方向垂直，并且第一方向和第二方向均平行于介电层106的主表面。存储器管芯108C的纵轴平行于存储器管芯108A和108B(见图2A和图3A)的纵轴，并且逻辑管芯110C的纵轴平行于逻辑管芯110A和110B(见图2A和图3A)的纵轴。此外，存储器管芯108C和逻辑管芯110C沿着管芯阵列120的行和列交替地设置。
存储器管芯108C在逻辑管芯110B上方居中，并且逻辑管芯110C在存储器管芯108B上方居中。每个存储器管芯108C的管芯连接件66接合至相邻的存储器管芯108B的管芯连接件66(见图4B)，使得存储器管芯108B和108C彼此电连接。因此，存储器管芯108A和108C通过存储器管芯108B的贯通孔56彼此电连接。每个存储器管芯108C与一个下面的逻辑管芯110B和两个下面的存储器管芯108B部分地重叠且接合至一个下面的逻辑管芯110B和两个下面的存储器管芯108B。因为它们背对背布置，所以存储器管芯108C的管芯连接件66不直接连接至逻辑管芯110B的管芯连接件66。同样地，每个逻辑管芯110C的管芯连接件66接合至相邻逻辑管芯110B的管芯连接件66(见图4C)，使得逻辑管芯110B和110C彼此电连接。逻辑管芯110A和110C因此通过逻辑管芯110B的贯通孔56彼此电连接。每个逻辑管芯110C与一个下面的存储器管芯108B和两个下面的逻辑管芯110B部分地重叠且接合至一个下面的存储器管芯108B和两个下面的逻辑管芯110B。因为它们背对背布置，所以逻辑管芯110C的管芯连接件66不直接连接至存储器管芯108B的管芯连接件66。
然后，围绕存储器管芯108C和逻辑管芯110C形成介电层122。介电层122填充相应的存储器管芯108C和逻辑管芯110C之间的间隙，从而保护管芯。介电层122可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如PBO、聚酰亚胺、BCB等；密封剂，诸如模塑料、环氧树脂等；或它们的组合。在一些实施例中，介电层122是氧化物，诸如氧化硅。可以对介电层122执行平坦化工艺以暴露存储器管芯108C和逻辑管芯110C的管芯连接件58。还可以对介电层64执行平坦化工艺。在平坦化工艺之后，管芯连接件58、介电层64和介电层122的顶面是平坦的。平坦化工艺可以是例如CMP工艺、研磨工艺、回蚀刻工艺等或它们的组合。
因为存储器管芯108C和逻辑管芯110C没有与存储器管芯108B和逻辑管芯110B同心地重叠，所以介电层118和122的一些部分可以参与混合接合。例如，存储器管芯108C和逻辑管芯110C也可以接合至介电层118的部分。同样地，存储器管芯108B和逻辑管芯110B也可以接合至介电层122的部分。
在图5A、图5B和图5C中，存储器管芯108D和逻辑管芯110D接合至存储器管芯108C和逻辑管芯110C。存储器管芯108D和逻辑管芯110D具有与集成电路管芯50相似的部件，并且相似的附图标记用于示出相似的部件。通过混合接合以面对面的方式直接接合管芯，其中，一个管芯的介电层64通过电介质对电介质接合与另一管芯的介电层64接合，并且其中，一个管芯的管芯连接件58通过金属对金属接合接合至另一个管芯的管芯连接件58，而无需使用任何共熔材料(例如，焊料)。可以使用与以上关于图3A、图3B和图3C描述的方法类似的方法来执行混合接合。
将存储器管芯108D和逻辑管芯110D面朝下放置在管芯阵列120上的管芯阵列124中。在管芯阵列124的顶视图中，将存储器管芯108D和逻辑管芯110D放置成棋盘管芯取向图案。换句话说，存储器管芯108D和逻辑管芯110D的取向沿着管芯阵列124的行和列交替，其中存储器管芯108D的纵轴平行并且在第一方向上延伸，并且逻辑管芯110D的纵轴平行并且在第二方向上延伸，第一方向和第二方向垂直，并且第一方向和第二方向均平行于介电层106的主表面。存储器管芯108D的纵轴平行于存储器管芯108A、108B和108C的纵轴(见图2A、图3A和图4A)，并且逻辑管芯110D的纵轴平行于逻辑管芯110A、110B和110C的纵轴(参见图2A、图3A和图4A)。此外，存储器管芯108D和逻辑管芯110D沿着管芯阵列124的行和列交替设置。
存储器管芯108D在逻辑管芯110C上方居中，并且每个存储器管芯108D的管芯连接件58A接合至相应的逻辑管芯110C的管芯连接件58A，使得存储器管芯108D和逻辑管芯110C的接合对彼此电连接。同样地，逻辑管芯110D在存储器管芯108C上方居中，并且每个逻辑管芯110D的管芯连接件58A接合至相应的存储器管芯108C的管芯连接件58A，使得存储器管芯108C和逻辑管芯110D的接合对彼此电连接。每个接合的管芯对形成计算站点，每个存储器管芯充当其相应逻辑管芯的本地、高带宽、低延迟缓存。每个存储器管芯108D的管芯连接件58B接合至相邻存储器管芯108C的管芯连接件58B(见图5B)，使得存储器管芯108C和108D彼此电连接。因此，存储器管芯108B和108D通过存储器管芯108C的贯通孔56彼此电连接。每个存储器管芯108D与一个下面的逻辑管芯110C和两个下面的存储器管芯108C部分地重叠并且接合至一个下面的逻辑管芯110C和两个下面的存储器管芯108C。同样地，每个逻辑管芯110D的管芯连接件58B接合至相邻逻辑管芯110C的管芯连接件58B(见图5C)，使得逻辑管芯110C和110D彼此电连接。逻辑管芯110B和110D因此通过逻辑管芯110C的贯通孔56彼此电连接。每个逻辑管芯110D与一个下面的存储器管芯108C和两个下面的逻辑管芯110C部分地重叠且接合至一个下面的存储器管芯108C和两个下面的逻辑管芯110C。
然后，围绕存储器管芯108D和逻辑管芯110D形成介电层126。介电层126可以在放置存储器管芯108D和逻辑管芯110D之后但是在退火以完成混合接合之前形成，或者可以在退火之后形成。介电层126填充相应的存储器管芯108D和逻辑管芯110D之间的间隙，从而保护管芯。介电层126可以是氧化物，诸如氧化硅、PSG、BSG、BPSG等；氮化物，诸如氮化硅等；聚合物，诸如PBO、聚酰亚胺、BCB等；密封剂，诸如模塑料、环氧树脂等；或它们的组合。在一些实施例中，介电层126是氧化物，诸如氧化硅。可以对介电层126执行平坦化工艺以暴露存储器管芯108D和逻辑管芯110D的管芯连接件66。还可以对介电层68执行平坦化工艺。在平坦化工艺之后，管芯连接件66、介电层68和介电层126的顶面是平坦的。平坦化工艺可以是例如CMP工艺、研磨工艺、回蚀刻工艺等或它们的组合。
因为存储器管芯108D和逻辑管芯110D不与存储器管芯108C和逻辑管芯110C同心地重叠，所以介电层122和126的一些部分可以参与混合接合。例如，存储器管芯108D和逻辑管芯110D也可以接合至介电层122的部分。同样地，存储器管芯108C和逻辑管芯110C也可以接合至介电层126的部分。
在将存储器管芯108D和逻辑管芯110D接合至存储器管芯108C和逻辑管芯110C之后，执行电路探针(CP)测试以确定存储器管芯108C和108D以及逻辑管芯110C和110D是否时已知良好管芯(KGD)。集成电路管芯通过使用探针进行测试。探针通过例如测试连接件物理和电连接至管芯连接件66。CP测试还可以用于确定存储器管芯108D和逻辑管芯110D是否已经完全接合至存储器管芯108C和逻辑管芯110C。如果中间结构未通过CP测试，则可以重新加工混合接合(例如，通过执行附加退火)。该测试可以包括各种集成电路管芯的功能的测试，或者可以包括对基于集成电路管芯的设计可以预期的已知开路或短路的测试。在测试完成之后，可以通过例如蚀刻工艺、化学机械抛光(CMP)、研磨工艺等来去除探针并且去除管芯连接件66上的任何过量的可回流材料。
在图6A、图6B和图6C中，诸如在管芯连接件66和介电层68上，在介电层126、存储器管芯108D和逻辑管芯110D上形成再分布结构128。再分布结构128包括多个介电层、金属化图案和通孔。例如，再分布结构128可以被图案化为通过相应的介电层彼此分隔开的多个离散的金属化图案。在一些实施例中，介电层由聚合物形成，该聚合物可以是光敏材料，诸如PBO、聚酰亚胺、BCB等，可以使用光刻掩模来图案化。在其他实施例中，介电层由诸如氮化硅的氮化物、诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可以通过旋涂、层压、CVD等或它们的组合来形成介电层。在形成之后，图案化介电层以暴露下面的导电部件。例如，图案化底部介电层以暴露管芯连接件66的部分，并且图案化中间介电层以暴露下面的金属化图案的部分。可以通过可接受的工艺来进行图案化，诸如当介电层是光敏材料时通过将介电层暴露于光，或者通过使用例如各向异性蚀刻来进行蚀刻。如果介电层是光敏材料，则可以在曝光后显影介电层。
金属化图案形成为沿着和穿过每个介电层延伸。晶种层(未示出)形成在每个相应的介电层上方和穿过相应的介电层的开口中。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用诸如PVD等的沉积工艺来形成晶种层。然后在晶种层上形成光刻胶并且图案化光刻胶。可以通过旋涂等形成光刻胶，并且可以将其暴露于光以进行图案化。光刻胶的图案对应于金属化图案。图案形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括金属或金属合金，诸如铜、钛、钨、铝等或它们的组合。然后，去除光刻胶和其上未形成导电材料的晶种层的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)来去除光刻胶。一旦去除了光刻胶，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，去除晶种层的暴露部分。晶种层的其余部分和导电材料形成用于再分布结构128的一层的金属化图案。
再分布结构128示出为示例。在再分布结构128中可以形成比所示更多或更少的介电层和金属化图案。本领域普通技术人员将容易理解，将省略或重复哪些步骤和工艺以形成更多或更少的介电层和金属化图案。
此外，导电连接件130形成为物理地且电连接至再分布结构128。可以图案化再分布结构128的顶部介电层以暴露下面的金属化图案的部分。在一些实施例中，可以在开口中形成凸块下金属(UBM)。导电连接件130形成在UBM上。导电连接件130可以是BGA连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍化学镀钯沉金技术(ENEPIG)等。导电连接件130可以由金属或金属合金形成，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，通过最初使用诸如蒸发、电镀、印刷、焊料转移、球放置等的常用方法形成焊料层来形成导电连接件130。一旦在结构上形成焊料层，就可以执行回流以将材料成形为所需的凸块形状。在另一个实施例中，导电连接件130是通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。导电连接件130电连接至再分布结构128的金属化图案。
可以执行附加处理以完成集成电路封装件100。例如，可以通过沿着划线区域进行锯切来执行分割工艺以将集成电路封装件100从相邻的封装区域分割。此外，可以执行载体衬底脱粘以将载体衬底102从介电层106分离(或“脱粘”)。根据一些实施例，脱粘包括在释放层104上投射诸如激光或UV光的光，使得释放层104在光的热量下分解，并且可以去除载体衬底102。然后可以将结构翻转并放置在胶带上。在将结构放置在胶带上之后，可以执行本文讨论的一些工艺。例如，可以不形成导电连接件130，直到在将结构放置在胶带上之后。
集成电路封装件100示出为示例。通过省略或重复本文描述的步骤以形成更多或更少的管芯阵列层，可以在集成电路封装件100中形成比所示更多或更少的管芯阵列层。交替的管芯阵列层以面对面方式或背对背方式直接接合。可以在形成每对面对面的芯片阵列层之后执行电路探针(CP)测试，以确定管芯是否已完全接合，或者是否应重新加工混合接合(例如，通过执行附加退火)。
图7示出了根据一些实施例的集成电路封装件100的存储器管芯和逻辑管芯之间的电连接。图7是框图，并且为了清楚起见，省略或简化了集成电路封装件100的一些部件。因为管芯阵列112、116、120和124具有棋盘格管芯取向图案，所以沿着集成电路封装件100的给定列的存储器管芯108A、108B、108C和108D接合在一起以在沿着该列的平面(例如，平行于图2A至图6C的参考横截面X-X)中形成存储器管芯网络。同样地，沿着集成电路封装件100的给定行的逻辑管芯110A、110B、110C和110D接合在一起以在沿着该行的平面(例如，平行于图2A至图6C的参考横截面Y-Y)中形成逻辑管芯网络。管芯阵列112、116、120和124用于在平行平面中形成多个存储器管芯网络，以及在平行平面中形成多个逻辑管芯网络。图7示出了一个存储器管芯网络和两个逻辑管芯网络。管芯连接件58B用于每个逻辑/存储器管芯网络内的各种管芯的网络内连接。管芯连接件58A用于每个逻辑/存储器管芯网络内的管芯的网络间连接。因此，集成电路封装件100包括逻辑和存储器管芯的三维管芯网络。三维管芯网络包括多个二维管芯网络，例如逻辑管芯网络和存储器管芯网络。每个逻辑/存储器管芯网络设置在三维管芯网络的一个平面内。
由多个二维管芯网络形成三维管芯网络允许使用混合接合来形成和互连二维管芯网络，允许改善存储器存取的速度、带宽和延迟。可以提高SoIC器件的计算效率，特别是对于高度并行的工作负载，诸如人工智能(AI)计算。此外，三维管芯网络的管芯可以连接以形成许多类型的计算网络，诸如环形网络、网状网络、圆环网络、胖树网络等。此外，取决于如何形成管芯网络，诸如联合测试行动小组(JTAG)边界扫描的一些类型的已知良好管芯(KGD)测试技术可以具有改善的性能。
图8示出了根据一些实施例的包括集成电路封装件100的系统。图8是沿着与图2A至图6C的参考横截面X-X相似的横截面的集成电路封装件100的截面图。在该实施例中，使用导电连接件130将集成电路封装件100安装到封装衬底200。封装衬底200可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化铟镓等的化合物、这些的组合等。另外，封装衬底200可以是SOI衬底。通常，SOI衬底包括半导体材料层，诸如外延硅、锗、硅锗、SOI、SGOI或它们的组合。在一个可选实施例中，封装衬底200基于绝缘芯，诸如玻璃纤维增强树脂芯。一种示例芯材料是玻璃纤维树脂，诸如FR4。芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或者可选地包括其他PCB材料或膜。诸如ABF或其他层压材料的堆积膜可以用于封装衬底200。
封装衬底200可以包括有源和无源器件(未示出)。如本领域的普通技术人员将认识到的，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于生成器件堆叠件的设计的结构和功能要求。可以使用任何合适的方法来形成器件。
封装衬底200还可以包括金属化层和通孔(未示出)以及位于金属化层和通孔上方的接合焊盘202。金属化层可以形成在有源和无源器件上方，并且设计为连接各种器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，通孔互连导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在一些实施例中，封装衬底200基本上没有有源和无源器件。
在一些实施例中，导电连接件130被回流以将集成电路封装件100附接到接合焊盘202。导电连接件130将封装衬底200(包括封装衬底200中的金属化层)电和/或物理地连接至集成电路封装件100。在一些实施例中，无源器件(例如，未示出的表面安装器件(SMD))可以在安装到封装衬底200之前附接至集成电路封装件100(例如，接合至接合焊盘202)。在这样的实施例中，无源器件可以与导电连接件130接合至集成电路封装件100的同一表面。
导电连接件130可以在回流之前在其上形成环氧焊剂(未示出)，而在将集成电路封装件100附接到封装衬底200之后，残留的环氧焊剂中的至少一些保留。剩余的环氧部分可以用作底部填充物，以减小应力并保护由回流导电连接件130产生的接头。在一些实施例中，底部填充物(未示出)可以形成在集成电路封装件100和封装衬底200之间，围绕导电连接件130。底部填充物可以在附接集成电路封装件100之后通过毛细管流动工艺形成，或者可以在附接集成电路封装件100之前通过适当的沉积方法形成。
图9A和图9B示出了根据一些其他实施例的在用于形成集成电路封装件100的工艺期间的中间步骤。图9A是沿着与图2A至图6C的参考横截面X-X相似的横截面的集成电路封装件100的截面图。图9B是沿着与图2A至图6C的参考横截面Y-Y相似的横截面的集成电路封装件100的截面图。在该实施例中，管芯阵列112、116、120和124分别包括一种类型的管芯。特别地，管芯阵列112和120分别包括逻辑管芯132A和132B，并且管芯阵列116和124分别包括存储器管芯134A和134B。图10A是在形成管芯阵列112/120之后的集成电路封装件100的顶视图，并且图10B是在形成管芯阵列116/124之后的集成电路封装件100的顶视图。逻辑管芯132A和132B以及存储器管芯134A和134B具有与集成电路管芯50相似的部件，并且相似的附图标记用于示出相似的部件。集成电路封装件100的管芯接合以形成三维管芯网络。每个管芯阵列112、116、120和124中的管芯以棋盘管芯取向图案布局，其中每个管芯阵列中的管芯的取向沿着该管芯阵列的行和列交替。然而，由于每个管芯阵列112、116、120和124仅包括一种管芯类型，所以每个管芯阵列中的管芯的类型不沿着该管芯阵列的行和列交替。
通过混合接合以面对面方式直接接合逻辑管芯132A和存储器管芯134A，其中，一个管芯的介电层64通过电介质对电介质接合而接合至另一管芯的介电层64，并且其中，一个管芯的管芯连接件58通过金属对金属接合而接合至另一个管芯的管芯连接件58，而无需使用任何共熔材料(例如，焊料)。每个接合的管芯对形成计算站点，每个存储器管芯充当其相应逻辑管芯的本地、高带宽、低延迟缓存。存储器管芯134A在逻辑管芯132A上方居中，并且每个存储器管芯134A的管芯连接件58A接合至相应的逻辑管芯132A的管芯连接件58A，使得逻辑管芯132A和存储器管芯134A的接合对彼此电连接。每个存储器管芯134A的管芯连接件58B也接合至相邻逻辑管芯132A的管芯连接件58B。因此，每个存储器管芯134A与三个逻辑管芯132A部分地重叠并且接合至三个逻辑管芯132A。
通过混合接合以背对背的方式直接接合存储器管芯134A和逻辑管芯132B，其中，一个管芯的介电层68通过电介质对电介质接合而接合至另一管芯的介电层68，并且其中，一个管芯的管芯连接件66通过金属对金属的接合而接合至另一个管芯的管芯连接件66，而无需使用任何共熔材料(例如，焊料)。逻辑管芯132B在存储器管芯134A上方居中。每个逻辑管芯132B的管芯连接件66接合至相邻的存储器管芯134A的管芯连接件66，使得存储器管芯134A和逻辑管芯132B彼此电连接。逻辑管芯132A和132B因此通过存储器管芯134A的贯通孔56彼此电连接。每个逻辑管芯132B因此与三个下面的存储器管芯134A部分地重叠并且接合至三个下面的存储器管芯134A。
通过混合接合以面对面的方式直接接合逻辑管芯132B和存储器管芯134B，其中，一个管芯的介电层64通过电介质对电介质接合而接合至另一管芯的介电层64，并且其中，一个管芯的管芯连接件58通过金属对金属的接合与另一个管芯的管芯连接件58接合，而无需使用任何共熔材料(例如，焊料)。每个接合的管芯对形成计算站点，每个存储器管芯充当其相应逻辑管芯的本地、高带宽、低延迟缓存。存储器管芯134B在逻辑管芯132B上方居中，并且每个逻辑管芯132B的管芯连接件58A接合至相应的存储器管芯134B的管芯连接件58A，使得存储器管芯134B和逻辑管芯132B的接合对彼此电连接。每个存储器管芯134B的管芯连接件58B也接合至相邻逻辑管芯132B的管芯连接件58B。因此，存储器管芯134A和134B通过逻辑管芯132B的贯通孔56彼此电连接。因此，每个存储器管芯134B与三个逻辑管芯132B部分地重叠并且接合至三个逻辑管芯132B。
图11示出了根据一些其他实施例的集成电路封装件100的存储器管芯和逻辑管芯之间的电连接。图11是框图，并且为了清楚起见，省略或简化了集成电路封装件100的一些部件。因为管芯阵列112、116、120和124具有棋盘管芯取向图案，所以逻辑管芯132A和存储器管芯134A在第一组平行平面(例如，平行于图2A至图6C的参考横截面X-X)中接合在一起，以在第一组平行平面中形成混合管芯网络。同样地，逻辑管芯132B和存储器管芯134B在第二组平行平面(例如，平行于图2A至图6C的参考横截面Y-Y)中接合在一起，以在第二组平行平面中形成混合管芯网络。图11示出了三个混合管芯网络。管芯连接件58B用于每个混合管芯网络内的各种管芯的网络内连接。管芯连接件58A用于每个混合管芯网络内的管芯的网络间连接。因此，集成电路封装件100包括逻辑和存储器管芯的三维管芯网络。三维管芯网络包括多个二维混合管芯网络。每个混合管芯网络设置在三维管芯网络的一个平面内。
实施例可以实现优点。用内存中计算(IMC)管芯代替传统的仅逻辑管芯来形成SoIC器件可以允许在一些应用中的更高的计算速度，诸如人工智能(AI)计算。将SoIC器件中的管芯阵列布置为棋盘管芯取向图案允许构建三维管芯网络，该三维管芯网络具有设置的逻辑管芯和存储器管芯。存储器存取操作的速度、带宽和延迟因此可以得到改善。因此可以实现更高水平的芯片集成、增加的计算性能以及降低的功耗。
其他部件和工艺也可以包括在内。例如，可以包括测试结构以辅助3D封装或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，该测试焊盘允许使用探针和/或探针卡等测试3D封装或3DIC。验证测试可以在中间结构以及最终结构上执行。另外，本文公开的结构和方法可以与结合了已知良管芯的中间验证的测试方法结合使用，以增加产量并降低成本。
在实施例中，一种器件包括：第一管芯阵列，包括第一集成电路管芯，第一集成电路管芯的取向沿着第一管芯阵列的行和列交替；第一介电层，围绕第一集成电路管芯，第一介电层和第一集成电路管芯的表面是平坦的；第二管芯阵列，包括位于第一介电层和第一集成电路管芯上的第二集成电路管芯，第二集成电路管芯的取向沿着第二管芯阵列的行和列交替，第二集成电路管芯的前侧通过金属对金属接合和通过电介质对电介质接合而接合至第一集成电路管芯的前侧；以及第二介电层，围绕第二集成电路管芯，第二介电层和第二集成电路管芯的表面是平坦的。
在该器件的一些实施例中，第一集成电路管芯包括第一逻辑管芯和第一存储器管芯，第一逻辑管芯和第一存储器管芯沿着第一管芯阵列的行和列交替设置，其中，第二集成电路管芯包括第二逻辑管芯和第二存储器管芯，第二逻辑管芯和第二存储器管芯沿着第二管芯阵列的行和列交替设置。在该器件的一些实施例中，第一逻辑管芯的纵轴平行并且在第一方向上延伸，其中第一存储器管芯的纵轴平行并且在第二方向上延伸，其中第二逻辑管芯的纵轴平行并且在第一方向上延伸，并且其中第二存储器管芯的纵轴平行并且在第二方向上延伸，第二方向垂直于第一方向。在该器件的一些实施例中，每个第二逻辑管芯与一个第一存储器管芯和两个第一逻辑管芯部分地重叠并且接合至一个第一存储器管芯和两个第一逻辑管芯，其中每个第二存储器管芯与一个第一逻辑管芯和两个第一存储器管芯部分地重叠并且接合至一个第一逻辑管芯和两个第一存储器管芯。在该器件的一些实施例中，第一集成电路管芯是逻辑管芯，并且第二集成电路管芯是存储器管芯。在该器件的一些实施例中，逻辑管芯的纵轴在第一方向上取向和第二方向上取向之间交替，并且存储器管芯的纵轴在第一方向上取向和第二方向上取向之间交替，第二方向垂直于第一方向。在该器件的一些实施例中，每个存储器管芯与三个逻辑管芯部分地重叠并且接合至三个逻辑管芯。在该器件的一些实施例中，第一集成电路管芯通过电介质对电介质接合而接合至第二介电层，其中第二集成电路管芯通过电介质对电介质接合而接合至第一介电层。
在实施例中，一种器件包括：第一逻辑管芯；第一存储器管芯，与第一逻辑管芯相邻设置；第一介电层，围绕第一逻辑管芯和第一存储器管芯，第一介电层具有主表面；第二逻辑管芯，设置在第一介电层上，第二逻辑管芯直接面对面地接合至第一存储器管芯；以及第二存储器管芯，设置在第一介电层上，第二存储器管芯直接面对面地接合至第一逻辑管芯和第一存储器管芯，其中，第一逻辑管芯和第二逻辑管芯的纵轴平行并且在第一方向上延伸，并且第一存储器管芯和第二存储器管芯的纵轴平行并且在第二方向上延伸，第一方向和第二方向垂直，第一方向和第二方向的每个平行于第一介电层的主表面。
在该器件的一些实施例中，第一逻辑管芯和第二逻辑管芯是内存计算(IMC)管芯。在该器件的一些实施例中，第一存储器管芯和第二存储器管芯是静态随机存取存储器(SRAM)管芯。在一些实施例中，该器件还包括：第三逻辑管芯，与第一逻辑管芯相邻设置，第三逻辑管芯直接面对面地接合至第二逻辑管芯；以及第四逻辑管芯，设置在第一介电层上，第四逻辑管芯直接面对面地接合至第一逻辑管芯。在一些实施例中，该器件还包括：第三存储器管芯，与第一逻辑管芯相邻设置，第三存储器管芯直接面对面地接合至第四逻辑管芯；以及第四存储器管芯，设置在第一介电层上，第四存储器管芯直接面对面地接合至第三逻辑管芯和第三存储器管芯。在该器件的一些实施例中，第一存储器管芯包括第一衬底通孔，并且第二存储器管芯包括第二衬底通孔，第一衬底通孔电连接至第二衬底通孔。在器件的一些实施例中，第一存储器管芯还包括第一管芯连接件，其中第二存储器管芯还包括第二管芯连接件，其中第一逻辑管芯包括第三管芯连接件，并且第二逻辑管芯包括第四管芯连接件，第一管芯连接件物理接触第四管芯连接件，第二管芯连接件物理接触第三管芯连接件。
在实施例中，一种方法包括：将第一集成电路管芯以第一棋盘图案放置在载体衬底上方，第一集成电路管芯包括在放置之后面向远离载体衬底的第一管芯连接件，第一集成电路管芯的取向沿着第一棋盘图案的行和列交替；将第二集成电路管芯接合至第一集成电路管芯，第二集成电路管芯包括在接合之后与第一管芯连接件物理接触的第二管芯连接件；以及在第二集成电路管芯上方形成再分布结构，该再分布结构电连接至第二集成电路管芯和第一集成电路管芯。
在一些实施例中，该方法还包括：在第一集成电路管芯周围形成第二介电层，第二集成电路管芯在接合之后还通过电介质对电介质接合而接合至第二介电层；以及在第二集成电路管芯周围形成第三介电层，第一集成电路管芯在接合之后还通过电介质对电介质接合而接合至第三介电层。在该方法的一些实施例中，第一集成电路管芯包括第一存储器管芯和第一逻辑管芯，其中第二集成电路管芯包括第二存储器管芯和第二逻辑管芯，并且还包括：将第二存储器管芯居中放置在第一逻辑管芯上方，以及将第二逻辑管芯居中放置在第一存储器管芯上方。在该方法的一些实施例中，第一集成电路管芯是存储器管芯，并且第二集成电路管芯是逻辑管芯，其中该方法还包括：将相应的逻辑管芯放置在相应的存储器管芯上方。在一些实施例中，该方法还包括：将第三集成电路管芯接合至第二集成电路管芯，第三集成电路管芯包括在接合之后面向远离载体衬底的第三管芯连接件。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一管芯阵列，包括第一集成电路管芯，所述第一集成电路管芯的取向沿着所述第一管芯阵列的行和列交替；
第一介电层，围绕所述第一集成电路管芯，所述第一介电层和所述第一集成电路管芯的表面是平坦的；
第二管芯阵列，包括位于所述第一介电层和所述第一集成电路管芯上的第二集成电路管芯，所述第二集成电路管芯的取向沿着所述第二管芯阵列的行和列交替，所述第二集成电路管芯的前侧通过金属对金属接合和通过电介质对电介质接合而接合至所述第一集成电路管芯的前侧；以及
第二介电层，围绕所述第二集成电路管芯，所述第二介电层和所述第二集成电路管芯的表面是平坦的。
2.根据权利要求1所述的半导体器件，其中，所述第一集成电路管芯包括第一逻辑管芯和第一存储器管芯，所述第一逻辑管芯和所述第一存储器管芯沿着所述第一管芯阵列的行和列交替设置，并且其中，所述第二集成电路管芯包括第二逻辑管芯和第二存储器管芯，所述第二逻辑管芯和所述第二存储器管芯沿着所述第二管芯阵列的行和列交替设置。
3.根据权利要求2所述的半导体器件，其中，所述第一逻辑管芯的纵轴平行并且在第一方向上延伸，其中，所述第一存储器管芯的纵轴平行并且在第二方向上延伸，其中，所述第二逻辑管芯的纵轴平行并且在所述第一方向上延伸，并且其中，所述第二存储器管芯的纵轴平行并且在所述第二方向上延伸，所述第二方向垂直于所述第一方向。
4.根据权利要求2所述的半导体器件，其中，每个所述第二逻辑管芯与一个所述第一存储器管芯和两个所述第一逻辑管芯部分地重叠并且接合至一个所述第一存储器管芯和两个所述第一逻辑管芯，并且其中，每个所述第二存储器管芯与一个所述第一逻辑管芯和两个所述第一存储器管芯部分地重叠并且接合至一个所述第一逻辑管芯和两个所述第一存储器管芯。
5.根据权利要求1所述的半导体器件，其中，所述第一集成电路管芯是逻辑管芯，并且其中，所述第二集成电路管芯是存储器管芯。
6.根据权利要求5所述的半导体器件，其中，所述逻辑管芯的纵轴在所述第一方向上取向和所述第二方向上取向之间交替，并且其中，所述存储器管芯的纵轴在所述第一方向上取向和所述第二方向上取向之间交替，所述第二方向垂直于所述第一方向。
7.根据权利要求5所述的半导体器件，其中，每个所述存储器管芯与三个所述逻辑管芯部分地重叠并且接合至三个所述逻辑管芯。
8.根据权利要求1所述的半导体器件，其中，所述第一集成电路管芯通过电介质对电介质接合而接合至所述第二介电层，并且其中，所述第二集成电路管芯通过电介质对电介质接合而接合至所述第一介电层。
9.一种半导体器件，包括：
第一逻辑管芯；
第一存储器管芯，与所述第一逻辑管芯相邻设置；
第一介电层，围绕所述第一逻辑管芯和所述第一存储器管芯，所述第一介电层具有主表面；
第二逻辑管芯，设置在所述第一介电层上，所述第二逻辑管芯直接面对面地接合至所述第一存储器管芯；以及
第二存储器管芯，设置在所述第一介电层上，所述第二存储器管芯直接面对面地接合至所述第一逻辑管芯和所述第一存储器管芯，
其中，所述第一逻辑管芯和所述第二逻辑管芯的纵轴平行并且在第一方向上延伸，并且所述第一存储器管芯和所述第二存储器管芯的纵轴平行并且在第二方向上延伸，所述第一方向和所述第二方向垂直，所述第一方向和所述第二方向的每个平行于所述第一介电层的主表面。
10.一种形成半导体器件的方法，包括：
将第一集成电路管芯以第一棋盘图案放置在载体衬底上方，所述第一集成电路管芯包括在所述放置之后面向远离所述载体衬底的第一管芯连接件，所述第一集成电路管芯的取向沿着所述第一棋盘图案的行和列交替；
将第二集成电路管芯接合至所述第一集成电路管芯，所述第二集成电路管芯包括在所述接合之后与所述第一管芯连接件物理接触的第二管芯连接件；以及
在所述第二集成电路管芯上方形成再分布结构，所述再分布结构电连接至所述第二集成电路管芯和所述第一集成电路管芯。
CN202011224687.9A 2019-11-15 2020-11-05 半导体器件及其形成方法 Pending CN112820722A (zh)

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