KR102571920B1 - 패키지 및 그 제조 방법 - Google Patents

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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being disposed on at least two separate bonding areas, e.g. bond pads
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85484—Tungsten (W) as principal constituent
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

패키지들 및 그 제조 방법들이 제공된다. 패키지는 제1 다이 ― 제1 다이는 제1 다이의 제1 표면으로부터 제1 다이의 제2 표면을 향해 연장되는 복수의 관통 비아들을 포함함 ― ; 제1 다이 아래에 배치되는 제2 다이 ― 제1 다이의 제2 표면은 제2 다이에 본딩됨 ― ; 제1 다이에 배치되는 격리 층 ― 복수의 관통 비아들은 격리 층을 관통해 연장됨 ― ; 제1 다이를 측방향으로 둘러싸는 봉지재(encapsulation) ― 봉지재는 격리 층으로부터 측방향으로 분리됨 ― ; 제1 다이, 격리 층 및 봉지재 위에 배치되는 버퍼 층; 및 격리 층 위에 배치되는 복수의 도전성 단자들 ― 복수의 도전성 단자들은 복수의 관통 비아들 중의 대응하는 관통 비아에 전기적으로 연결됨 ― 을 포함한다.

Description

패키지 및 그 제조 방법{PACKAGE AND METHOD OF FABRICATING THE SAME}
본 출원은 “Package and Method of Fabricating the Same”라는 제목으로 2021년 1월 13일자로 출원된 미국 가특허 출원 63/136,776호의 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서에 통합된다.
집적 회로들의 패키지들은 점점 더 복잡해지고 있으며, 더 많은 기능들을 얻기 위해 더 많은 디바이스 다이들이 동일한 패키지에 패키징된다. 예를 들어, SoIC(System on Integrate Chip)는 동일한 패키지 내에 프로세서들 및 메모리 큐브들과 같은 복수의 디바이스 다이들을 포함하도록 패키지 구조물이 개발되었다. SoIC는 상이한 기술들을 사용하여 형성된 디바이스 다이들을 포함하고, 상이한 기능부들을 동일한 디바이스 다이에 본딩하여 시스템을 형성할 수 있다. 이것은 제조 비용을 절약하고 디바이스 성능을 최적화할 수 있다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1j는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물을 형성하는 방법을 예시하는 개략적인 단면도들이다.
도 2a 내지 도 12는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물을 예시하는 다양한 개략도들이다.
도 13a 내지 도 13e는 몇몇 실시예들에 따른, 패키지를 형성하는 단면도들을 예시한다.
도 14는 몇몇 실시예들에 따른 3DIC 구조물을 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제1 피처 상의 또는 제1 피처 위의 제2 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "상에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따른 패키지 구조물 및 그 형성 방법이 제공된다. 몇몇 실시예들에서, 패키지 구조물은 SoIC(System on Integrated Chip) 패키지이다. 몇몇 실시예들에 따라, SoIC 패키지를 형성하는 중간 스테이지들이 예시된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다. 비록 SoIC 패키지들의 형성이 본 개시물의 실시예들의 개념을 설명하기 위한 예들로서 사용되었지만, 본 개시물의 실시예들은 상단 다이를 둘러싸는 봉지재(encapsulation)의 표면이 봉지재의 에칭을 방지/감소시키기 위해 커버되는 다른 패키지 구조물들 및 패키징 방법들에 용이하게 적용가능하다는 것이 이해된다. 따라서, 봉지재의 상부면은 피트 결함(pit defect)들로부터 보호될 수 있고, 상단 다이의 기판 관통 비아(TSV, through substrate via)들이 드러나는 동안 챔버 오염이 감소될 수 있다.
도 1a 내지 도 1j는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물을 형성하는 방법을 예시하는 개략적인 단면도들이다. 도 2a는 도 1g의 평면도이다. 도 2b는 도 2a의 영역의 확대도이다. 도 2c는 도 2b의 개략적인 단면도이다. 도 1a 내지 도 1j는 또한 도 14에 도시된 프로세스 흐름에 개략적으로 반영된다.
도 1a 내지 도 1c는 웨이퍼(100)에 본딩되고 봉지재(127)에 의해 측방향으로 캡슐화되는 다이(204)를 예시한다.
도 1a를 참조하면, 복수의 다이들(104)을 갖는 웨이퍼(100)가 제공된다. 본 개시물의 몇몇 실시예들에 따라, 다이들(104)은 IC 다이들을 포함하고, 로직 다이들(예를 들어, 중앙 처리 장치, 그래픽 처리 장치, 시스텝 온 칩, 마이크로제어기 등), 메모리 다이들(예를 들어, 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memory) 다이, 정적 랜덤 액세스 메모리(SRAM, static random access memory) 다이 등), 전력 관리 다이들(예를 들어, 전력 관리 집적 회로(PMIC, power management integrated circuit) 다이), 무선 주파수(RF, radio frequency) 다이들, 센서 다이들, 마이크로 전자 기계 시스템(MEMS, micro-electro-mechanical-system) 다이들, 신호 처리 다이들(예를 들어, 디지털 신호 처리(DSP, digital signal processing) 다이), 프런트 엔드 다이들(예를 들어, 아날로그 프런트 엔드(AFE, analog front-end) 다이들) 등, 또는 이들의 조합일 수 있다. 또한, 몇몇 실시예들에서, 다이들(104)은 상이한 사이즈들(예를 들어, 상이한 높이들 및/또는 표면적들)일 수 있고, 다른 실시예들에서, 다이들(104)은 동일한 사이즈(예를 들어, 동일한 높이들 및/또는 표면적들)일 수 있다.
웨이퍼(100)는 기판(105), 및 기판(105) 위의 본딩 구조물(120)을 포함한다. 몇몇 실시예들에서, 다른 III족, IV족, 및/또는 V족 원소들 또는 화합물들, 예컨대 실리콘, 게르마늄, 갈륨, 비소, 및 이들의 조합들로도 또한 형성될 수 있으나, 기판(105)은 실리콘으로 형성될 수 있다. 기판(105)은 또한 SOI(silicon-on-insulator)의 형태로 존재할 수 있다. SOI 기판은 반도체(예컨대, 실리콘) 기판 상에 형성되는 절연체 층(예를 들어, 매립된 산화물 등) 위에 형성된 반도체 재료 층(예를 들어, 실리콘, 게르마늄 등)을 포함할 수 있다. 또한, 사용될 수 있는 다른 기판들은 다층 기판들, 구배(gradient) 기판들, 또는 하이브리드 배향 기판들, 이들의 임의의 조합들 등을 포함한다.
웨이퍼(100)는 기판(105)과 본딩 구조물(120) 사이의 하나 이상의 집적 회로 디바이스, 상호연결 구조물(114), 콘택 패드들(115), 패시베이션 층(116), 및 유전체 층(117)을 더 포함할 수 있다. 집적 회로 디바이스들은 능동 및 수동 소자들을 포함할 수 있다. 하나 이상의 능동 및/또는 수동 소자가 기판(105) 상에 및/또는 기판(105) 내에 형성될 수 있다. 몇몇 실시예에서, 하나 이상의 능동 및/또는 수동 디바이스들은 트랜지스터들, 캐패시터들, 저항기들, 다이오드들, 광다이오드들, 퓨즈들 등과 같은 다양한 n-타입 금속 산화물 반도체(NMOS, n-type metal-oxide semiconductor) 및/또는 p-타입 금속 산화물 반도체(PMOS, p-type metal-oxide semiconductor) 디바이스들을 포함할 수 있다. 상호연결 구조물(114)은 기판(105) 및 하나 이상의 능동 및/또는 수동 소자 위에 형성된다. 상호연결 구조물(114)은 기판(105) 상에 형성된 하나 이상의 집적 회로 디바이스 사이에 전기적 연결을 제공할 수 있다. 상호연결 구조물(114)은 유전체 구조(111)에 형성된 금속배선(metallization) 구조물(113)을 포함할 수 있다.
유전체 구조물(111)은 층간 유전체 층(ILD, inter-layer dielectric layer)들 및 금속간 유전체 층(IMD, inter-metal dielectric layer)들과 같은 복수의 유전체 층들을 포함할 수 있다. 몇몇 실시예들에서, 유전체 구조물(111)은 무기 및/또는 유기 유전체 재료의 하나 이상의 층을 포함한다. 예를 들어, 유전체 구조물(111)의 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 로우-k 유전체 재료, 예컨대 도핑되지 않은 실리케이트 유리(USG, un-doped silicate glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass), 플루오르화 실리카 유리(FSG, fluorinated silica glass), SiOxCy, 스핀 온 글라스(Spin-On-Glass), 스핀 온 폴리머(Spin-On-Polymer)들, 실리콘 탄소 재료, 이들의 화합물들, 이들의 복합체들, 이들의 조합들 등의 하나 이상의 층을 포함할 수 있다.
금속배선 구조물(113)은 서로 상호연결되고 유전체 구조물(111)에 내장된 복수의 도전성 피처들을 포함한다. 도전성 피처들은 도전성 라인들, 도전성 비아들 및 도전성 콘택들의 다층들을 포함할 수 있다. 도전성 콘택들은 ILD들에 형성되어 도전성 라인들을 디바이스들에 전기적으로 연결하고; 도전성 비아들은 IMD들에 형성되어 서로 다른 층들의 도전성 라인들을 전기적으로 연결할 수 있다. 금속배선 구조물(113)의 도전성 피처들은 금속, 금속 합금 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전성 피처들은 텅스텐(W), 구리(Cu), 구리 합금들, 알루미늄(Al), 알루미늄 합금들, 또는 이들의 조합들을 포함할 수 있다. 몇몇 실시예들에서, 금속배선 구조물(113)의 최상부 도전성 피처들은 유전체 구조물(111)의 상부면과 실질적으로 동일 평면인 상부면들을 갖지만, 본 개시물은 이에 제한되지 않는다.
몇몇 실시예들에서, 패시베이션 층(116)은 유전체 구조물(111) 및 금속배선 구조물(113)을 커버하도록 상호연결 구조물(114) 상에 형성된다. 패시베이션 층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들과 같은 유전체 재료를 포함할 수 있다. 실시예에서, 패시베이션 층(116)의 재료는 유전체 구조물(111)의 아래 놓인 유전체 층과 상이하다. 예를 들어, 유전체 구조물(111)의 최상부 유전체 층은 실리콘 산화물을 포함하는 반면, 패시베이션 층(116)은 실리콘 질화물을 포함한다. 그러나, 개시물은 이에 제한되지 않는다.
콘택 패드들(115)은 상호연결 구조물(114) 위에 형성된다. 콘택 패드들(115)은 패시베이션 층(116) 상에 형성되고 패시베이션 층(116)을 관통하여 상호연결 구조물(114)의 상단 도전성 피처에 전기적으로 연결되며, 금속배선 구조물(113)을 관통해 하나 이상의 능동 및/또는 수동 소자에 전기적으로 커플링될 수 있다. 몇몇 실시예들에서, 콘택 패드들(115)은 알루미늄, 구리, 텅스텐, 은, 금, 이들의 조합 등과 같은 도전성 재료를 포함할 수 있다.
유전체 층(117)이 상호연결 구조물(114) 및 콘택 패드들(115) 위에 형성된다. 몇몇 실시예들에서, 유전체 층(117)은 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑 된 포스포실리케이트 유리(BPSG), 이들의 조합 등과 같은 비-포토-패터닝가능 절연 재료들의 하나 이상의 층을 포함할 수 있다. 다른 실시예들에서, 유전체 층은 폴리벤졸사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등과 같은 포토-패터닝가능 절연 재료들의 하나 이상의 층을 포함할 수 있다. 몇몇 실시예들에서, 유전체 층은 CMP 프로세스, 연삭(grinding) 프로세스, 에칭 프로세스, 이들의 조합 등을 사용하여 평탄화된다.
도 1a를 참조하면, 본딩 구조물(120)이 유전체 층(117) 상에 형성된다. 본딩 구조물(120)은 유전체 층(117) 상에 형성된 절연 층(119) 및 절연 층(119)에 형성된 본드 패드들(123)을 포함한다. 몇몇 실시예들에서, 본딩 구조물(120)은 절연 층(119)에 형성된 더미 패드들(125)을 더 포함한다. 몇몇 실시예들에서, 본드 패드들(123)은 유전체 층(117)에 형성되고 패시베이션 층(116)을 관통하는 비아들(121)과 직접 전기적으로 접촉하여, 금속배선 구조물(113)의 최상부 도전성 피처들에 전기적으로 연결된다. 대안적인 실시예들에서, 본드 패드들(123)은 콘택 패드들(115) 상에 랜딩되는 비아들(미도시)과 직접 전기적으로 접촉한다.
몇몇 실시예들에서, 절연 층(119)은 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑 된 포스포실리케이트 유리(BPSG), 이들의 조합 등과 같은 비-포토-패터닝가능한 절연 재료들의 하나 이상의 층을 포함하며, CVD, PVD, ALD, 스핀-온 코팅 프로세스, 이들의 조합 등을 이용하여 형성될 수 있다. 몇몇 실시예들에서, 절연 층(119)은 CMP 프로세스, 연삭 프로세스, 에칭 프로세스, 이들의 조합 등을 사용하여 평탄화된다. 몇몇 실시예들에서, 절연 층(119) 및 아래 놓인 유전체 층은 동일한 재료를 포함할 수 있다. 몇몇 실시예들에서, 절연 층(119) 및 아래 놓인 유전체 층은 상이한 재료들을 포함할 수 있다.
몇몇 실시예들에서, 본드 패드들(123), 더미 패드들(125) 및 비아들(121)은 알루미늄, 구리, 텅스텐, 은, 금, 이들의 조합 등과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 도전성 재료는 예를 들어 PVD, ALD, 전기화학 도금, 무전해 도금, 이들의 조합 등을 사용하여 상호연결 구조물 위에 형성될 수 있다. 이어서, 도전성 재료는 적합한 포토리소그래피 및 에칭 방법들을 사용하여 콘택 패드들을 형성하도록 패터닝된다. 본드 패드들(123), 더미 패드들(125) 및 비아들(121)은 다마신 프로세스, 듀얼 다마신 프로세스 또는 이들의 조합 등을 이용하여 절연 층(119)에 형성될 수 있다. 몇몇 실시예들에서, 본드 패드들(123), 더미 패드들(125) 및 절연 층(119)은 평탄화되어, 본드 패드들(123) 및 더미 패드들(125)의 최상부 표면들이 절연 층(119)의 최상부 표면과 실질적으로 동일한 높이 또는 동일 평면 상에 있다.
도 1a를 참조하면, 다이(204)는 웨이퍼 레벨 다이 구조물(1000)의 형성을 시작하기 위해 웨이퍼(100)의 제1 면 상의 다이(104)에 본딩된다. 각각의 프로세스는 도 14에 도시된 프로세스 흐름에서 단계(S10)로서 예시된다. 다이(204)는 다른 반도체 웨이퍼로부터 싱귤레이팅된 다이일 수 있다. 도면들에는 하나의 다이(104) 및 하나의 다이(204)가 도시되어 있지만, 다이들(104 및 204)의 개수는 본 개시물에서 제한되지 않는다.
다이(204) 및 다이(104)는 동일한 타입의 다이들 또는 상이한 타입의 다이들일 수 있으며, 다이들의 타입들은 본 개시물에서 제한되지 않는다. 다이(204)는 로직 다이(예를 들어, 중앙 처리 장치, 그래픽 처리 장치, 시스텝 온 칩, 마이크로제어기 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이들(예를 들어, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이들, 마이크로 전자 기계 시스템(MEMS) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(DSP) 다이), 프런트 엔드 다이(예를 들어, 아날로그 프런트 엔드(AFE) 다이) 등, 또는 이들의 조합일 수 있다. 또한, 복수의 다이들(240)이 웨이퍼(100)에 본딩되는 몇몇 실시예들에서, 다이들(204)은 상이한 사이즈들(예를 들어, 상이한 높이들 및/또는 표면적들)일 수 있고, 다른 실시예들에서, 다이들(204)은 동일한 사이즈(예를 들어, 동일한 높이들 및/또는 표면적들)일 수 있다.
다이(204)는 기판(205), 하나 이상의 능동 및/또는 수동 소자(미도시), 및 상호연결 구조물(214), 콘택 패드들(215), 유전체 층(217), 비아들(221), 및 본딩 구조물(220)을 포함할 수 있다. 본딩 구조물(220)은 본드 패드들(223), 더미 패드들(225) 및 절연 층(219)을 포함한다. 몇몇 실시예들에서, 기판(205), 상호연결 구조물(214), 콘택 패드들(215), 유전체 층(217), 비아들(221), 및 다이(204)의 본딩 구조물(220)의 재료 및 형성 방법은 기판(105), 상호연결 구조물(114), 콘택 패드들(115), 유전체 층(117), 비아들(121) 및 웨이퍼(100)의 본딩 구조물(120)과 유사할 수 있고, 따라서 세부사항은 여기에서 반복되지 않는다.
몇몇 실시예들에서, 다이(204)는 기판(205)에 형성되고 상호연결 구조물(214)에 전기적으로 연결된 도전성 비아들(209)을 더 포함한다. 몇몇 실시예들에서, 도전성 비아들(209)은 어레이로서, 불규칙하게 복수의 어레이들로서, 또는 이들의 조합으로서 배열될 수 있다. 도전성 비아들(209)은 상호연결 구조물(214)의 도전성 피처들과 물리적 및 전기적으로 접촉하도록 상호연결 구조물(214) 내로 연장될 수 있다. 몇몇 실시예들에서, 도전성 비아들(209)은 기판(205)에 개구들을 형성하고 개구들을 적합한 도전성 재료들로 채우는 것에 의해 형성된다. 몇몇 실시예들에서, 개구들은 적합한 포토리소그래피 및 에칭 방법들을 사용하여 형성될 수 있다. 개구들은 물리 기상 증착(PVD), 원자 층 증착(ALD), 전기 화학적 도금, 무전해 도금, 또는 이들의 조합 등을 사용하여 구리, 구리 합금, 은, 금, 텅스텐, 탄탈룸, 알루미늄, 알루미늄 합금들, 이들의 조합 등으로 채워질 수 있다. 몇몇 실시예들에서, 라이너(209j) 및/또는 접착 층(209i)은 적합한 도전성 재료들로 개구들을 채우기 전에 개구들에 형성될 수 있다. 라이너(209j)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합들과 같은 유전체 재료를 포함할 수 있다. 접착 층(209i)은 Ta, TaN, Ti, TiN, 또는 이들의 조합들을 포함할 수 있다.
다이(204)를 웨이퍼(100)에 본딩하기 위해 다양한 적합한 본딩 기법들이 적용될 수 있다. 예를 들어, 다이(204)는 하이브리드 본딩, 용융 본딩 등, 또는 이들의 조합들을 통해 웨이퍼(100)에 본딩될 수 있다. 예를 들어, 웨이퍼(100)에 대한 다이(204)의 본딩은 예를 들어, 금속-금속 본딩 및 유전체-유전체 본딩과 같은 비금속-비금속 본딩을 포함하는 적어도 2가지 타입의 본딩을 포함하는 하이브리드 본딩을 통해 달성될 수 있다. 몇몇 실시예들에서, 본드 패드들(223)은 다이(또는 하부 다이로 지칭됨)(104)의 본드 패드들(123)에 본딩되고, 더미 패드들(225)은 금속-금속 직접 본딩을 통해 다이(104)의 더미 패드들(125)에 본딩된다. 본 개시물의 몇몇 실시예들에 따라, 금속-금속 직접 본딩은 구리-구리 직접 본딩이다. 본드 패드들(223)은 각각의 본드 패드들(123)의 사이즈보다 크거나, 그와 동일하거나, 그보다 작은 사이즈들을 가질 수 있다. 더미 패드들(225)은 각각의 더미 패드들(125)의 사이즈보다 크거나, 그와 동일하거나, 그보다 작은 사이즈들을 가질 수 있다. 게다가, 절연 층(219)은 예를 들어, Si-O-Si 본드들이 발생된 용융 본딩일 수 있는 유전체-유전체 본딩을 통해 절연 층(119)에 본딩될 수 있다.
몇몇 실시예들에서, 본딩 프로세스는 아래에서 논의되는 바와 같이 수행될 수 있다. 먼저, 본딩되지 않은 영역들(예를 들어, 계면 기포들)의 발생을 방지하기 위해 다이(204) 및 다이(104)의 본딩될 표면들은 충분히 깨끗하고 매끄럽도록 프로세싱된다. 그 다음, 다이(204)는 다이(10) 상에 픽-앤-플레이스되고, 다이(204) 및 다이(104)는 본딩 작업을 개시하기 위해 약간의 압력으로 실온에서 물리적으로 접촉하도록 정렬되고 배치된다. 그 후, 다이(204)의 본딩될 표면과 다이(104)의 본딩될 표면 사이의 화학적 본드들을 강화하고 화학적 본드들을 공유 결합으로 변환하기 위해 승온에서의 어닐링 프로세스와 같은 열처리가 수행된다. 몇몇 실시예들에서, 다이(104)의 본딩 구조물(120)과 디바이스 다이(20)의 본딩 구조물(220) 사이에 본딩 계면이 형성된다. 몇몇 실시예들에서, 본딩 계면은 본딩 패드들(123)과 본딩 패드들(223), 더미 패드들(125) 및 더미 패드들(225) 사이의 금속-금속 본딩 계면, 및 유전체 층(119)과 유전체 층(219) 사이의 유전체-유전체 본딩 계면을 포함하는 하이브리드 본딩 계면이다.
몇몇 실시예들에서, 다이(204)는 면-대-면(face-to-face) 구성으로 다이(104)에 본딩된다. 즉, 다이(204)의 전면은 다이(104)의 전면(104a)과 마주한다. 그러나, 개시물은 이에 제한되지 않는다. 몇몇 실시예들에서, 다이(204)는 도 12에 도시된 바와 같은 면-대-면 구성으로 다이(104')에 본딩될 수 있다. 즉, 다이들(104' 및 204) 중 하나의 전면이 다이들(104' 및 204) 중 다른 하나의 후면을 향하거나, 또는 다이(204)의 후면이 다이(104')의 후면을 향할 수 있다. 명세서 전체에 걸쳐, 다이의 "전면"은 콘택 패드들에 가까운 표면을 지칭하며, 활성 표면으로도 지칭될 수 있다; 다이의 "후면"은 전면에 대향하는 표면이고 후면으로도 또한 지칭될 수 있는 기판의 표면일 수 있다.
도 1a를 참조하면, 다이(204)가 다이(104)에 본딩된 후, 다이(204)를 씨닝하기 위해 후면 연삭 프로세스가 수행될 수 있고, 도전성 비아들(209)은 후면 연삭 프로세스 후에 드러나지 않을 수 있다. 도 1a에 도시된 바와 같이, 몇몇 실시예들에서, 도전성 비아들(209)은 다이(204)의 상부면(예를 들어, 후면)(204b)으로부터 드러나지 않을 수 있고, 후면 연삭은 도전성 비아(209)를 커버하는 기판(205)의 얇은 층이 존재할 때 중단된다. 그러나, 개시물은 이에 제한되지 않는다. 몇몇 다른 실시예들에서, 도전성 비아들(209)이 이때 드러나고, 도전성 비아들(209)의 상부면들 및 라이너들(209j)의 상부면들은 기판(205)의 상부면(예를 들어, 후면)과 실질적으로 동일 평면일 수 있다. 몇몇 실시예들에서, 후면 연삭 프로세스는 생략될 수 있다. 몇몇 실시예들에서, 도전성 비아들(209)은 다이(204)의 상단 위의 봉지재(127)(도 1b에 도시됨)의 일부를 제거하기 위해 평탄화 프로세스가 수행된 후에 드러날 수 있다.
도 1b를 참조하면, 봉지재(127)가 다이(204) 위에 다이(204)를 둘러싸고 형성된다. 각각의 프로세스는 도 14에 도시된 프로세스 흐름에서 단계(S12)로서 예시된다. 몇몇 실시예들에서, 봉지재(127)는 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑 된 포스포실리케이트 유리(BPSG), 이들의 조합 등과 같은 비-포토-패터닝가능한 절연 재료들의 하나 이상의 층을 포함하며, CVD, PVD, ALD, 스핀-온 코팅 프로세스, 이들의 조합 등을 이용하여 형성될 수 있다. 몇몇 실시예들에서, 봉지재(127)는 폴리벤졸사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등과 같은 포토-패터닝가능 절연 재료들의 하나 이상의 층을 포함할 수 있으며, 스핀-온 코팅 프로세스 등을 사용하여 형성될 수 있다. 그러한 포토-패터닝가능 절연 재료들은 포토레지스트 재료와 유사한 포토리소그래피 방법들을 사용하여 패터닝될 수 있다. 몇몇 실시예들에서, 봉지재(127)는 에폭시, 수지, 몰딩가능한 폴리머, 이들의 조합 등과 같은 몰딩 화합물을 포함한다. 몰딩 컴파운드는 실질적으로 액체인 동안 도포될 수 있고, 그 다음 에폭시 또는 수지에서와 같은 화학 반응을 통해 경화될 수 있다. 몇몇 실시예들에서, 몰딩 컴파운드는 다이(204) 주위에 그리고 다이(204) 사이에 배치될 수 있는 겔 또는 가단성 고체로서 도포된 자외선(UV) 또는 열 경화된 폴리머이다.
도 1c를 참조하면, 봉지재(127) 및 다이(204)는 평탄화되어, 다이(204)의 후면(204c)이 봉지재(127)의 최상부 표면(127b)과 실질적으로 동일한 높이이거나 동일 평면에 있다. 몇몇 다른 실시예들에서, 도전성 비아들(209)이 이때 드러나고, 도전성 비아들(209)의 상부면들(209b) 및 라이너들(209j)의 상부면들은 기판(205)의 상부면(예를 들어, 후면)(205b)과 실질적으로 동일 평면 상에 있을 수 있다. 이러한 실시예들에서, 도전성 비아들(209)은 또한 관통 비아(TV)들(209) 또는 기판 관통 비아(TSV)들(209)로 지칭될 수 있다. 몇몇 실시예들에서, 평탄화 프로세스는 CMP 프로세스, 연삭 프로세스, 에칭 프로세스, 이들의 조합 등을 포함할 수 있다. 단순화를 위해, 기판(105)과 절연 층(119) 사이의 그리고 기판(205)과 절연 층(219) 사이의 층들, 콘택 패드들 및 엘리먼트들은 도 1d 내지 도 1i에 도시되지 않는다.
도 1d 내지 도 1e는 개시물의 몇몇 실시예들에 따른 다이(204) 내의 리세스(205R)의 형성을 예시한다. 몇몇 실시예들에서, 리세스(205R)가 마스크 층(129)을 사용함으로써 패터닝 프로세스를 통해 형성된다. 각각의 프로세스는 도 14에 도시된 프로세스 흐름에서 단계(S14 내지 S18)로서 예시된다.
도 1d를 참조하면, 마스크 층(129)은 봉지재(127)의 상부면(127b) 및 다이(204)의 상부면(204b)의 부분들을 커버하도록 다이(104) 상에 형성된다. 몇몇 실시예들에서, 마스크 층(129)은 포토레지스트 층을 포함하며, 스핀 코팅에 의해 형성될 수 있다. 포토레지스트 층은 그 후 허용가능 프로세스에 의해, 예컨대 포토레지스트 층을 노광시키는 것을 사용함으로써 패터닝된다. 패터닝은 TSV들(209)의 상부면들(209b) 및 TSV들(209) 주위의 기판(205)의 상부면(205b)의 중앙 부분을 노출시키는 개구(101)를 형성한다.
도 1d 및 도 1e를 참조하면, 몇몇 실시예들에서, 개구(101)에 의해 노출된 기판(205)은 리세스(205R)가 기판(205)을 가로질러 형성되고 TSV들(209)이 기판(205)으로부터 돌출되도록 리세싱된다. 예를 들어, TSV들(209)을 측방향으로 옆으로 하는 기판(205)의 부분들은 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합과 같은 에칭 프로세스에 의해 제거될 수 있다. 에칭 프로세스는 기판(205)과 다른 인접한 재료들(즉, TSV들(209) 및 라이너들(209j)) 사이의 높은 에칭 선택비를 이용할 수 있다. 몇몇 실시예들에서, 라이너(209j)는 에칭 프로세스 후에 실질적으로 남을 수 있으나, 개시물은 이에 한정되는 것은 아니다. 몇몇 실시예들에서, 라이너들(209j)의 부분들은 또한 에칭 프로세스에 의해 제거될 수 있다.
리세싱 프로세스가 수행된 후, 마스크 층(129)에 의해 커버되는 나머지 기판(205)은 리세스(205R)의 측벽들을 형성하고, 개구(101)에 의해 노출된 나머지 기판(205)의 표면(205c)은 리세스(205R)의 하단(205-BS)을 형성한다. 리세스(205R)는 예를 들어, 1 ?m 내지 3 ?m의 깊이를 가질 수 있다. 몇몇 실시예들에서, 리세스(205R)의 측벽들은 직선일 수 있고, 도 1e에 도시된 바와 같이 기판(205)의 전면(205a)에 수직일 수 있다. 몇몇 실시예들에서, 리세스(205R)의 측벽들은 경사질 수 있고, 도 3에 도시된 바와 같이 기판들(205)의 전면(205a)을 향해 테이퍼질(tapered) 수 있다.
리세스(205R)의 하단은 기판(205)의 표면(205c)을 노출시키고, 기판(205)의 표면(205c)은 기판(205)의 상부면(205b)보다 낮고, 그 사이에 단차(step)(205S)를 갖는다. 또한, 기판(205)의 표면(205c)은 TSV들(209)의 상부면들(209a)보다 낮아, TSV들(209)는 기판(205)의 표면(205c)(예를 들어, 리세스(205R)의 하단(205-BS))으로부터 돌출된 부분들을 갖는다.
봉지재(127)의 상부면(127b) 및 기판(205)의 부분(205M)의 상부면(205b)은 봉지재(127)의 에칭을 방지/감소시키기 위해 마스크 층(129)에 의해 커버되고, 에칭 프로세스 동안 리세스(205R)에 의해 노출되지 않는다. 따라서, 봉지재(127)의 상부면(127b)은 피트 결함들로부터 보호될 수 있고, TSV들(209)이 드러나는 동안 챔버 오염이 감소될 수 있다.
도 1f 내지 도 1g는 개시물의 몇몇 실시예들에 따른 다이(204)의 기판(205)에 내장된 격리 층(130)의 형성을 예시한다. 몇몇 실시예들에서, 격리 층(130)은 벌크 층으로서 형성되고 봉지재(127)로부터 분리된다. 각각의 프로세스는 도 14에 도시된 프로세스 흐름에서 단계(S18 내지 S24)로서 예시된다.
도 1f를 참조하여, 마스크 층(129)은 산소 플라즈마 등을 사용하는 것과 같이 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 기판(205)의 상부면(205a), TSV들(209)의 상부면(209a) 및 봉지재(127)의 상부면(127b)을 커버하고 리세스(205R)를 채우도록 다이(204) 및 봉지재(127) 상에 격리 재료 층(130')이 형성된다. 몇몇 실시예들에서, 격리 재료 층(130')은 리세스(205R)의 높이와 적어도 동일한 두께(예를 들어, 기판(205)의 표면(205c)로부터 돌출된 TSV들(209) 부분의 두께)를 갖도록 형성된다. 다시 말해서, 격리 재료 층(130')은 리세스(205R)를 완전히 채운다. 몇몇 실시예들에서, 격리 재료 층(130')은 컨포멀 층이며, 즉, 격리 재료 층(130')은 격리 재료 층(130')이 형성되는 영역을 따라 연장되는 프로세스 편차들 내에서 실질적으로 동일한 두께를 갖는다.
격리 재료 층(130')은 실리콘 질화물과 같은 유전체 재료를 포함할 수 있지만, 다른 유전체 재료들, 예컨대 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 산소 도핑된 실리콘 탄화물, 질소 도핑된 실리콘 탄화물, PBO, 폴리이미드 또는 BCB와 같은 감광성 재료일 수 있는 폴리머, 로우-k 유전체 재료, 예컨대 PSG, BPSG, FSG, SiOxCy, SOG, 스핀-온 폴리머들, 실리콘 탄소 재료, 이들의 화합물들, 이들의 복합물들, 이들의 조합들 등이 또한 격리 재료 층(130')에 대해 사용될 수 있다. CVD, 원자 층 증착(ALD) 등과 같은 적합한 성막 프로세스를 사용하여 격리 재료 층(130')이 형성될 수 있다. 몇몇 실시예들에서, 격리 재료 층(130')은 도 1f에 도시된 바와 같이 단일 층일 수 있다. 몇몇 실시예들에서, 격리 재료 층(130')은 도 4c에 도시된 바와 같이 다중 층일 수 있으며, 이는 나중에 상세히 설명될 것이다.
도 1f 및 도 1g를 참조하면, TSV들(209)의 상부면(209a) 및 기판(205)의 상부면(205b) 위의 격리 재료 층(130')의 일부를 제거하기 위해 평탄화 프로세스가 수행되어 TSV들(209)을 드러내고 격리 층(130A)이 형성된다. 평탄화 프로세스는 CMP 프로세스를 포함할 수 있다.
도 2a는 도 1g의 평면도를 예시한다. 도 2b는 도 2a의 영역 A의 확대도를 도시한다. 도 2c는 도 2b의 라인 I-I의 단면도를 도시한다.
도 1g 및 도 2a 내지 도 2c를 참조하면, 격리 층(130A)은 기판(205)에 그리고 측방향으로 TSV들(209) 주위에 매립된다. 격리 층(130A)은 TSV들(209)의 상부 측벽들을 둘러싼다. 격리 층(130A)의 측벽들 및 하단은 기판(205)에 의해 둘러싸인다. 기판(205)의 부분(205M)은 봉지재(127)에 의해 둘러싸인다. 다시 말해서, 격리 층(130)은 마스크 층(129)에 의해 이전에 커버된 기판(205)의 부분(205M)에 의해 봉지재(127)로부터 측방향으로 분리되고, 격리 층(130A)의 측벽들(130S) 및 봉지재(127)의 측벽들(127S)은 0이 아닌 거리(d1)를 갖는다. 몇몇 실시예들에서, 격리 층들(130)의 측벽들(130S)은 직선일 수 있고, 기판(205)의 전면(205a)에 수직일 수 있으나, 개시물은 이에 제한되지 않는다.
도 1g를 참조하면, 몇몇 실시예들에서, 격리 층(130A)의 상부면(130a)은 TSV들(209)의 상부면들(209a), 기판(205)의 상부면(205b), 및 봉지재(127)의 상부면(127b)과 프로세스 편차 내에서 실질적으로 동일 평면 상에 있을 수 있다. 몇몇 실시예들에서, 격리 층(130A)은 봉지재(127)(미도시)의 상부면(127b)을 커버하도록 추가로 연장될 수 있다.
도 1g, 도 2a, 도 2b 및 도 2c를 참조하면, 격리 층(130A)은 벌크 층(또는 전체 층 또는 연속 층으로 지칭됨)이다. 격리 층(130A)은 정사각형, 직사각형, 원형, 타원 또는 이들의 조합과 같은 다양한 형상들을 가질 수 있다. TSV들(209)의 상부 측벽들은 격리부(130A)에 의해 둘러싸이고, TSV들(209)의 중간 측벽들은 기판(205)에 의해 둘러싸이며, TSV들(209)의 하부 측벽들은 상호연결 구조물(214)에 의해 둘러싸인다. 또한, 몇몇 실시예들에서, 접착 층(209i) 및 라이너(209j)는 TSV들(209)과 격리부(130A) 사이에, TSV들(209)과 기판(205) 사이에, 그리고 TSV들(209)과 상호연결 구조물(214) 사이에 샌드위칭될 수 있다.
도 1f 내지 도 1g는 개시물의 몇몇 실시예들에 따른 봉지재(127) 및 다이(204) 위의 버퍼 층(137), 도전성 단자들(143) 및 격리 층(147)의 형성을 예시한다. 각각의 프로세스는 도 14에 도시된 프로세스 흐름에서 단계(S20)로서 예시된다.
도 2를 참조하면, 버퍼 층(137)이 봉지재(127) 및 다이(204) 위에 형성된다. 버퍼 층(137)은 단일층 또는 다층을 포함할 수 있다. 버퍼 층(137)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, USG, TEOS, 폴리머, 또는 이들의 조합을 포함할 수 있다. 폴리머는 폴리벤족사졸(PBO), 폴리이미드(PI), 벤조사이클로부텐(BCB), 이들의 조합 등과 같은 감광성 재료를 포함한다. 버퍼 층(137)의 형성 방법은 스핀 코팅, 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 라미네이션 등과 같은 적합한 제조 기법들을 포함한다.
그 후, 버퍼 층(137)에 개구들(151)이 형성된다. 개구들(121)은 TSV들(209)의 사이즈보다 크거나, 그와 동일하거나, 그보다 작은 사이즈들을 가질 수 있다. 몇몇 실시예들에서, 개구들(151)은 비아 홀들이고, 버퍼 층(137)을 관통하여 대응 TSV들(209)을 노출시킨다. 몇몇 실시예들에서, 개구들(151)은 트렌치들이고, 버퍼 층(137)을 관통하여 TSV들(209)을 노출시킨다. 개구들(151)은 TSV들(209) 주변의 격리 층(130A)을 추가로 노출시키도록 형성된다. 개구들(151)의 형성 방법은 포토리소그래피 및 에칭 프로세스들, 레이저 드릴링 프로세스 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예들에서, 격리 층(130A) 및 버퍼 층(137)은 상이한 재료들을 가지므로, 격리 층(130A)은 개구들(151)을 형성하기 위한 에칭 프로세스 동안 에칭 스탑 층으로서 사용될 수 있다. 개구들(151)의 측벽들은 직선형 또는 경사형일 수 있다. 몇몇 실시예들에서, 개구들(151)의 측벽들은 경사지고, 기판(205)의 전면(205a)을 향하여 테이퍼되지만, 개시물은 이에 제한되지 않는다.
도 1i를 참조하면, 도전성 단자들(143)은 버퍼 층(137) 상에 그리고 개구들(151)에 형성되어 TSV들(209)에 전기적으로 커플링된다. 도전성 단자들(143)은 다이 커넥터들(143)로 지칭될 수 있다. 몇몇 실시예들에서, 도전성 단자들(143)은 구리 필라와 같은 금속 필라들이다. 도전성 단자(143)의 재료는 구리, 알루미늄, 무연 합금들(예를 들어, 금, 주석, 은, 알루미늄, 또는 구리 합금들) 또는 납 합금들(예를 들어, 납-주석 합금들)을 포함할 수 있다. 예를 들어, 도전성 단자들(143)은 Sn-Ag 합금, Sn-Cu 합금, Sn-Ag-Cu 합금 등으로 형성될 수 있으며, 무연이거나 또는 납을 함유할 수 있다.
도전성 단자들(143)이 금속 필라(pillar)들인 몇몇 실시예들에서, 도전성 단자(143)는 개구들(151) 내의 시드 층(139) 및 시드 층(139) 상의 도전성 재료(141)를 포함할 수 있다. 도전성 단자들(143)을 형성하는 예로서, 시드 층(139)은 개구들(151)의 표면들 및 버퍼 층(137)의 상부면의 일부 상에 형성된다. 몇몇 실시예들에서, 시드 층(139)은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 시드 층(139)은 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있으며, ALD, CVD, 물리 기상 증착(PVD) 등에 의해 형성될 수 있다. 예를 들어, 시드 층(139)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(139)은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층(139) 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층(139)을 노출시킨다. 도전성 재료(141)는 포토레지스트의 개구들에 그리고 시드 층(139)의 노출된 부분들 상에 형성된다. 도전성 재료(141)는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료(141)는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료(141)가 형성되지 않은 시드 층(139)의 부분들 및 포토레지스트는 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 허용가능한 에칭 프로세스를 사용함으로써, 예컨대 습식 또는 건식 에칭에 의해 시드 층(139)의 노출된 부분들은 제거된다. 시드 층(139) 및 도전성 재료(141)의 나머지 부분들은 도전성 단자들(143)을 형성한다.
몇몇 실시예들에서, 도전성 단자들(143)의 하단부들은 확대도(303)에 도시된 바와 같이 TSV들(209) 상에 랜딩한다. 몇몇 실시예들에서, 도전성 단자들(143)의 하단부들은 확대도(302)에 도시된 바와 같이 TSV들(209) 및 라이너들(209j) 상에 랜딩한다. 몇몇 실시예들에서, 도전성 단자들(143)의 하단부들은 TSV들(209), 라이너들(209j) 및 격리 층(130A) 상에 랜딩하고, 도전성 단자들(143)은 확대도(301)에 도시된 바와 같이 격리 층(130A)에 의해 기판(205)으로부터 격리된다.
몇몇 실시예들에서, 금속 필라들은 솔더 프리(solder free)이고 실질적으로 수직한 측벽들을 가질 수 있다. 몇몇 실시예들에서, 도전성 캡들(145)은 도전성 단자들(143)의 상단부 상에 형성된다. 도전성 캡들은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 1i 및 도 1j를 참조하면, 알려진 양호한 다이들 및 불량 다이들을 식별하기 위해 웨이퍼(100)에 대해 칩 프로빙(probing) 프로세스 또는 다른 적합한 칩 테스트 프로세스가 수행된다. 도전성 캡들(145)은 칩 프로빙 프로세스 후에 제거된다. 이후, 도전성 단자들(143) 및 버퍼 층(137) 위에 절연 층(147)이 형성된다. 몇몇 실시예들에서, 절연 층(147)은 실리콘 질화물, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑 된 포스포실리케이트 유리(BPSG), 이들의 조합 등과 같은 비-포토-패터닝가능한 절연 재료들의 하나 이상의 층을 포함할 수 있으며, CVD, PVD, ALD, 스핀-온 코팅 프로세스, 이들의 조합 등을 이용하여 형성될 수 있다. 다른 실시예들에서, 절연 층(147)은 폴리벤졸사졸(PBO), 폴리이미드(PI), 벤조시클로부텐(BCB), 이들의 조합 등과 같은 포토-패터닝가능 절연 재료들의 하나 이상의 층을 포함할 수 있으며, 스핀-온 코팅 프로세스 등을 사용하여 형성될 수 있다. 그러한 포토-패터닝가능 절연 재료들은 포토레지스트 재료와 유사한 포토리소그래피 방법들을 사용하여 패터닝될 수 있다. 몇몇 실시예들에서, 절연 층(147)은 CMP 프로세스, 연삭 프로세스, 에칭 프로세스, 이들의 조합 등을 사용하여 평탄화된다.
몇몇 실시예들에서, 그 후, 웨이퍼(100)는 예를 들어 소잉, 레이저 삭마, 에칭, 이들의 조합 등에 의해 싱귤레이팅되어 개별 3DIC 구조물들(1002)을 형성하고, 3DIC 구조물들(1002) 중 하나가 도 1j에 도시된다. 3DIC 구조물들(1002)은 또한 SoIC 구조물로 지칭된다. 각각의 프로세스는 도 10에 도시된 프로세스 흐름에서 단계(S26)로서 예시된다.
도 3 내지 도 12는 개시물의 몇몇 실시예들에 따른 다양한 3DIC 구조물들(1003, 1004, 10041, 10042, 10043, 10044, 1006, 1007, 1008, 1009, 1010, 1011 및 1012)을 예시하는 개략적인 단면도들이다.
도 3을 참조하면, 3DIC 구조물(1003)은 3DIC 구조물(1002)과 유사하고, 차이점은 3DIC 구조물(1003)의 격리 층(130B)의 측벽들(130S)이 경사지고 기판들(205)의 전면(205a)을 향해 테이퍼진다는 것이지만, 개시물에 이에 제한되는 것은 아니다. 격리 층(130B)의 측벽들(130S)의 형상은 기판(205)에 리세스(205R)를 형성하기 위한 에칭 프로세스의 에칭 파라미터들을 튜닝함으로써 형성될 수 있다.
도 4c를 참조하면, 3DIC 구조물들(1004)은 3DIC 구조물(1002)과 유사하며, 여기서 3DIC 구조물들(1004)의 격리 층(130C)은 다중 층들을 포함한다. 다중 층들은 실리콘 질화물과 같은 유전체 재료를 포함할 수 있지만, 다른 유전체 재료들, 예컨대 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 산소 도핑된 실리콘 탄화물, 질소 도핑된 실리콘 탄화물, PBO, 폴리이미드 또는 BCB와 같은 감광성 재료일 수 있는 폴리머, 로우-k 유전체 재료, 예컨대 PSG, BPSG, FSG, SiOxCy, SOG, 스핀-온 폴리머들, 실리콘 탄소 재료, 이들의 화합물들, 이들의 복합물들, 이들의 조합들 등이 또한 사용될 수 있다. 몇몇 실시예들에서, 3DIC 구조물(1004)의 격리 층(130C)은 실리콘 질화물 층과 같은 질화물 층(1301), 및 실리콘 산화물 층과 같은 산화물 층(1302)을 포함한다.
질화물 층(1301)은 우수한 내수성을 제공하기 위해 기판(205) 상에 형성되고, 산화물 층(1302)은 질화물 층(1301)으로부터 응력을 해제시키기 위해 질화물 층(1301) 상에 형성된다.
도 4a 내지 도 4c는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물(1004)을 형성하는 방법을 예시하는 개략적인 단면도들이다.
도 4a 내지 도 4c를 참조하면, 산화물 층(1302) 및 질화물 층(1301)은 다양한 방법에 의해 형성될 수 있다. 몇몇 실시예들에서, 질화물 재료 층(1301')은 절연체(127)의 상부면들(127b), 기판의 상부면(205b), 리세스(205R)의 측벽들 및 하단부, 라이너들(209j)의 측벽들, 및 TSV들(209)의 상부면(209a)을 따라 연장되는 실질적으로 동일한 두께를 갖는다. 산화물 재료 층(1302')이 그 후 도 4a에 도시된 바와 같이 질화물 층(1301) 상에 형성된다. TSV들(209)이 드러나도록 산화물 재료 층(1302') 및 질화물 재료 층(1301')의 일부를 제거하기 위해 평탄화 프로세스가 수행되고, 도 4b에 도시된 바와 같이 산화물 층(1302) 및 질화물 층(1301)이 형성된다. 그 후, 도 4c에 도시된 바와 같이 버퍼 층(137), 도전성 단자들(143), 및 절연 층(147)이 봉지재(127) 및 다이(204) 위에 형성된다.
3DIC 구조물(1004)은 도 5a 내지 도 5d에 도시된 3DIC 구조물(10041, 10042, 10043, 또는 10044)일 수 있다. 도 5a 내지 도 5d는 다양한 실시예들에 따른 도 4c의 영역(B)의 확대도를 도시한다.
도 5a 내지 도 5d를 참조하면, 질화물 층(1301)이 리세스(205R)의 공간에 채워져, 질화물 층(1301)의 하부면이 기판(205)과 접촉하고 질화물 층(1301)의 측벽들이 라이너(209j)와 접촉한다. 산화물 층(1302)은 질화물 층(1301)으로부터 남은 리세스(205R) 공간에 채워진다.
몇몇 실시예들에서, 질화물 층(1301) 및 산화물 층(1302)의 상부면들은 버퍼 층(137)과 접촉하고, 도 5a에 도시된 바와 같이 도전성 단자(143)와 접촉하지 않는다. 몇몇 실시예들에서, 도 5b에 도시된 바와 같이 질화물 층(1301)의 상부면들은 도전성 단자(143)와 접촉하고, 산화물 층(1302)은 버퍼 층(137)과 접촉한다. 몇몇 실시예들에서, 도 5c에 도시된 바와 같이 질화물 층(1301)의 상부면들은 도전성 단자(143)와 접촉하고, 산화물 층(1302)은 도전성 단자(143) 및 버퍼 층(137)과 접촉한다. 몇몇 실시예들에서, 도 5d에 도시된 바와 같이 질화물 층(1301)의 상부면은 도전성 단자들(143) 및 버퍼 층(137)과 접촉하고, 산화물 층(1302)은 버퍼 층(137)과 접촉한다. 몇몇 실시예들에서, 산화물 층(1302)의 상부면은 질화물 층(1301)의 상부면, 기판(205)의 상부면(205b), 봉지재(127)의 상부면(207a), 및 라이너(209j), 접착 층(209i), 및 TSV들(209)의 상부면들과 실질적으로 동일 평면 상에 있다.
도 6a 내지 도 6g는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물(1006)을 예시하는 다양한 개략도들이다. 도 6b 내지 도 6d는 도 6a의 라인 II-II의 평면도들을 도시한다. 도 6g 및 도 6g는 도 6e의 라인 II-II의 평면도들을 도시한다.
도 6a 내지 도 6g를 참조하면, 3DIC 구조물들(1006)은 3DIC 구조물(1002)과 유사하며, 여기서 복수의 격리부들(130D)이 이용된다. 복수의 격리부들(130D) 각각은 130A, 130B 및/또는 130C를 참조하여 상기 논의된 것들과 같은 형태를 가질 수 있다. 몇몇 실시예들에서, 복수의 격리부들(130D) 중 하나 또는 각각은 도 6b 및 도 6f에 도시된 바와 같은 TSV들(209) 중 대응하는 하나 이상의 TSV 주위의 원, 도 6d 및 도 6g에 도시된 바와 같은 TSV들(209) 중 대응하는 하나 이상의 TSV 주위의 스트립, 또는 도 6d 및 도 6h에 도시된 바와 같이TSV들(209) 중 대응하는 하나 이상의 TSV 주위의 휘어진 선일 수 있다. 그러나, 본 개시물의 실시예는 이에 제한되지 않고, 복수의 격리부들(130D)은 다양한 형상들을 포함할 수 있으며, 이러한 형상들은 규칙적일 수도 있고 불규칙적일 수도 있다.
복수의 분리부들(130D) 각각은 동일한 개수의 TSV들(209)을 둘러쌀 수 있다. 몇몇 실시예들에서, 복수의 격리부들(130D) 각각은 도 6b 및 도 6f에 도시된 바와 같이 하나의 TSV(209)를 둘러싼다. 몇몇 실시예들에서, 복수의 격리부들(130D) 각각은 도 6c 및 도 6g에 도시된 바와 같이 4개의 TSV들(209)을 둘러싼다. 복수의 격리부들(130D)은 대략 동일한 폭(W) 및 동일한 면적을 가질 수 있다. 대응 유전체 층(209j)의 측벽에서 격리부(130D)의 가장 가까운 에지까지의 복수의 격리부들(130D)의 부분의 폭(w1 또는 w2)은 예를 들어 약 0.5m 내지 1.5m이다.
몇몇 실시예들에서, 복수의 격리부들(130D) 각각은 도 6a 내지 도 6d에 도시된 바와 같이 대응 TSV들(209)의 중심 또는 중심선(C)과 정렬되도록 배열된다. 몇몇 실시예들에서, 복수의 격리부들(130D) 각각은 도 6e 내지 도 6h에 도시된 바와 같이 대응 TSV들(209)의 중심 또는 중심선(C)으로부터 오프셋되도록 배열된다. 복수의 소자 분리부(130D)들 중 인접한 소자 분리부들 사이의 거리(dpp)는 동일하거나 상이할 수 있다.
도 7a 및 도 7b는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물(1007)을 예시하는 다양한 개략도들이다. 도 7b는 도 7a의 라인 II-II의 평면도를 도시한다.
도 7a 및 도 7b를 참조하면, 3DIC 구조물들(1007)은 3DIC 구조물(1006)과 유사하며, 여기서 3DIC 구조물들(1006)의 격리 층(130E)은 서로 분리된 격리부들(130E1 및 130E2)을 포함한다. 복수의 격리부들(130E1 및 130E2) 각각은 130A, 130B 및/또는 130C를 참조하여 상기 논의된 것들과 같은 구조를 가질 수 있다. 격리부들(130E1 및 130E2)은 서로 다른 개수의 TSV들(209)을 둘러쌀 수 있다. 또한, 격리부들(130E1 및 130E2)은 레이아웃 설계에 편리한 서로 다른 폭들(W1, W2), 서로 다른 면적들, 또는 서로 다른 형상들을 가질 수 있다. 몇몇 실시예들에서, 격리부(130E1)는 하나의 열 TSV(209)를 둘러싸고, 격리부(130E2)는 2개의 열 TSV(209)를 둘러싸고, 격리부(130E1)의 폭(W1)은 격리부(130E2)의 폭(W2)보다 작지만, 개시물은 이에 제한되지 않는다.
3DIC 구조물(1007)은 도 7a에 도시된 바와 같이 도전성 단자(143) 사이에 배치된 더미 단자(143P)를 더 포함한다. 더미 단자(143P)는 버퍼 층(137) 위에 플로팅 배치되며, 버퍼 층(137)을 관통하지 않는다. TSV들(209)은 더미 단자(143P) 아래에 배치되지 않고 격리 층(130E)은 더미 단자(143P) 아래로 연장되지 않는다. 몇몇 실시예들에서, 격리부들(P1 및 P2) 사이의 거리(dpp)는 도 7a 및 도 7b에 도시된 바와 같이 몇몇 실시예들에서 더미 단자(143P)의 폭(WDT)보다 크다.
도 8a 내지 도 8c는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물들(1008)을 예시하는 다양한 개략도들이다. 도 8b 및 도 8c는 도 8a의 라인 II-II의 평면도들을 도시한다.
도 8a 내지 도 8c를 참조하면, 3DIC 구조물들(1008)은 3DIC 구조물(1007)과 유사하며, 여기서 3DIC 구조물들(1009)의 격리 층(130F)은 서로 분리된 격리부들(130F1, 130F2, 130F3, 및 130F4)을 포함한다. 복수의 격리부들(130F1, 130F2, 130F3, 및 130F4) 각각은 130A, 130B 및/또는 130C를 참조하여 상기 논의된 것들과 같은 구조를 가질 수 있다.
3DIC 구조물(1008)의 다이(205)는 제1 영역(R1) 및 제2 영역(R2)을 포함한다. 제1 영역(R1)의 TSV들(209)의 밀도는 제2 영역(R2)의 TSV들(209)의 밀도보다 낮다. 몇몇 실시예들에서, CMP 균일성을 위해, 격리부들(130F1, 130F2, 130F3 및 130F4) 각각은 도 8b에 도시된 바와 같이 동일한 수의 TSV들(209)을 둘러싸는 스트립으로서 형성된다. 몇몇 실시예들에서, CMP 균일성을 위해, 격리부들(130F1 및 130F2) 각각은 2개의 TSV들(209)을 둘러싸는 직사각형으로서 형성되고, 격리부들(130F3 및 130F4) 각각은 도 8c에 도시된 바와 같이 4개의 TSV들(209)을 둘러싸는 스트립으로서 형성된다. 격리부들(130F1, 130F2, 130F3 및 130F4)은 각각 서로 다른 폭들(W1, W2, W3 및 W4)과 서로 다른 면적으로 형성될 수 있다. 몇몇 실시예들에서, 폭(W1)은 폭(W2)보다 크고, 폭(W2)은 W3보다 크고, 폭(W3)은 W4보다 크지만, 개시물은 이에 제한되지 않는다. 또한, 격리부들(130F1 및 130F2)은 CMP 균일성을 더욱 향상시키기 위해 더미 단자(143P) 아래로 연장될 수 있다. 몇몇 실시예들에서, 격리부들(130F1, 130F2 및 130F3)은 대응 TSV들(209)의 중심선들(C1, C3 및 C4)과 각각 정렬되도록 배열된다. 격리부(130F2)는 대응 TSV들(209)의 중심선(C2)으로부터 오프셋되도록 배열된다.
도 9a 내지 도 9c는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물들(1009)을 예시하는 다양한 개략도들이다. 도 9b 및 도 9c는 도 9a의 라인 II-II의 평면도들을 도시한다.
도 9a 내지 도 9c를 참조하면, 3DIC 구조물들(1009)은 3DIC 구조물(1006)과 유사하며, 차이점은 3DIC 구조물들(1009)의 격리 층(130G)이 서로 분리된 격리부들(130G1, 130G2, 및 130G3) 및 더미부들(130P)을 포함한다는 것이다. 격리부들(130G1, 130G2, 및 130G3) 및 더미부들(130P) 각각은 130A, 130B 및/또는 130C를 참조하여 상기 논의된 것들과 같은 구조를 가질 수 있다. 격리부들(130G1, 130G2, 및 130G3)은 동일한 개수의 TSV들(209)을 둘러싼다. 격리부들(130G1, 130G2 및 130G3)은 대략 동일한 폭(W)을 갖지만, 개시물이 이에 한정되는 것은 아니다. 더미부들(130P)은 더미부들(130P1 및 130P2)을 포함한다. 더미부들(130P1 및 130P2)은 TSV(209)를 둘러싸지 않는다.
더미부(130P1)는 더미 단자(143P) 아래에 배치되며, 격리부들(130G1, 130G2 및 130G3)로부터 측방향으로 이격된다. 더미부들(130P2)은 더미부(130P21) 및 더미부(130P22)를 포함한다. 각각의 더미부(130P21 및 130P22)는 격리부들(130G1, 130G2 및 130G3) 및 봉지재(127)로부터 측방향으로 이격된다. 더미부들(130P21 및 130P22) 상에는 더미 단자(143P) 및 도전성 단자들(143)이 제공되지 않고, 더미부(130P2)를 관통하도록 TSV들(209)이 제공되지 않는다.
더미부들(130P1, 130P21 및 130P22)은 동일한 형상 또는 상이한 형상을 가질 수 있다. 더미부들(130P1, 130P21 및 130P22)의 형상은 격리부들(130G1, 130G2 및 130G3)의 형상과 동일하거나 상이할 수 있다. 몇몇 실시예들에서, 더미부들(130P1, 130P21 및 130P22) 및 격리부들(P)은 도 9b에 도시된 바와 같은 스트립들이다. 몇몇 실시예들에서, 더미부들(130P1, 130P21 및 130P22) 및 격리부들(130G1, 130G2 및 130G3)은 도 9c에 도시된 바와 같이 원형이다. 다만, 본 개시물의 실시예들이 이에 한정되는 것은 아니며, 더미부들(130P1, 130P21 및 130P22) 및 격리부들(130G1, 130G2 및 130G3)의 형상들은 특별히 한정되지 않고, 설계에 따라 조정되고 변경될 수 있다.
더미부들(130P1, 130P21 및 130P22)은 폭들(W1', W2' 및 W3')을 가지며, 폭들(W1', W2' 및 W3')은 동일하거나 상이할 수 있다. 또한, 폭들(W1', W2' 및 W3')은 격리부들(130G1, 130G2 및 130G3)의 폭(W)과 동일하거나 상이할 수 있다. 더미부들(130P1)과 격리부(130G1) 사이의 거리(d1L)는 더미부들(130P1)과 격리부(P2) 사이의 거리(d1R)와 동일하거나 상이할 수 있다. 더미부들(130P21)과 봉지재(127) 사이의 거리(d2L)는 더미부들(130P21)과 격리부(130G1) 사이의 거리(d2R)와 동일하거나 상이할 수 있다. 더미부들(130P22)과 격리부(130G3) 사이의 거리(d3L)는 더미부들(130P22)과 봉지재(127) 사이의 거리(d3R)와 동일하거나 상이할 수 있다.
도 10 내지 도 12는 개시물의 몇몇 실시예들에 따른, 3DIC 구조물들(1010, 1011 및 1012)을 예시하는 개략적인 단면도들이다.
도 10 및 도 11을 참조하면, 3DIC 구조물들(1010 및 1011)은 3DIC 구조물(1002)과 유사하며, 여기서 3DIC 구조물들(1010 및 1011) 각각은 다이(204)의 후면 표면(204c) 위에 형성된 재배선 구조물(131)을 더 포함하여 다이(204)의 TSV들(209) 및/또는 외부 디바이스들에 전기적으로 연결된다. 위에서 논의된 3DIC 구조물(1002)과 유사한 3DIC 구조물이 예시의 목적으로 도시되며, 몇몇 실시예들에서, 위에서 논의된 것과 같은 다른 3DIC 구조물들이 사용될 수 있다. 재배선 구조물(131)은 하나 이상의 유전체 층(들)(133) 및 하나 이상의 유전체 층(들)(133)의 각각의 금속배선 패턴(들)(135)을 포함할 수 있다. 금속배선 패턴들(135)은 때때로 재분배선(RDL, redistribution line)으로 지칭된다. 유전체 층들(133)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-K 유전체 재료, 예컨대 PSG, BPSG, FSG, SiOxCy, 실리콘 온 글라스, 스핀 온 중합체, 실리콘 탄소 재료, 이들의 화합물들, 이들의 복합물들, 이들의 조합들 등을 포함할 수 있다. 유전체 층들(133)은 스피닝, CVD, PECVD, HDP-CVD 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다. 금속배선 패턴들(135)은 도 10에 도시된 바와 같이 도전성 라인들(135M)을 포함한다. 몇몇 실시예들에서, 금속배선 패턴들(135)은 도 11에 도시된 바와 같이 도전성 라인들(135M) 및 도전성 비아들(CV)을 포함한다. 도전성 비아들(135V) 및 도전성 라인들(135M)의 측벽들은 직선형 또는 경사형일 수 있다. 몇몇 실시예들에서, 도전성 비아(V)는 경사진 측벽을 갖고 기판(205)을 향해 테이퍼진다.
예를 들어, 유전체 층(133) 상에 포토레지스트 재료를 성막하고 패터닝하여 금속배선 패턴(135)이 될 유전체 층(133)의 일부를 노출시키기 위해 포토리소그래피 기법들을 사용함으로써 금속배선 패턴들(135)이 유전체 층(133)에 형성될 수 있다. 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는 유전체 층(133)의 노출된 부분들에 대응하는 유전체 층(133)에 리세스들 및/또는 개구들을 생성하기 위해 사용될 수 있다. 리세스들 및/또는 개구들은 확산 배리어 층으로 라이닝되고 도전성 재료로 채워질 수 있다. 확산 배리어 층은 ALD 등에 의해 성막된 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수 있으며, 도전성 재료는 구리, 알루미늄, 텅스텐, 은, 이들의 조합들 등을 포함하고, CVD, PVD 등에 의해 성막될 수 있다. 유전체 층 상의 임의의 과도한 확산 배리어 층 및/또는 도전성 재료는 예컨대 CMP를 사용함으로써 제거될 수 있다.
3DIC 구조물들(1010)의 격리 층(130G)은 격리 층(130A, 130B, 또는 130C)과 유사할 수 있다. 3DIC 구조물들(1011)의 격리 층(130H)은 격리 층(130A, 130B, 130C, 130D, 130E, 또는 130F)과 유사할 수 있다.
몇몇 실시예들에서, 적어도 하나의 집적 수동 소자(IPD, Integrated Passive Device)(미도시)가 또한 재배선 구조물(131) 상에 배치될 수 있다. IPD는 박막 및 포토리소그래피 프로세싱과 같은 표준 웨이퍼 제조 기술들을 사용하여 제조될 수 있으며, 예를 들어 플립칩 본딩 또는 와이어 본딩 등을 통해 재배선 구조물(131) 상에 실장될 수 있다.
도 12를 참조하면, 3DIC 구조물(1012)은 3DIC 구조물(1002, 1003, 1004, 1006, 1007, 1008, 1009, 1010 또는 1011)과 유사하고, 3DIC 구조물(1012)의 격리 층(130I)은 격리 층(130A, 130B, 130C, 130D, 130E, 또는 130F)과 유사할 수 있다. 도 12에 도시된 바와 같이, 다이(204)는 페이스-투-백(face-to-back) 구성으로 다이(104')에 본딩된다. 즉, 다이(204)의 전면(204a)은 다이(104')의 후면(104b')과 마주한다. 다이(104')는 다이(104)와 유사하며, 다이(104')는 기판(105')의 TSV들(109') 및 기판(105)의 후면(105b') 상의 본딩 구조물(120')을 더 포함한다. TSV들(109')은 TSV들(209)과 유사하다. 몇몇 실시예들에서, TSV들(109')은 기판(105')을 관통하고 기판(105')의 전면(105a') 상에 형성된 상호연결 구조물(114')에 연결된다. 몇몇 실시예들에서, 라이너(109j') 및/또는 접착 층(109i')은 TSV들(109')을 형성하기 전에 형성되어, TSV들(109')이 기판(105')으로부터 분리될 수 있다.
본딩 구조물(120')은 기판(105')의 후면(105b') 상에 형성되고 다이(204)의 본딩 구조물(220)과 본딩된다. 본딩 구조물(120')은 본딩 구조물(120)과 유사하다. 몇몇 실시예들에서, 본딩 구조물(120')은 본드 패드들(123') 및 더미 패드들(125')을 포함할 수 있다. 본드 패드들(123') 및 더미 패드들(125')은 다이(204)의 본드 패드들(223) 및 더미 패드들(225)을 3DIC 구조물(1002)로서 다이(104')의 상호연결 구조물(114')에 연결할 수 있다. 도 12에 도시된 바와 같이, 본딩 구조물(120')의 본드 패드들(123')은 TSV들(109')을 통해 상호연결 구조물(114')에 연결된다.
도 13a 내지 도 13e는 몇몇 실시예들에 따른, 패키지를 형성하는 단면도들을 예시한다.
도 13a를 참조하면, 캐리어 기판(102)이 제공되고, 및 캐리어 기판(102) 상에 릴리즈 층(124)이 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102) 상에 동시에 다수의 패키지들이 형성될 수 있도록, 캐리어 기판(102)은 웨이퍼일 수 있다. 릴리즈 층(124)은 후속 단계들에서 형성될 위에 놓이는 구조물들로부터 캐리어 기판(102)과 함께 제거될 수 있는 폴리머-계 재료로 형성될 수 있다. 몇몇 실시예들에서, 릴리즈 층(124)은 광-열 변환(LTHC, light-to-heat-conversion) 릴리즈(release) 코팅과 같은, 가열될 때 자신의 접착 특성을 상실하는 에폭시계 릴리즈 재료이다. 몇몇 실시예들에서, 릴리즈 층(124)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 상실하는 UV 접착제일 수 있다. 릴리즈 층(124)은 액체로서 공급되고 경화될 수 있거나, 캐리어 기판(102) 상에 적층된 라미네이트 필름일 수 있거나, 이와 유사하게 처리될 수 있다. 릴리즈 층(124)의 상단면은 평평해질 수 있고, 고도의 평면성(planarity)을 가질 수 있다.
유전체 층(108)은 릴리즈 층(124) 상에 형성된다. 몇몇 실시예들에서, 유전체 층(108)은 폴리벤조옥사졸(PBO, polybenzoxazole), 폴리이미드, 벤조사이클로부텐(BCB, benzocyclobutene) 등과 같은 폴리머로 형성된다. 다른 실시예에서, 유전체 층(108)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 유전체 층(108)은 스핀 코팅, 화학 기상 증착(CVD, chemical vapor deposition), 라미네이팅 등 또는 이들의 조합과 같은 임의의 수용가능한 증착 프로세스에 의해 형성될 수 있다.
도 13a를 참조하면, 도전성 필라들(118)이 릴리즈 층(124) 상에 형성된다. 도전성 필라들(118)을 형성하기 위한 예로서, 시드 층이 릴리즈 층(124) 위에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 예를 들어, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료가 형성되지 않은 시드 층의 부분들 및 포토레지스트는 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 허용가능한 에칭 프로세스를 사용함으로써, 예컨대 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분들은 제거된다. 시드 층 및 도전성 재료의 나머지 부분들은 도전성 필라들(118)을 형성한다.
도 13b에서, 3DIC 구조물들(1002)은 접착제(128)에 의해 유전체 층(108)에 접착된다. 3DIC 구조물들(1002)은 예시의 목적으로 도시되며, 몇몇 실시예들에서, 위에서 논의된 다른 3DIC 구조물들이 사용될 수 있다. 접착제(128)는 3DIC 구조물(1002)의 후면 표면들 상에 있고, 3DIC 구조물들(1002)을 릴리즈 층(124)에 접착한다. 접착제(128)는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF, die attach film) 등일 수 있다.
도 13c에서, 인캡슐런트(142)는 다양한 컴포넌트들 상에 형성된다. 형성 후, 인캡슐런트(142)는 도전성 필라들(118) 및 3DIC 구조물들(1002)을 측방향으로 캡슐화한다. 몇몇 실시예들에서, 인캡슐런트(142)는 몰딩 컴파운드, 몰딩 언더필, 에폭시와 같은 수지, 이들의 조합 등을 포함한다. 몇몇 다른 실시예들에서, 인캡슐런트(142)는 감광성 재료, 예컨대 폴리벤족사졸(PBO), 폴리이미드(PI), 벤조사이클로부텐(BCB), 이들의 조합 등을 포함하고, 이는 노광 및 현상 프로세스들 또는 레이저 드릴링 프로세스에 의해 쉽게 패터닝될 수 있다. 대안적인 실시예들에서, 인캡슐런트(142)는 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 이들의 조합 등을 포함한다.
몇몇 실시예들에서, 인캡슐런트(142)는 베이스 재료(폴리머와 같은) 및 베이스 재료 내의 복수의 충전제들을 포함하는 복합 재료를 포함한다. 충전제는 단일 원소, 화합물, 예컨대 질화물, 산화물 또는 이들의 조합일 수 있다. 충전제는 예를 들어, 실리콘 산화물, 알루미늄 산화물, 붕소 질화물, 알루미나, 실리카 등을 포함할 수 있다. 충전제의 단면 형상은 원형, 타원형 또는 기타 형상일 수 있다. 몇몇 실시예들에서, 충전제는 구형 입자 등이다. 충전제의 단면 형상은 원형, 타원형 또는 기타 형상일 수 있다. 몇몇 실시예들에서, 충전제는 고체 충전제들을 포함하지만, 개시물은 이에 제한되지 않는다. 몇몇 실시예들에서, 충전제들의 작은 부분은 중공 충전제들일 수 있다.
인캡슐런트(142)는 압축 성형, 트랜스퍼 성형, 스핀 코팅, 라미네이션, 성막 또는 유사한 프로세스들에 의해 도포될 수 있고, 도전성 필라들(118) 및/또는 3DIC 구조물들(1002)이 매립되거나 커버되도록 캐리어 기판(102) 위에 형성될 수 있다. 인캡슐런트(142)는 그 후 경화된다. 도전성 필라들(118)은 인캡슐런트(142)를 관통하고, 도전성 필라들(118)은 때때로 관통 비아들(118) 또는 관통 통합 팬아웃 비아(TIV, through integrated fan-out via)들(118)로 지칭된다.
도 13c를 참조하면, 관통 비아들(118) 및 도전성 단자들(다이 커넥터들)(143)의 상부면들이 노출되도록, 평탄화 프로세스가 그 후 인캡슐런트(142)의 일부를 제거하기 위해 인캡슐런트(142)에 수행된다. 관통 비아들(118)의 상부면들 및 3DIC 구조물들(1002)의 전면 표면들이 동일 평면 상에 있지 않은 몇몇 실시예들에서, 관통 비아들(118)의 부분들 및/또는 유전체 재료(140)의 부분들이 또한 평탄화 프로세스에 의해 제거될 수 있다. 몇몇 실시예들에서, 관통 비아들(118), 도전성 단자들(143), 절연 층(147), 및 인캡슐런트(142)의 상부면들은 평탄화 프로세스 후에 실질적으로 동일 평면에 있다. 평탄화 프로세스는 예를 들어, 화학-기계적 연마(CMP, chemical-mechanical polish), 그라인딩 프로세스 등일 수 있다. 몇몇 실시예들에서, 예를 들어 관통 비아들(118) 및 도전성 단자들(143)이 이미 노출된 경우, 평탄화는 생략될 수 있다.
도 13d를 참조하면, 전면 재배선 구조물(144)은 관통 비아들(118), 인캡슐런트(142), 및 3DIC 구조물들(1002)의 전면 표면들 위에 형성된다. 전면 재배선 구조물(144)은 유전체 층들(146, 150, 154 및 158); 금속배선 패턴들(148, 152 및 156); 및 언더 범프 야금(UBM)(160)들을 포함한다. 금속배선 패턴들은 또한 도전성 재배선 층들 또는 재배선 라인들로도 지칭될 수 있다. 전방 측 재배선 구조물(144)이 일례로서 도시된다. 더 많거나 더 적은 유전체 층 및 금속배선 패턴들이 전방 측 재배선 구조물(144)에 형성될 수 있다. 더 적은 유전체 층들 및 금속배선 패턴들이 형성되면, 하기 논의되는 단계들 및 프로세스는 생략될 수 있다. 더 많은 유전체 층들 및 금속배선 패턴들이 형성되면, 하기 논의되는 단계들 및 프로세스들이 반복될 수 있다.
전방 측 재배선 구조물(144)을 형성하기 위한 예로서, 유전체 층(146)은 인캡슐런트, 관통 비아들(118) 및 도전성 단자들(143) 상에 성막된다. 몇몇 실시예들에서, 유전체 층(146)은 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층(146)은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 그 후 유전체 층(146)은 패터닝된다. 패터닝은 관통 비아들(118) 및 도전성 단자들(143)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 허용가능한 프로세스에 의해, 예컨대 유전체 층(146)이 감광성 재료일 때 유전체 층(146)을 광에 노출시킴으로써, 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써 이루어질 수 있다. 유전체 층(146)이 감광성 재료인 경우, 유전체 층(146)은 노출 후에 현상될 수 있다.
금속배선 패턴(148)이 그 후 형성된다. 금속배선 패턴(148)은 유전체 층(146)의 상부면 상에 있고 상부면을 따라 연장되는 도전성 라인(CL)들을 포함한다. 금속배선 패턴(148)은 관통 비아들(118) 및 3DIC 구조물들(1002)에 물리적 및 전기적으로 연결되도록 유전체 층(146)을 통해 연장되는 도전성 비아들(V)을 더 포함한다. 도전성 비아들(148V) 및 도전성 라인들(148C)의 측벽들은 직선형 또는 경사형일 수 있다. 몇몇 실시예들에서, 도전성 비아(V)는 경사진 측벽을 갖고 3DIC 구조물들(1002)을 향해 테이퍼진다. 금속배선 패턴(148)을 형성하기 위해, 시드 층(미도시)이 유전체 층(146) 위에 그리고 유전체 층(146)을 통해 연장되는 개구들에 형성된다. 몇몇 실시예들에서, 시드 층은 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층들을 포함하는 복합 층일 수 있는 금속 층이다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및이 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어 PVD 등을 사용하여 형성될 수 있다. 포토레지스트가 그 후 형성되고 시드 층 상에 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속배선 패턴(148)에 대응한다. 패터닝은 포토레지스트를 통해 개구들을 형성하여 시드 층을 노출시킨다. 도전성 재료는 그 후 포토레지스트의 개구들에 그리고 시드 층의 노출된 부분들 상에 형성된다. 도전성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전성 재료 및 시드 층의 아래 놓인 부분들의 조합은 금속배선 패턴(148)을 형성한다. 도전성 재료가 형성되지 않은 시드 층의 부분들 및 포토레지스트는 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용가능한 애싱 또는 스트리핑 프로세스에 의해 제거될 수 있다. 일단 포토레지스트가 제거되면, 허용가능한 에칭 프로세스를 사용함으로써, 예컨대 습식 또는 건식 에칭에 의해 시드 층의 노출된 부분들은 제거된다.
유전체 층들(150, 154, 158) 및 금속배선 패턴들(152, 156)은 교대로 형성된다. 유전체 층(150, 154 및 158)은 유전체 층(146)과 유사한 방식으로 형성될 수 있으며, 유전체 층(146)과 동일한 재료로 형성될 수 있다. 금속배선 패턴들(152 및 156)은 아래 놓인 유전체 층 상의 도전성 라인들(152C 및 156C) 및 아래 놓인 유전체 층을 통해 각각 연장되는 도전성 비아들(152V 및 156V)을 포함할 수 있다. 금속배선 패턴들(152 및 156)은 금속배선 패턴(148)과 유사한 방식으로 형성될 수 있고, 금속배선 패턴(148)과 동일한 재료로 형성될 수 있다. UBM들(160)은 옵션적으로 유전체 층(158) 상에 형성되고 이를 통해 연장된다. UMB들(160)은 금속배선 패턴(148)과 유사한 방식으로 형성될 수 있고, 금속배선 패턴(148)과 유사한 재료로 형성될 수 있다.
도 13d를 참조하면, 도전성 커넥터들(162)이 UBM들(160) 상에 형성된다. 도전성 커넥터들(162)은 볼 그리드 어레이(BGA, ball grid array) 커넥터들, 솔더 볼들, 금속 기둥들, 제어된 붕괴 칩 연결(C4, controlled collapse chip connection) 범프들, 마이크로 범프들, 무전해 니켈 무전해 팔라듐 침지 금 기법(ENEPIG, electroless nickel-electroless palladium-immersion gold) 형성 범프들 등일 수 있다. 도전성 커넥터들(162)은 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라들(예컨대, 구리 필라)을 포함한다. 금속 필라들은 솔더 프리(solder free)일 수 있고, 실질적으로 수직한 측벽들을 가질 수 있다. 몇몇 실시예들에서, 금속 캡 층은 금속 필라들의 상단부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다. 다른 실시예에서, 도전성 커넥터들(162)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 도전성 커넥터들(162)은 증발, 전기 도금, 인쇄, 솔더 이송, 볼 배치 등과 같은 일반적으로 사용되는 방법들을 통해 초기에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되면, 원하는 범프 형상들로 재료를 성형하기 위해 리플로우(reflow) 프로세스가 수행될 수 있다.
도 13d 및 도 13e를 참조하여, 캐리어 기판 디본딩(de-bonding)은 패키지(166)를 형성하기 위해 캐리어 기판(102)을 유전체 층(108)으로부터 분리(또는 디본딩)하도록 수행된다. 몇몇 실시예에 따르면, 디본딩은 릴리즈 층(124)이 광의 열 하에서 분해되어 캐리어 기판(102)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 릴리즈 층(124)에 투영하는 것을 포함한다. 패키지(166)는 그 후 뒤집혀 테잎(미도시) 위에 배치된다.
도 13e를 참조하여, 상단 패키지(500)가 패키지(166)에 본딩될 수 있다. 상단 패키지(500)는 기판(502) 및 기판(502)에 커플링된 하나 이상의 적층된 다이들(또는 다이들)(508)을 포함한다. 기판(502)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 만들어질 수 있다. 몇몇 실시예들에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 부가적으로, 기판(502)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 몇몇 실시예들에서, 기판(502)은 섬유 유리 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대해 사용될 수 있는 다른 재료들은 비스말레이미드-트리아진(BT, bismaleimide-triazine) 수지, 또는 대안적으로 다른 인쇄 회로 보드(PCB, printed circuit board) 재료들 또는 막들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 막들을 구축하는 것은 기판(502)에 사용될 수 있다.
기판(502)은 능동 및 수동 소자들(미도시)을 포함할 수 있다. 본 기술분야의 당업자는 상단 패키지(500)에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 캐패시터들, 레지스터들, 이들의 조합 등과 같은 광범위한 디바이스들이 사용될 수 있다는 것을 알 것이다. 이러한 디바이스들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
기판(502)은 금속배선 층들(미도시) 및 관통 비아들(506)을 더 포함할 수 있다. 금속배선 층들은 능동 및 수동 소자들 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계된다. 금속배선 층들은 도전성 재료의 층들을 상호연결하는 비아들을 갖는 유전체(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수 있고, 임의의 적절한 프로세스(예컨대, 성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 몇몇 실시예들에서, 기판(502)은 능동 및 수동 디바이스들이 실질적으로 없다.
기판(502)은 적층된 다이들(508)에 커플링하기 위해 기판(502)의 제1 면 상에 본드 패드들(503)을, 그리고 도전성 커넥터들(168)에 커플링하기 위해 기판(502)의 제2 면 상에 기판의 본드 패드들(504)을 가질 수 있고, 기판(502)의 제2 면은 제1 면에 대향된다. 몇몇 실시예들에서, 본드 패드들(503 및 504)은 기판(502)의 제1 면 및 제2 면 상의 유전체 층들(미도시)에 리세스들(미도시)을 형성함으로써 형성된다. 리세스들은 본드 패드들(503 및 504)이 유전체 층들에 임베딩되게끔 허용하도록 형성될 수 있다. 다른 실시예들에서, 본드 패드들(503 및 504)이 유전체 층 상에 형성될 수 있기 때문에 리세스들은 생략된다. 몇몇 실시예들에서, 본드 패드들(503 및 504)은 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 만들어진 얇은 시드 층(미도시)을 포함한다. 본드 패드들(503 및 504)의 도전성 재료는 얇은 시드 층 위에 성막될 수 있다. 도전성 재료는 전기 화학적 도금 프로세스, 무전해 도금 프로세스, CVD, ALD, PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 실시예에서, 본드 패드들(503 및 504)의 도전성 재료는 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다. 몇몇 실시예들에서, 본드 패드들(503 및 504)은 UBM들(160)과 관련하여 앞서 설명된 것과 동일하거나 유사한 프로세스들을 사용하여 형성되는 UBM들이다.
예시된 실시예에서, 적층된 다이들(508)은 와이어 본드들(510)에 의해 기판(502)에 커플링되지만, 도전성 범프들과 같은 다른 연결부들이 사용될 수도 있다. 몇몇 실시예에서, 적층된 다이들(508)은 적층된 메모리 다이들이다. 예를 들어, 적층된 메모리 다이들(508)은 저전력(LP, low-power) 더블 데이터 레이트(DDR, double data rate) 메모리 모듈들, 예컨대 LPDDR1, LPDDR2, LPDDR3, LPDDR4 또는 유사한 메모리 모듈들을 포함할 수 있다.
몇몇 실시예들에서, 적층된 다이들(508) 및 와이어 본드들(510)은 몰딩 재료(512)에 의해 캡슐화될 수 있다. 몰딩 재료(512)는 예를 들어 압축 몰딩을 사용하여 적층된 다이들(508) 및 와이어 본드들(510) 상에 몰딩될 수 있다. 몇몇 실시예들에서, 몰딩 재료(512)는 몰딩 컴파운드, 폴리머, 에폭시, 실리콘 산화물 충전제 재료 등, 또는 이들의 조합이다. 경화 단계는 몰딩 재료(512)를 경화시키기 위해 수행될 수 있으며, 여기서 경화는 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
몇몇 실시예들에서, 적층된 다이들(508) 및 와이어 본드들(510)은 몰딩 재료(512)에 매립되고, 몰딩 재료(512)의 경화 이후에, 몰딩 재료(512)의 과잉 부분들을 제거하고 상단 패키지들(500)에 대한 실질적으로 평탄한 표면을 제공하기 위해 연삭과 같은 평탄화 단계가 수행된다.
상단 패키지들(500)가 형성된 후, 상단 패키지들(500)은 도전성 커넥터들(168) 및 본드 패드들(504)을 통해 InFO 패키지들(166)에 본딩된다. 몇몇 실시예들에서, 적층된 메모리 다이들(508)은 와이어 본드들(510), 본드 패드들(503 및 504), 관통 비아들(506), 도전성 커넥터들(168) 및 관통 비아들(118)를 통해 3DIC 구조물(1002)에 커플링될 수 있다.
도전성 커넥터들(168 및 162)이 동일할 필요는 없지만, 도전성 커넥터들(168)은 상기 설명된 도전성 커넥터들(162)과 유사할 수 있고, 그 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 도전성 커넥터들(168)를 본딩하기 전에, 도전성 커넥터들(168)은 무세척 플럭스(no-clean flux)와 같은 플럭스(미도시)로 코팅된다. 도전성 커넥터들(168)은 플럭스에 침지될 수 있거나 또는 플럭스가 도전성 커넥터들(168) 상으로 분사될 수 있다.
몇몇 실시예들에서, 도전성 커넥터들(168)은 그들이 상단 패키지(500)가 패키지(166)에 부착된 후에 잔류하는 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로우되기 전에, 그 위에 형성된 에폭시 플럭스(미도시)를 가질 수 있다. 이 잔여 에폭시 부분은 응력을 줄이고 도전성 커넥터들(168)의 리플로우로 인한 접합부를 보호하기 위한 언더필로서 작용할 수 있다. 몇몇 실시예들에서, 언더필(170)은 상단 패키지(500)와 패키지(166) 사이에서 도전성 커넥터들(168)를 둘러싸도록 형성될 수 있다. 언더필(170)은 상단 패키지(500)가 부착된 후에 모세관 유동(capillary flow) 프로세스에 의해 형성될 수 있거나 또는 상단 패키지(500)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다.
상단 패키지(500)와 패키지(166) 사이의 본딩은 솔더 본딩 또는 직접 금속-금속(예컨대, 구리-구리 또는 주석-주석) 본딩일 수 있다. 실시예에서, 상단 패키지(500)는 리플로우 프로세스에 의해 패키지(166)에 본딩된다. 이러한 리플로우 프로세스 동안, 도전성 커넥터들(168)은 본드 패드들(504) 및 관통 비아들(118)과 접촉하여 상단 패키지(500)를 패키지(166)에 물리적 및 전기적으로 커플링한다.
상기 논의들에 기초하여, 본 개시내용이 다양한 이점들을 제공한다는 것을 알 수 있다. 그러나, 모든 이점들이 여기에서 반드시 논의되는 것은 아니며, 다른 실시예들이 상이한 이점들을 제공할 수 있으며, 모든 실시예들에 대해 특정 이점이 요구되지 않는다는 것을 이해해야 한다. 몇몇 실시예들에서, 봉지재의 상부면 및 기판의 일부의 상부면은 봉지재의 에칭을 방지/감소시키기 위해 마스크 층에 의해 커버되고, 에칭 프로세스 동안 리세스에 의해 노출되지 않는다. 따라서, 봉지재의 상부면은 피트 결함들로부터 보호될 수 있고, TSV들이 드러나는 동안 챔버 오염이 감소될 수 있다.
다양한 실시예들에 위에서 논의되었다. 다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예를 들어 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조물들이 포함될 수 있다. 테스트 구조물들은 예를 들어 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드들을 포함할 수 있다. 검증 테스트는 중간 구조물 뿐 아니라 최종 구조물에도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스트 방법들과 관련하여 사용될 수 있다.
실시예에서, 패키지는 제1 다이 ― 제1 다이는 제1 다이의 제1 표면으로부터 제1 다이의 제2 표면을 향해 연장되는 복수의 관통 비아들을 포함함 ― ; 제1 다이 아래에 배치되는 제2 다이 ― 제1 다이의 제2 표면은 제2 다이에 본딩됨 ― ; 제1 다이에 배치되는 격리 층 ― 복수의 관통 비아들은 격리 층을 관통해 연장됨 ― ; 제1 다이를 측방향으로 둘러싸는 봉지재(encapsulation) ― 봉지재는 격리 층으로부터 측방향으로 분리됨 ― ; 제1 다이, 격리 층 및 봉지재 위에 배치되는 버퍼 층; 및 격리 층 위에 배치되는 복수의 도전성 단자들 ― 복수의 도전성 단자들은 복수의 관통 비아들 중의 대응하는 관통 비아에 전기적으로 연결됨 ― 을 포함한다. 실시예에서, 격리 층은 제1 다이의 복수의 관통 비아들을 둘러싸는 벌크 층을 포함한다. 실시예에서, 격리 층은 복수의 격리부들을 포함하고, 복수의 격리부들의 각각의 격리부는 복수의 관통 비아들 중의 적어도 하나의 관통 비아를 둘러싼다. 실시예에서, 복수의 격리부들의 각각의 격리부는 동일한 개수의 복수의 관통 비아들을 둘러싼다. 실시예에서, 복수의 격리부들은 제1 격리부 및 제2 격리부를 포함하고, 제1 격리부는 복수의 관통 비아들 중의 제1 개수의 관통 비아들을 둘러싸고, 제2 격리부는 복수의 관통 비아들 중의 제2 개수의 관통 비아들을 둘러싸며, 제1 개수는 제2 개수와는 상이하다. 실시예에서, 복수의 격리부들의 각각의 격리부는 동일한 폭을 갖는다. 실시예에서, 복수의 격리부들은 제1 격리부 및 제2 격리부를 포함하고, 제1 격리부는 제1 폭을 갖고, 제2 격리부는 제2 폭을 가지며, 제1 폭은 제2 폭과는 상이하다. 실시예에서, 격리 층은 복수의 격리부들로부터 분리되는 더미 격리부를 포함하고, 더미 격리부는 복수의 격리부들 중의 인접한 격리부들 사이에 배치되며, 복수의 관통 비아들 중의 관통 비아는 더미 격리부를 관통하지 않는다. 실시예에서, 격리 층은 복수의 격리부들로부터 분리되는 더미 격리부를 포함하고, 더미 격리부는 복수의 격리부들 중의 제1 격리부와 봉지재 사이에 배치되고, 제1 격리부는 제1 다이의 에지에 가장 가까운 격리부이며, 복수의 관통 비아들 중의 관통 비아는 더미 격리부를 관통하지 않는다.
실시예에서, 패키지는 제1 다이 ― 제1 다이는 제1 기판을 포함하고, 제1 다이는 제1 기판의 상부면으로부터 제1 다이의 하부면을 향해 연장되는 제1 관통 비아 및 제2 관통 비아를 더 포함함 ― ; 제1 기판의 상부면의 리세스에 배치되는 격리 층 ― 격리 층은 제1 관통 비아 및 제2 관통 비아를 둘러싸고, 제1 기판은 평면도에서 격리 층을 둘러쌈 ― ; 및 제1 다이를 측방향으로 둘러싸는 제1 봉지재 ― 제1 기판은 격리 층과 제1 봉지재 사이에 개재됨 ― 를 포함한다. 실시예에서, 제1 기판의 상부면은 제1 봉지재의 상부면 및 격리 층의 상부면과 동일한 높이이다. 실시예에서, 제1 봉지재, 제1 다이 및 격리 층 위에 배치되는 버퍼 층을 더 포함하고, 버퍼 층의 하부면은 제1 봉지재, 제1 다이 및 격리 층의 상부면들과 접촉한다. 실시예에서, 버퍼 층 위의 더미 단자를 더 포함하고, 격리 층은 더미 단자 아래로 연장된다. 실시예에서, 버퍼 층 위의 더미 단자를 더 포함하고, 격리 층은 더미 단자 아래로 연장되지 않는다. 실시예에서, 격리 층은 다수의 층들을 포함한다.
실시예에서, 패키지 구조물을 제조하는 방법은 제1 다이의 제1 표면을 제2 다이에 본딩하는 단계 ― 제1 다이는 제1 관통 비아를 포함함 ― ; 제1 다이 옆에 측방향으로 봉지재를 형성하는 단계; 제1 다이의 제2 표면에 제1 리세스를 형성하는 단계 ― 제1 리세스는 제1 관통 비아 주위로 연장됨 ― ; 및 제1 리세스에 격리 층을 형성하는 단계 ― 격리 층은 제1 다이에 의해 봉지재로부터 분리됨 ― 를 포함한다. 실시예에서, 제1 다이는 제2 관통 비아를 포함하고, 제1 리세스는 제1 관통 비아 및 제2 관통 비아 주위로 계속해서 연장된다. 실시예에서, 제1 다이는 제2 관통 비아를 포함하고, 방법은 제2 관통 비아를 둘러싸는 제2 리세스를 형성하는 단계를 더 포함하며, 격리 층을 형성하는 단계는 제1 리세스에 제1 격리부를 형성하는 단계 및 제2 리세스에 제2 격리부를 형성하는 단계를 포함하고, 제1 격리부는 제2 격리부로부터 분리된다. 실시예에서, 방법은 도전성 피처를 노출시키지 않는 제2 리세스를 형성하는 단계; 및 제2 리세스에 격리 층을 형성하는 단계를 더 포함한다. 실시예에서, 방법은 봉지재, 격리 층, 복수의 관통 비아들, 및 제1 다이 상에 버퍼 층을 형성하는 단계; 및 버퍼 층 상에 도전성 단자를 형성하는 단계 ― 도전성 단자는 제1 관통 비아에 전기적으로 연결됨 ― 를 더 포함한다.
실시예들
실시예 1. 패키지에 있어서,
제1 다이 ― 상기 제1 다이는 상기 제1 다이의 제1 표면으로부터 상기 제1 다이의 제2 표면을 향해 연장되는 복수의 관통 비아들을 포함함 ― ;
상기 제1 다이 아래에 배치되는 제2 다이 ― 상기 제1 다이의 상기 제2 표면은 상기 제2 다이에 본딩됨 ― ;
상기 제1 다이에 배치되는 격리 층 ― 상기 복수의 관통 비아들은 상기 격리 층을 관통해 연장됨 ― ;
상기 제1 다이를 측방향으로 둘러싸는 봉지재(encapsulation) ― 상기 봉지재는 상기 격리 층으로부터 측방향으로 분리됨 ― ;
상기 제1 다이, 상기 격리 층 및 상기 봉지재 위에 배치되는 버퍼 층; 및
상기 격리 층 위에 배치되는 복수의 도전성 단자들 ― 상기 복수의 도전성 단자들은 상기 복수의 관통 비아들 중의 대응하는 관통 비아에 전기적으로 연결됨 ―
을 포함하는, 패키지.
실시예 2. 실시예 1에 있어서,
상기 격리 층은 상기 제1 다이의 상기 복수의 관통 비아들을 둘러싸는 벌크 층을 포함하는 것인, 패키지.
실시예 3. 실시예 1에 있어서,
상기 격리 층은 복수의 격리부들을 포함하고, 상기 복수의 격리부들의 각각의 격리부는 상기 복수의 관통 비아들 중의 적어도 하나의 관통 비아를 둘러싸는 것인, 패키지.
실시예 4. 실시예 3에 있어서,
상기 복수의 격리부들의 각각의 격리부는 동일한 개수의 상기 복수의 관통 비아들을 둘러싸는 것인, 패키지.
실시예 5. 실시예 3에 있어서,
상기 복수의 격리부들은 제1 격리부 및 제2 격리부를 포함하고, 상기 제1 격리부는 상기 복수의 관통 비아들 중의 제1 개수의 관통 비아들을 둘러싸고, 상기 제2 격리부는 상기 복수의 관통 비아들 중의 제2 개수의 관통 비아들을 둘러싸며, 상기 제1 개수는 상기 제2 개수와는 상이한 것인, 패키지.
실시예 6. 실시예 3에 있어서,
상기 복수의 격리부들의 각각의 격리부는 동일한 폭을 갖는 것인, 패키지.
실시예 7. 실시예 3에 있어서,
상기 복수의 격리부들은 제1 격리부 및 제2 격리부를 포함하고, 상기 제1 격리부는 제1 폭을 갖고, 상기 제2 격리부는 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭과는 상이한 것인, 패키지.
실시예 8. 실시예 3에 있어서,
상기 격리 층은 상기 복수의 격리부들로부터 분리되는 더미 격리부를 포함하고, 상기 더미 격리부는 상기 복수의 격리부들 중의 인접한 격리부들 사이에 배치되며, 상기 복수의 관통 비아들 중의 관통 비아는 상기 더미 격리부를 관통하지 않는 것인, 패키지.
실시예 9. 실시예 3에 있어서,
상기 격리 층은 상기 복수의 격리부들로부터 분리되는 더미 격리부를 포함하고, 상기 더미 격리부는 상기 복수의 격리부들 중의 제1 격리부와 상기 봉지재 사이에 배치되고, 상기 제1 격리부는 상기 제1 다이의 에지에 가장 가까운 격리부이며, 상기 복수의 관통 비아들 중의 관통 비아는 상기 더미 격리부를 관통하지 않는 것인, 패키지.
실시예 10. 패키지에 있어서,
제1 다이 ― 상기 제1 다이는 제1 기판을 포함하고, 상기 제1 다이는 상기 제1 기판의 상부면으로부터 상기 제1 다이의 하부면을 향해 연장되는 제1 관통 비아 및 제2 관통 비아를 더 포함함 ― ;
상기 제1 기판의 상부면의 리세스에 배치되는 격리 층 ― 상기 격리 층은 상기 제1 관통 비아 및 상기 제2 관통 비아를 둘러싸고, 상기 제1 기판은 평면도에서 상기 격리 층을 둘러쌈 ― ; 및
상기 제1 다이를 측방향으로 둘러싸는 제1 봉지재 ― 상기 제1 기판은 상기 격리 층과 상기 제1 봉지재 사이에 개재됨 ―
를 포함하는, 패키지.
실시예 11. 실시예 10에 있어서,
상기 제1 기판의 상부면은 상기 제1 봉지재의 상부면 및 상기 격리 층의 상부면과 동일한 높이인 것인, 패키지.
실시예 12. 실시예 11에 있어서,
상기 제1 봉지재, 상기 제1 다이 및 상기 격리 층 위에 배치되는 버퍼 층을 더 포함하고, 상기 버퍼 층의 하부면은 상기 제1 봉지재, 상기 제1 다이 및 상기 격리 층의 상부면들과 접촉하는 것인, 패키지.
실시예 13. 실시예 12에 있어서,
상기 버퍼 층 위의 더미 단자를 더 포함하고, 상기 격리 층은 상기 더미 단자 아래로 연장되는 것인, 패키지.
실시예 14. 실시예 12에 있어서,
상기 버퍼 층 위의 더미 단자를 더 포함하고, 상기 격리 층은 상기 더미 단자 아래로 연장되지 않는 것인, 패키지.
실시예 15. 실시예 10에 있어서,
상기 격리 층은 다수의 층들을 포함하는 것인, 패키지.
실시예 16. 패키지 구조물을 제조하는 방법에 있어서,
제1 다이의 제1 표면을 제2 다이에 본딩하는 단계 ― 상기 제1 다이는 제1 관통 비아를 포함함 ― ;
상기 제1 다이 옆에 측방향으로 봉지재를 형성하는 단계;
상기 제1 다이의 제2 표면에 제1 리세스를 형성하는 단계 ― 상기 제1 리세스는 상기 제1 관통 비아 주위로 연장됨 ― ; 및
상기 제1 리세스에 격리 층을 형성하는 단계 ― 상기 격리 층은 상기 제1 다이에 의해 상기 봉지재로부터 분리됨 ―
를 포함하는, 패키지 구조물을 제조하는 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 다이는 제2 관통 비아를 포함하고, 상기 제1 리세스는 상기 제1 관통 비아 및 상기 제2 관통 비아 주위로 계속해서 연장되는 것인, 패키지 구조물을 제조하는 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 다이는 제2 관통 비아를 포함하고, 상기 방법은 상기 제2 관통 비아를 둘러싸는 제2 리세스를 형성하는 단계를 더 포함하며, 상기 격리 층을 형성하는 단계는 상기 제1 리세스에 제1 격리부를 형성하는 단계 및 상기 제2 리세스에 제2 격리부를 형성하는 단계를 포함하고, 상기 제1 격리부는 상기 제2 격리부로부터 분리되는 것인, 패키지 구조물을 제조하는 방법.
실시예 19. 실시예 18에 있어서,
도전성 피처를 노출시키지 않는 제2 리세스를 형성하는 단계; 및
상기 제2 리세스에 상기 격리 층을 형성하는 단계
를 더 포함하는, 패키지 구조물을 제조하는 방법.
실시예 20. 실시예 18에 있어서,
상기 봉지재, 상기 격리 층, 상기 복수의 관통 비아들, 및 상기 제1 다이 상에 버퍼 층을 형성하는 단계; 및
상기 버퍼 층 상에 도전성 단자를 형성하는 단계 ― 상기 도전성 단자는 상기 제1 관통 비아에 전기적으로 연결됨 ―
를 더 포함하는, 패키지 구조물을 제조하는 방법.

Claims (10)

  1. 패키지에 있어서,
    제1 다이 ― 상기 제1 다이는 상기 제1 다이의 제1 표면으로부터 상기 제1 다이의 제2 표면을 향해 연장되는 복수의 관통 비아들을 포함함 ― ;
    상기 제1 다이 아래에 배치되는 제2 다이 ― 상기 제1 다이의 상기 제2 표면은 상기 제2 다이에 본딩됨 ― ;
    상기 제1 다이에 배치되는 격리 층 ― 상기 복수의 관통 비아들은 상기 격리 층을 관통해 연장됨 ― ;
    상기 제1 다이를 측방향으로 둘러싸는 봉지재(encapsulation) ― 상기 봉지재는 상기 격리 층으로부터 측방향으로 분리됨 ― ;
    상기 제1 다이, 상기 격리 층 및 상기 봉지재 위에 배치되는 버퍼 층; 및
    상기 격리 층 위에 배치되는 복수의 도전성 단자들 ― 상기 복수의 도전성 단자들은 상기 복수의 관통 비아들 중의 대응하는 관통 비아에 전기적으로 연결됨 ―
    을 포함하는, 패키지.
  2. 제1항에 있어서,
    상기 격리 층은 상기 제1 다이의 상기 복수의 관통 비아들을 둘러싸는 벌크 층을 포함하는 것인, 패키지.
  3. 제1항에 있어서,
    상기 격리 층은 복수의 격리부들을 포함하고, 상기 복수의 격리부들의 각각의 격리부는 상기 복수의 관통 비아들 중의 적어도 하나의 관통 비아를 둘러싸는 것인, 패키지.
  4. 제3항에 있어서,
    상기 복수의 격리부들의 각각의 격리부는 동일한 개수의 상기 복수의 관통 비아들을 둘러싸는 것인, 패키지.
  5. 제3항에 있어서,
    상기 복수의 격리부들은 제1 격리부 및 제2 격리부를 포함하고, 상기 제1 격리부는 상기 복수의 관통 비아들 중의 제1 개수의 관통 비아들을 둘러싸고, 상기 제2 격리부는 상기 복수의 관통 비아들 중의 제2 개수의 관통 비아들을 둘러싸며, 상기 제1 개수는 상기 제2 개수와는 상이한 것인, 패키지.
  6. 제3항에 있어서,
    상기 복수의 격리부들은 제1 격리부 및 제2 격리부를 포함하고, 상기 제1 격리부는 제1 폭을 갖고, 상기 제2 격리부는 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭과는 상이한 것인, 패키지.
  7. 제3항에 있어서,
    상기 격리 층은 상기 복수의 격리부들로부터 분리되는 더미 격리부를 포함하고, 상기 더미 격리부는 상기 복수의 격리부들 중의 인접한 격리부들 사이에 배치되며, 상기 복수의 관통 비아들 중의 관통 비아는 상기 더미 격리부를 관통하지 않는 것인, 패키지.
  8. 제3항에 있어서,
    상기 격리 층은 상기 복수의 격리부들로부터 분리되는 더미 격리부를 포함하고, 상기 더미 격리부는 상기 복수의 격리부들 중의 제1 격리부와 상기 봉지재 사이에 배치되고, 상기 제1 격리부는 상기 제1 다이의 에지에 가장 가까운 격리부이며, 상기 복수의 관통 비아들 중의 관통 비아는 상기 더미 격리부를 관통하지 않는 것인, 패키지.
  9. 패키지에 있어서,
    제1 다이 ― 상기 제1 다이는 제1 기판을 포함하고, 상기 제1 다이는 상기 제1 기판의 상부면으로부터 상기 제1 다이의 하부면을 향해 연장되는 제1 관통 비아 및 제2 관통 비아를 더 포함함 ― ;
    상기 제1 기판의 상부면의 리세스에 배치되는 격리 층 ― 상기 격리 층은 상기 제1 관통 비아 및 상기 제2 관통 비아를 둘러싸고, 상기 제1 기판은 평면도에서 상기 격리 층을 둘러쌈 ― ; 및
    상기 제1 다이를 측방향으로 둘러싸는 제1 봉지재 ― 상기 제1 기판은 상기 격리 층과 상기 제1 봉지재 사이에 개재됨 ―
    를 포함하고,
    상기 제1 기판의 상부면은 상기 제1 봉지재의 상부면 및 상기 격리 층의 상부면과 동일한 높이인 것인, 패키지.
  10. 패키지 구조물을 제조하는 방법에 있어서,
    제1 다이의 제1 표면을 제2 다이에 본딩하는 단계 ― 상기 제1 다이는 제1 관통 비아를 포함함 ― ;
    상기 제1 다이 옆에 측방향으로 봉지재를 형성하는 단계;
    상기 제1 다이의 제2 표면에 제1 리세스를 형성하는 단계 ― 상기 제1 리세스는 상기 제1 관통 비아 주위로 연장됨 ― ; 및
    상기 제1 리세스에 격리 층을 형성하는 단계 ― 상기 격리 층은 상기 제1 다이에 의해 상기 봉지재로부터 분리됨 ―
    를 포함하는, 패키지 구조물을 제조하는 방법.
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