KR101759770B1 - 정렬 마크 설계를 위한 패키지 제조 방법 - Google Patents

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리시엔 후앙
시엔웨이 첸
칭웬 시아오
더창 예
신푸 정
첸후아 유
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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Abstract

패키지는 디바이스 다이, 디바이스 다이를 몰딩하는 몰딩 물질, 몰딩 물질을 관통하는 관통-비아(through-via), 및 몰딩 물질을 관통하는 정렬 마크를 포함한다. 재분배 라인(redistribution line)이 몰딩 물질의 한 측 상에 있다. 재분배 라인은 관통-비아에 전기적으로 커플링된다.

Description

정렬 마크 설계를 위한 패키지 제조 방법{A PACKAGE MANUFACTURING METHOD FOR ALIGNMENT MARK DESIGN}
기술분야
본 발명은 집적 회로에 관한 것이고, 보다 구체적으로는 패키지들을 위한 정렬 마크 설계에 관한 것이다.
우선권 주장 및 상호-참조
본 출원은 다음의 가출원된 미국 특허 출원인, 2014년 5월 29일 출원되고 발명의 명칭이 "Through Integrated Fan-out Via Alignment Mark Structure"인 출원 번호 제62/004,365호를 우선권으로 주장하며, 그에 의해 상기 출원은 인용에 의해 본원에 포함된다.
현재의 회로들의 제조는 통상적으로 몇 개의 단계들을 포함한다. 집적 회로들은 각각이 집적 회로들을 포함하는 다수의 복제된 반도체 칩들을 포함하는 반도체 웨이퍼 상에서 먼저 제조된다. 반도체 칩들은 이어서 웨이퍼로부터 절단되고 패키징된다. 패키징 프로세스들은 섬세한 반도체 칩들을 보호하고 내부 집적 회로들을 외부 핀들에 연결하기 위한 2개의 주요 목적들을 갖는다.
보다 많은 기능들에 대한 증가하는 수요와 함께, 2개 이상의 패키지들이 본딩되어 패키지의 집적 능력을 확장하는 패키지-온-패키지(Package-on-Package; PoP) 기술이 개발되었다. 높은 정도의 집적에 있어서, 결과적인 PoP 패키지의 전기적 성능은 컴포넌트들 간의 단축된 연결 경로들로 인해 개선된다. PoP 기술을 이용함으로써, 패키지 설계는 보다 플렉서블(flexible)해지고 덜 복잡하게 된다. 시장에 내놓기까지의 시간(time-to-market)이 또한 감소된다.
일본 공개특허공보 특개 2005-217071(2005.08.11 공개)
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의되어야 한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 14는 몇몇 실시예들에 따라 패키지들의 제조의 중간 단계들의 단면도들 및 상면도들이다.
도 15 내지 도 19는 몇몇 실시예들에 따라 관통-비아 및 정렬 마크들을 포함하는 예시적인 패키지들의 상면도들이다.
도 20은 몇몇 실시예들에 따라 패키지의 형성에 있어서의 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래 놓이는", "아래", "하위", "위에 놓이는", "상위" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향 외에도, 동작 또는 이용에 있어서 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술자들은 마찬가지로 상응하게 해석될 수 있다.
도 1 내지 도 14는 몇몇 실시예들에 따라 패키지의 제조의 중간 단계들의 단면도들 및 상면도들을 예시한다. 도 1 내지 도 14에 도시된 단계들은 또한 도 20에서 도시된 프로세스 흐름(300)에서 개략적으로 예시된다. 후속 논의에서, 도 20의 프로세스 단계들을 참조하여, 도 1 내지 도 14에서 도시된 프로세스 단계들이 논의된다.
도 1은 캐리어(20) 및 캐리어(20) 상에 형성되는 릴리즈 층(22)을 예시한다. 캐리어(20)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 캐리어(20)는 상면이 둥근 형상을 가질 수 있고 실리콘 웨이퍼의 크기일 수 있다. 예를 들어, 캐리어(20)는 8-인치 직경, 12-인치 직경 등을 가질 수 있다. 릴리즈 층(22)은 후속 단계들에서 형성될 위에 놓이는 구조들로부터 캐리어(20)와 함께 제거될 수 있는 폴리머-기반 물질(이를 테면, 라이트-투 히트 컨버젼(Light To Heat Conversion; LTHC) 물질)로 형성될 수 있다. 몇몇 실시예들에서, 릴리즈 층(22)은 에폭시-기반 열-릴리즈 물질로 형성된다. 다른 실시예들에서, 릴리즈 층(22)은 자외선(UV) 접착제로 형성된다. 릴리즈 층(22)은 액체로서 분사되고 경화될 수 있다. 대안적인 실시예들에서, 릴리즈 층(22)은 라미네이트 막이고, 캐리어(20) 상에 라미네이트된다. 릴리즈 층(22)의 상부 표면은 평평하게 되고 높은 정도의 동일-평면성(co-planarity)을 갖는다.
유전체 층(24)이 릴리즈 층(22) 상에 형성된다. 몇몇 실시예들에서, 유전체 층(24)은 폴리머로 형성되며, 이 폴리머는 또한 포토 리소그래피 프로세스를 이용하여 쉽게 패터닝될 수 있는 폴리벤족사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB) 등과 같은 광감성 물질일 수 있다. 대안적인 실시예들에서, 유전체 층(24)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 포스포실리케이트 유리(PhosphoSilicate Glass; PSG), 보로실리케이트 유리(BoroSilicate Glass; BSG), 붕소-도핑된 포스포실리케이트 유리(Boron-doped PhosphoSilicate Glass; BPSG) 등으로 형성된다.
도 2를 참조하면, 재분배 라인들(Redistribution Lines; RDL들)(26)이 유전체 층(24) 위에 형성된다. RDL들(26)은 또한, 이들이 디바이스 다이(36)(도 5a)의 배면측 상에 위치될 수 있기 때문에 배면측 RDL들로서 지칭된다. RDL들(26)은 RDL들(26B)을 포함할 수 있고, 형성된 경우, 후속적으로 형성된 정렬 마크들에 전기적으로 커플링될 RDL(들)(26A)을 포함할 수 있거나 포함하지 않을 수 있다. RDL들(26)의 형성은 유전체 층(24) 위에 시드 층(도시되지 않음)을 형성하고, 시드 층 위에 포토 레지스트와 같은 패터닝된 마스크(도시되지 않음)를 형성하고, 이어서 노출된 시드 층 상에서 금속 도금을 수행하는 것을 포함할 수 있다. 패터닝된 마스크 및 패터닝된 마스크에 의해 커버되는 시드 층의 부분들은 도 2에서와 같이 RDL들(26)을 남기도록 제거된다. 몇몇 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예를 들어, 물리적 기상 증착(Physical Vapor Deposition; PVD)을 이용하여 형성될 수 있다. 도금은 예를 들어, 무전해 도금을 이용하여 수행될 수 있다.
도 3을 참조하면, 유전체 층(28)이 RDL들(26) 상에 형성된다. 유전체 층(28)의 하부 표면은 RDL들(26) 및 유전체 층(24)의 상부 표면들과 접촉할 수 있다. 몇몇 실시예들에서, 유전체 층(28)은 PBO, 폴리이미드, BCB 등과 같은 광감성 물질일 수 있는 폴리머로 형성된다. 대안적인 실시예들에서, 유전체 층(28)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, PSG, BSG, BPSG 등으로 형성된다. 유전체 층(28)은 이어서 그 내부에 개구들(30)을 형성하도록 패터닝된다. 이에 따라 RDL들(26)은 유전체 층(28) 내의 개구들(30)을 통해 노출된다. 개구들(30)은 30B를 포함하고, 30A를 포함할 수 있거나 포함하지 않을 수 있다. 예를 들어, RDL들(26A)이 형성되지 않는 경우, 개구들(30A)도 또한 형성되지 않는다.
도 4a를 참조하면, 금속 포스트들(32)(32A 및 32B를 포함함)이 형성된다. 설명 전체를 통해, 금속 포스트들(32)은 대안적으로, 금속 포스트들(32)이 후속적으로 형성되는 몰딩 물질을 관통할 수 있기 때문에 관통-비아들(32)로서 지칭된다. 본 개시의 몇몇 실시예들에 따라, 관통-비아들(32)은 도금에 의해 형성된다. 관통-비아들(32)의 도금은 층(28) 위에 그리고 개구들(30) 내로 연장하는 블랭킷 시드 층(도시되지 않음)을 형성하고 포토 레지스트(도시되지 않음)를 형성 및 패터닝하고 포토 레지스트 내의 개구들을 통해 노출되는 시드 층의 부분들 상에 관통-비아들(32)을 도금하는 것을 포함할 수 있다. 포토 레지스트 및 포토 레지스트에 의해 커버된 시드 층의 부분들이 이어서 제거된다. 관통-비아들(32)의 물질은 구리, 알루미늄 등을 포함할 수 있다. 관통-비아들(32)은 막대(rod)의 형상을 갖는다. 관통-비아들(32)의 상면도 형상들은 원들, 직사각형들, 정사각형들, 6각형들 등일 수 있다.
관통-비아들(32)은 32A 및 32B를 포함한다. 도 4b는 관통-비아들(32A 및 32B)의 상면도를 예시한다. 몇몇 실시예들에서, 관통-비아들(32B)은 행들 및 열들로서 배열된다. 최외측 관통-비아들(32B)의 외측 경계들은, 이하 설계 영역(34)으로서 지칭될 영역(34)을 정의할 수 있다. 설계 영역(34)의 외측에는 관통-비아들(32B) 및 RDL이 형성되지 않을 것이고, 설계 영역(34)의 외측에는 디바이스 다이가 배치되지 않을 것이다. 관통-비아들(32B)은 관통-비아들(32B)의 대향하는 단부들 상에 전기적 상호-커플링 피처들(electrically inter-coupling features)을 위해 이용된다. 관통-비아들(32A)은 다른 한편으로, 정렬 마크들로서 이용되며, 그에 따라 때때로 정렬 마크들(32A)로서 지칭된다. 관통-비아들(32A)은 디바이스들 및 피처들의 전기적 커플링을 위해 이용되지 않을 수 있다.
본 개시의 몇몇 실시예들에 따라, 관통-비아들(32A)은 설계 영역(34) 외측에 배치된다. 대안적인 실시예들에 따라 관통-비아들(32A)은 또한 설계 영역(34) 내부에 배치될 수 있다. 몇몇 실시예들에서, 관통-비아들(32A)은 쉬운 식별을 위해 관통-비아들(32B)과 상이한 상면도 형상 및/또는 크기를 가질 수 있다. 예를 들어, 도 4b에서 도시된 바와 같이, 관통-비아들(32A)은 직사각형 또는 정사각형 상면도 형상을 갖는 반면에, 관통-비아들(32B)은 둥근 상면도 형상을 갖는다.
도 5a는 디바이스 다이들(36)의 배치를 예시한다. 디바이스 다이(36)는 접착막일 수 있는 다이-부착막(Die-Attach Film; DAF)(45)을 통해 유전체 층(28)에 접착된다. 디바이스 다이(36)는 그 내부에 로직 트랜지스터들을 포함하는 로직 디바이스 다이일 수 있다. 몇몇 예시적인 실시예들에서, 디바이스 다이(36)는 모바일 애플리케이션들 대해 설계된 다이이고, 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC) 다이, 트랜시버(TRX) 다이 등일 수 있다. 하나의 디바이스 다이(36)가 예시되지만, 더 많은 디바이스 다이들이 유전체 층(28) 위에 배치될 수 있다.
몇몇 예시적인 실시예들에서, 금속 필러(들)(38)(이를 테면, 구리 포스트)가 디바이스 다이(36)의 최상부 부분으로서 미리-형성되며, 여기서 금속 필러(38)는 디바이스 다이(36)에서 트랜지스터들과 같은 집적 회로 디바이스들에 전기적으로 커플링된다. 몇몇 실시예들에서, 폴리머가 이웃 금속 필러들(38) 간의 간극들을 충전하여 상부 유전체 층(40)을 형성하며, 상부 유전체 층(40)은 또한 패시베이션 층(42) 위에 있으며 패시베이션 층(42)에 접촉할 수 있다. 폴리머 층(40)은 몇몇 실시예들에서, PBO로 형성될 수 있다. 몇몇 실시예들에서, 패시베이션 층(42)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 또는 이들의 다중-층을 포함한다.
다음으로, 몰딩 물질(44)이 디바이스 다이(36) 상에 몰딩된다. 몰딩 물질(44)은 관통-비아들(32)과 디바이스 다이(36) 간의 간극들 및 이웃하는 관통-비아들(32)들 간의 간극들을 충전한다. 몰딩 물질(44)은 몰딩 화합물, 몰딩 언더필(molding underfill), 에폭시 또는 수지를 포함할 수 있다. 몰딩 물질(44)의 상부 표면은 금속 필러(38)의 상부 단부들보다 더 높다.
다음으로, 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 단계 또는 그린딩 단계(grinding step)와 같은 평탄화는 관통-비아들(32) 및 금속 필러(38)가 노출될 때까지 몰딩 물질(44)을 얇게 하도록 수행된다. 그린딩으로 인해, 관통-비아들(32)의 상부 단부들은 금속 필러들(38)의 상부 표면들과 실질적으로 평평(동일평면)하며, 몰딩 물질(44)의 상부 표면과 실질적으로 동일평면이다.
도 5b는 도 5a의 구조의 상면도를 개략적으로 예시한다. 디바이스 다이(36)의 배치에 있어서, 정렬 마크들(32A)은 디바이스 다이(36)가 원하는 위치에 배치되고, 디바이스 다이(36)가 그의 의도된 위치 및 방향으로부터 시프트하거나 회전하지 않는다는 것을 보장하기 위해 디바이스 다이(36)의 위치를 정렬시키는데 이용된다. 정렬은 정렬 마크들(32A)의 위치들에 대해 디바이스 다이(36)의 상대적 위치를 결정함으로써 수행된다.
도 5c는 상면도에서 둥근 형상을 갖는 캐리어(20) 상에 배치된 보다 많은 디바이스 다이(36) 및 관통-비아들(32)을 포함하는 상면도를 예시한다. 디바이스 다이들의 형성과 유사하게, 본 개시의 실시예들에 따라 형성되는 구조는, 각각이 디바이스 다이(36) 및 그의 주변의 관통-비아들(32)을 포함하는 복수의 패키지들로서 절단될 것이다. 디바이스 다이들(36) 각각의 배치는 동일한 패키지에서 대응하는 정렬 마크들(32A)에 대한 정렬을 통해 정렬될 수 있다.
도 6을 참조하면, 유전체 층(46)이 형성된다. 몇몇 실시예들에서, 유전체 층(46)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 대안적인 실시예들에서, 유전체 층(46)은 실리콘 질화물, 실리콘 산화물 등으로 형성된다. 개구들(48)은 관통-비아들(32B) 및 금속 필러들(38)을 노출하기 위해 유전체 층(46)에 형성된다. 개구들(48)의 형성은 포토리소그래피 프로세스를 통해 수행된다. 본 개시의 몇몇 실시예들에 따라, 어떠한 개구도 관통-비아들(32A)에 형성되지 않고, 이에 따라 관통-비아들(32A)은 노출되지 않는다. 대안적인 실시예들에서, 관통-비아들(32A)은 몇몇 개구들(48)을 통해 노출될 수 있다.
몇몇 실시예들에 따라, 개구들(48)의 형성은 또한 정렬 마크들로서 정렬 마크들(32A)을 이용하여 수행되어서, 개구들(48)은 각각의 관통-비아들(32) 및 금속 필러(38)에 대해 정확하게 정렬될 수 있다.
다음으로, 도 7을 참조하면, 재분배 라인들(RDL들)(50)이 금속 필러(38) 및 관통-비아들(32B)로의 연결을 위해 형성된다. RDL들(50)은 또한 금속 필러(38) 및 관통-비아들(32B)을 상호연결할 수 있다. RDL들(50)은 관통-비아들(32B) 및 금속 필러(38)에 전기적으로 연결하도록 개구들(48)을 통해 연장하는 비아는 물론 유전체 층(46) 위의 금속 트래이스들(금속 라인들)을 포함한다. 몇몇 실시예들에서, RDL들(50)은 도금 프로세스에서 형성되며, 여기서 RDL들(50) 각각은 시드 층(도시되지 않음) 및 시드 층 위의 도금된 금속 물질을 포함한다. 시드 층 및 도금된 물질은 동일한 물질 또는 상이한 물질들로 형성될 수 있다. RDL들(50)은 금속 또는 알루미늄, 구리, 텅스텐 및 이들의 합금들을 포함하는 금속 합금을 포함할 수 있다.
도 8을 참조하면, 유전체 층(52)이 RDL들(50) 및 유전체 층(46) 위에 형성된다. 유전체 층(52)은 유전체 층(46)의 물질들과 동일한 후보 물질들로부터 선택될 수 있는 폴리머를 이용하여 형성될 수 있다. 예를 들어, 유전체 층들(52)은 PBO, 폴리이미드, BCB 등을 포함할 수 있다. 대안적으로, 유전체 층(52)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비-유기 유전체 물질들을 포함할 수 있다. 개구(들)(54)는 또한 RDL들(50)을 노출하기 위해 유전체 층(52)에 형성된다. 개구들(54)의 형성은 포토리소그래피 프로세스를 통해 수행될 수 있다.
도 9는 개구(들)(54)(도 8)를 통해 RDL들(50)에 전기적으로 연결되는 RDL들(56)의 형성을 예시한다. RDL들(56)의 형성은 RDL들(50)을 형성하기 위한 것들과 유사한 방법들 및 물질들을 채택할 수 있다. RDL들(50 및 56)은 또한, 이들이 디바이스 다이(36)의 전면측 상에 위치되기 때문에 전면측 RDL들로서 지칭된다.
도 10에서 도시된 바와 같이, 폴리머일 수 있는 부가적인 유전체 층(57)이 RDL들(56) 및 유전체 층(52)을 커버하도록 형성된다. 유전체 층(57)은 또한 유전체 층들(46 및 52)을 형성하기 위해 이용된 동일한 후보 폴리머들로부터 선택된 폴리머일 수 있다. 개구(들)(57)는 이어서 RDL들(56)의 금속 패드 부분들을 노출하기 위해 유전체 층(57)에 형성된다.
도 11은 몇몇 예시적인 실시예들에 따라 언더-범프 야금술(Under-Bump Metallurgies; UBM들)(60) 및 전기 커넥터들(62)의 형성을 예시한다. UMB들(60)의 형성은 증착 및 패터닝을 포함할 수 있다. 전기 커넥터들(62)의 형성은 UMB들(60)의 노출된 부분들 상에 솔더 볼들을 배치하고, 이어서 솔더 볼들을 재유동하는 것을 포함할 수 있다. 대안적인 실시예들에서, 전기 커넥터들(62)의 형성은 RDL들(56) 위에 솔더 영역들을 형성하기 위한 도금 단계를 수행하고 이어서 솔더 영역들을 재유동하는 것을 포함한다. 전기 커넥터들(62)은 또한 도금을 통해 형성될 수 있는 금속 필러들 또는 금속 필러들 및 솔더 캡들을 또한 포함할 수 있다. 설명 전체에 걸쳐서, 디바이스 다이(36), 관통-비아들(32), 몰딩 물질(44) 및 몰딩 물질(44)의 대향하는 측들 상의 대응하는 RDL들 및 유전체 층들을 포함하는 결합된 구조는 패키지(100)로서 지칭될 것이며, 이는 둥근 상면도 형상을 갖는 합성 웨이퍼일 수 있다.
다음으로, 패키지(100)는 캐리어(20)로부터 분리된다. 접착 층(22)이 또한 패키지(100)로부터 제거된다. 결과적인 구조가 도 12에서 도시된다. 분리는 접착 층(22)을 분해하기 위해 접착 층(22) 상에 UV 광 또는 레이저와 같은 광을 프로젝팅함으로써 수행될 수 있다. 몇몇 실시예들에서, 패키지(100)는 접착제(66)를 통해 전기 커넥터들(62)이 향하는 캐리어(64)에 추가로 접착되며, 접착제(66)에 접촉할 수 있다.
테이프(68)가 이어서 노출되는 유전체 층(24)에 접착된다. 레이저 마킹은 이어서 식별 마크들(70)을 형성하기 위해 테이프(68) 상에서 수행된다. 식별 마크들(70)은 이에 따라 테이프(68) 내의 리세스들이고, 각각의 패키지의 식별 정보를 전달할 수 있다. 식별 마크들(70)은 문자, 숫자 또는 다른 식별 가능한 패턴들을 포함할 수 있다. 식별 마크들(70)의 형성은 레이저 드릴링(laser drilling)을 통해 수행될 수 있다.
도 13을 참조하면, 개구들(72)이 테이프(68) 및 유전체 층(24)에 형성되고, 이에 따라 RDL들(56)의 금속 패드 부분들이 개구들(72)에 노출된다. 개구들(72)의 형성은 레이저 드릴링 또는 포토 리소그래피 프로세스들을 통해 수행될 수 있다.
후속 단계들에서, 캐리어(64) 및 접착제(66)가 패키지(100)로부터 제거된다. 다이 절단 단계가 패키지(100)를, 각각이 디바이스 다이(36), 관통-비아들(32B) 및 정렬 마크들(32A)을 포함하는 복수의 패키지들(102)로 절단하도록 수행된다. 다이-절단 단계에서, 몇몇 실시예들에 따라, 커브들(kerves)(74)이 정렬 마크들(32A)과 떨어지게 유지된다. 이에 따라, 결과적인 패키지(102)는 정렬 마크들(32A) 및 관통-비아들(32B) 둘 다를 포함한다.
도 14를 참조하면, 패키지(102)와 다른 패키지(200)의 본딩을 예시한다. 몇몇 실시예들에 따라, 위에 놓이는 패키지(200)의 금속 패드들에 RDL들(26B)의 금속 패드들을 붙이는 본딩이 솔더 영역들(76)을 통해 수행된다. 몇몇 실시예들에서, 패키지(200)는, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 다이들, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이들 등과 같은 메모리 다이들일 수 있는 디바이스 다이들(202)을 포함한다. 메모리 다이들은 또한 몇몇 예시적인 실시예들에 따라 패키지 기판(204)에 본딩될 수 있다.
도 13 또는 도 14에서 도시된 바와 같은 패키지(102)에서, 정렬 마크들(32A)은 패키지(102 및 200)의 집적 회로 디바이스들로부터 전기적으로 절연될 수 있다. 정렬 마크들(32A)은 몇몇 실시예들에서 전기적으로 플로팅하게 될 수 있다. 몇몇 실시예들에 따라, 도 14에서 도시된 바와 같이, 관통-비아(들)(32A)은 RDL(들)(26A)과 같은 일부 금속 피처들에 물리적으로 연결될 수 있다. 대안적인 실시예들에서, 점선 영역(78)의 금속 피처들은 형성되지 않는다. 이는 도 2의 RDL(26A) 및 도 3의 개구(30A)를 형성하지 않음으로써 달성될 수 있다. 금속 피처들(RDL들(26A))이 형성되지 않을 때, 정렬 마크(32A)의 대향하는 전체 표면들(예시된 상부 표면 및 하부 표면)은 어떠한 전도성 피처와도 접촉하지 않는다. 또한, 각각의 정렬 마크(32A) 및 전체적으로 정렬 마크(32A)에 전기적으로 연결되는 모든 전도성 피처들(이를 테면, 있는 경우, RDL(26A))은 유전체 층들 및 몰딩 물질(44)에 의해 패키지(102) 내에서 완전히 절연될 수 있다.
도 15는 패키지(100)(도 13) 및 패키지(100) 내의 패키지들(102)의 상면도를 개략적으로 예시한다. (패키지(100)의 크기에 대한) 패키지(102)의 상대적 크기들은, 관통-비아들(32B) 및 정렬 마크들(32A)의 세부사항들을 보여주기 위해 과장된다. 도 15에서 도시된 바와 같이, 패키지들(102)은 절단 커브들이 통과해야 하는 영역들인 스크라이브 라인들(104)에 의해 서로 분리된다. 실제 커브들은 106으로서 예시되며 스크라이브 라인들(104)보다 더 좁다. 커브들(106) 및 스크라이브 라인들(104)의 폭들은, 패키지(100)의 절단시의 변동에 있어, 커브들(106)이 여전히 스크라이브 라인들(104) 내에 있도록 설계된다.
정렬 마크들(32A)은 스크라이브 라인들(104) 외부에 있으며, 이에 따라 절단되지 않을 것이다. 이는 유리할 수 있는데, 그 이유는 정렬 마크들(32A)이 디바이스 다이(36)(도 13)의 두께와 동일한 높이를 갖고, 더 큰 부피들을 가지며, 이에 따라 정렬 마크들(32A)이 절단 프로세스에 악영향을 미칠 수 있기 때문이다. 다른 한편, 정렬 마크들(32A)은 설계 영역(34) 외부에 있고, 그에 따라 정렬 프로세스 동안 쉽게 식별될 수 있다.
몇몇 실시예들에 따라, 직경(D1)(또는 관통-비아들(32B)의 길이 또는 폭)은 약 150㎛ 내지 약 300㎛의 범위에 있다. 정렬 마크들(32A)의 길이(L1) 및 폭(W1)은 약 100㎛ 내지 약 300㎛ 범위에 있다. 정렬 마크들(32A)과 스크라이브 라인들(104) 간의 거리(D2 및 D3)는 정렬 마크들(32A)의 각각의 길이(L1) 및 폭(W1) 이상이다. 그러나 설명 전체에 걸쳐 인용된 값들은 단지 예들이며, 상이한 값들로 변경될 수 있다는 것이 인지된다.
도 15에서 도시된 실시예들에서, 패키지들(102) 각각에서, 대각선으로 배치되는 2개의 정렬 마크들(32A)이 있으며, 여기서 정렬 마크들(32A)은 패키지(102)의 대향하는 코너들에 인접하다. 도 16은 대안적인 실시예들에 따라 패키지(102)의 상면도를 예시하며, 여기서 2개의 정렬 마크들(32A)은 패키지(102)의 2개의 코너들에 인접하게 형성되고, 2개의 코너들은 패키지(102)의 동일한 에지에 의해 형성되는 이웃하는 코너들이다. 도 17의 실시예들에서, 정렬 마크들(32A)은 패키지(102)의 4개의 코너들 각각에 인접하게 형성된다.
도 18은 패키지(102)가 둘 이상의 디바이스 다이들을 포함하는 또 다른 대안적인 실시예들에 따른 패키지(102)의 상면도를 예시한다. 예를 들어, 예시된 예시적인 패키지(102)에서, 각각이 링(ring)을 형성하는 복수의 관통-비아들(32B)에 의해 둘러싸이는 2개의 디바이스 다이들(36)이 있다. 합쳐진 설계 영역(34)은 내부에 양자의 디바이스 다이들(36) 및 각각의 둘러싸는 관통-비아들(32B)을 포함한다. 정렬 마크들(32A)은 재차 합쳐진 설계 영역(34) 외부에 배치된다.
도 18에서, 2개의 디바이스 다이들(36)은 각각의 패키지(102)의 에지와 나란히 직선을 따라 정렬된다. 도 19는 디바이스 다이들(36)이 오정렬된 패키지(102)의 상면도를 예시한다. 이들 실시예들에서, 설계 영역(34)은 단순히 직사각형 영역이 아니다. 오히려, 설계 영역(34)은 서로 합쳐진 2개의 직사각형 영역들이다.
도 15 내지 도 19 각각에서, 정렬 마크들(32A)은 또한 각각의 패키지들(102)의 형성에 있어 정렬을 위해 이용된다. 정렬 프로세스는 도 6 및 도 7을 참조하면 발견될 수 있다.
도 20은 도 1 내지 도 14의 프로세스들에 대한 프로세스 흐름(300)을 개략적으로 예시한다. 프로세스 흐름은 본 명세서에서 간략히 논의된다. 프로세스 흐름의 세부사항들은 도 1 내지 도 14의 논의에서 발견될 수 있다. 단계(302)에서, 배면측 RDL들(26)이 도 1 내지 도 3에서 도시된 바와 같이 캐리어 상에 형성된다. 도 20의 프로세스 흐름의 단계(304)에서, 관통-비아들(32B) 및 정렬 마크들(32A)이 배면측 RDL들(26)에 연결하도록 형성되고, 각각의 형성 프로세스는 도 4a 및 도 4b에서 예시된다. 도 20의 프로세스 흐름의 단계(306)에서, 디바이스 다이(36)가 배치되고, 각각의 형성 프로세스가 도 5a, 도 5b 및 도 5c에서 예시된다. 디바이스 다이(36)의 배치는 정렬을 위한 정렬 마크들(32A)을 이용하여 수행된다. 도 20의 프로세스 흐름의 단계(308 및 310)에서, 전면측 RDL들(50 및 56)이 형성되고, 각각의 형성 프로세스는 도 6 내지 도 9에서 예시된다. 하부 유전체 층의 개구들의 형성은 또한 정렬을 위해 정렬 마크들(32A)을 이용하여 수행된다. 도 20의 프로세스 흐름의 단계(312)에서, UMB들(60) 및 솔더 영역들(62)이 형성되고, 각각의 형성 프로세스는 도 10 및 도 11에서 예시된다. 도 20의 프로세스 흐름의 단계(314)에서, 테이프(68)가 각각의 패키지의 배면측에 접착되고, 각각의 형성 프로세스는 도 12에서 예시된다. 도 20의 프로세스 흐름의 단계(316)에서, 개구들이 형성되고, UBM들 및 솔더 영역들이 형성된다. 패키지들은 절단되고, 추가의 본딩 프로세스가 수행된다. 각각의 형성 프로세스는 도 13 및 도 14에서 예시된다.
본 개시의 실시예들은 몇몇 유리한 피처들을 갖는다. 복수의 패키지들 각각에 대한 정렬 마크들을 형성함으로써, 디바이스 다이들은 정확하게 배치될 수 있다. 관통-비아들에 대한 디바이스 다이들의 시프트 및 회전은 이에 따라 실질적으로 제거되거나 적어도 감소된다. 또한, 정렬 마크들은 (전기 연결을 위한) 관통-비아가 형성되는 것과 동시에 형성되고, 이에 따라 추가의 제조 비용이 초래되지 않는다.
본 개시의 몇몇 실시예들에 따라, 패키지는 디바이스 다이, 디바이스 다이를 몰딩하는 몰딩 물질, 몰딩 물질을 관통하는 관통-비아(through-via), 및 몰딩 물질을 관통하는 정렬 마크를 포함한다. 재분배 라인(redistribution line)이 몰딩 물질의 한 측 상에 있다. 재분배 라인은 관통-비아에 전기적으로 커플링된다.
본 개시의 대안적인 실시예들에 따라, 패키지는 디바이스 다이의 표면에 있는 금속 필러를 포함하는 디바이스 다이, 디바이스 다이를 둘러싸는 복수의 관통-비아들, 및 정렬 마크를 포함한다. 정렬 마크는 전기적으로 플로팅된다. 몰딩 물질은 디바이스 다이, 정렬 마크 및 복수의 관통-비아들을 몰딩한다. 제 1의 복수의 재분배 라인들이 몰딩 물질의 제 1 측 상에 있다. 제 2의 복수의 재분배 라인들이 몰딩 물질의 제 2 측 상에 있고, 제 2 측은 제 1 측에 대향한다. 제 1의 복수의 재분배 라인들은 복수의 관통-비아들을 통해 제 2의 복수의 재분배 라인들에 전기적으로 커플링된다.
본 개시의 다른 대안적인 실시예들에 따라, 방법은 관통-비아 및 정렬 마크를 동시에 형성하는 단계는 물론 관통-비아 및 정렬 마크에 인접하게 디바이스 다이를 배치하는 단계를 포함한다. 배치하는 단계는 정렬을 위해 정렬 마크를 이용하여 수행된다. 이 방법은 추가로 관통-비아, 정렬 마크 및 디바이스 다이를 몰딩 물질로 몰딩하는 단계, 및 관통-비아, 정렬 마크, 및 디바이스 다이의 금속 필러를 노출하도록 평탄화를 수행하는 단계를 포함한다. 복수의 재분배 라인들이 디바이스 다이의 금속 필러 및 관통-비아에 전기적으로 연결하도록 형성된다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 패키지를 제조하기 위한 방법에 있어서,
    제1 유전체 층을 형성하는 단계;
    관통-비아 및 정렬 마크를 동시에 형성하는 단계로서,
    상기 제1 유전체 층 위에 포토 레지스트를 도포하고 패터닝하는 단계;
    상기 제1 유전체 층 위에 상기 관통-비아 및 상기 정렬 마크를 형성하기 위해 도금을 수행하는 단계로서, 상기 관통-비아의 동일한 금속 재료가 상기 제1 유전체 층 내로 더 충전되는 것인, 상기 도금을 수행하는 단계; 및
    상기 포토 레지스트를 제거하는 단계를 포함하는, 상기 관통-비아 및 정렬 마크 동시 형성 단계;
    상기 관통-비아 및 상기 정렬 마크에 인접하게 디바이스 다이를 배치하는 단계로서, 상기 배치하는 단계는 정렬을 위해 상기 정렬 마크를 이용하여 수행되는 것인, 상기 디바이스 다이 배치 단계;
    상기 관통-비아, 상기 정렬 마크 및 상기 디바이스 다이를 몰딩 물질 내에 몰딩하는 단계;
    상기 관통-비아 및 상기 정렬 마크를 노출시키기 위해 평탄화를 수행하는 단계; 및
    상기 관통-비아에 전기적으로 연결되는 제1 복수의 재분배 라인들을 형성하는 단계를 포함하는 패키지를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 제1 복수의 재분배 라인들을 형성하는 단계 전에, 상기 몰딩 물질, 상기 디바이스 다이, 상기 관통-비아 및 상기 정렬 마크를 커버하도록 제2 유전체 층을 형성하는 단계; 및
    상기 관통-비아를 노출하는 개구들을 형성하는 단계를 포함하고,
    상기 제1 복수의 재분배 라인들은 상기 관통-비아로의 연결을 위해 상기 개구들 내로 연장하고, 상기 개구들을 형성하는 단계는 정렬을 위해 상기 정렬 마크를 이용하여 수행되는 것인 패키지를 제조하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 제1 복수의 재분배 라인들을 형성하는 단계 이후에, 상기 정렬 마크는 상기 제2 유전체 층에 의해 커버되도록 남겨지는 것인, 패키지를 제조하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 평탄화는 상기 디바이스 다이의 금속 필러가 노출되게 하고, 상기 제1 복수의 재분배 라인 중 하나가 상기 금속 필러에 전기적으로 연결되는 것인, 패키지를 제조하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 제1 복수의 재분배 라인들을 형성하는 단계 이후에, 상기 몰딩 물질을 복수의 패키지들 중 동일한 패키지 내에 상기 디바이스 다이, 상기 정렬 마크, 및 상기 관통-비아를 갖는 복수의 패키지들로 분리하기 위한 절단 프로세스를 수행하는 단계를 더 포함하는 패키지를 제조하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 절단 프로세스 이후에, 상기 정렬 마크는 전기적으로 플로팅(floating)하게 남겨지는 것인, 패키지를 제조하기 위한 방법.
  7. 패키지를 제조하기 위한 방법에 있어서,
    제1 재분배 라인 및 제2 재분배 라인을 형성하는 단계;
    상기 제1 재분배 라인 및 상기 제2 재분배 라인 각각 위에, 상기 제1 재분배 라인 및 상기 제2 재분배 라인 각각에 연결된 관통-비아 및 정렬 마크를 형성하는 단계;
    디바이스 다이, 상기 관통-비아, 및 상기 정렬 마크를 인캡슐레이팅(encapsulating) 물질 내에 인캡슐레이팅하는 단계;
    상기 관통-비아, 상기 정렬 마크, 및 상기 디바이스 다이의 전도성 피처들을 노출시키도록 상기 인캡슐레이팅 물질에 평탄화를 수행하는 단계;
    상기 인캡슐레이팅 물질 위에 유전체 층을 형성하는 단계;
    개구들을 형성하기 위해 상기 유전체 층을 패터닝하는 단계로서, 상기 정렬 마크는 상기 관통-비아 및 상기 디바이스 다이의 전도성 피처들 중 각각의 것들에 대해 상기 개구들을 정렬하기 위해 사용되는 것인, 패터닝하는 단계;
    상기 디바이스 다이의 전도성 피처들 및 상기 관통-비아에 전기적으로 커플링되도록 제1 복수의 재분배 라인들을 형성하는 단계; 및
    상기 제1 재분배 라인에 전기적으로 커플링된 전기적 커넥터를 형성하는 단계를 포함하고,
    상기 전기적 커넥터가 형성된 후, 상기 제2 재분배 라인의 제1 측은 정렬 마크에 전기적으로 연결되고, 상기 제1 측에 대향하는 상기 제2 재분배 라인의 제2 측은 유전 물질과 완전히 접촉하는 것인, 패키지를 제조하기 위한 방법.
  8. 제7항에 있어서, 상기 정렬 마크는 상기 관통-비아의 상면도 패턴과 상이한 상면도 패턴을 갖는 것인, 패키지를 제조하기 위한 방법.
  9. 제7항에 있어서,
    상기 패키지는 복수의 관통-비아들을 포함하고, 상기 복수의 관통-비아들 각각은 상기 인캡슐레이팅 물질의 대향하는 측들의 피처들을 전기적으로 상호 연결하고, 상기 복수의 관통-비아들은 설계 영역을 정의하고, 상기 디바이스 다이는 상기 설계 영역 내에 있고, 상기 정렬 마크는 상기 설계 영역 외부에 있는 것인, 패키지를 제조하기 위한 방법.
  10. 패키지를 제조하기 위한 방법에 있어서,
    제1 재분배 라인 및 제2 재분배 라인을 형성하는 단계;
    상기 제1 재분배 라인 및 상기 제2 재분배 라인을 커버하는 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층에 제1 비아 및 제2 비아 -상기 제1 비아 및 상기 제2 비아는 상기 제1 재분배 라인 및 상기 제2 재분배 라인과 각각 접촉하는 것임 -를 형성하는 단계;
    상기 제1 비아 및 상기 제2 비아와 각각 접촉하는 관통-비아 및 정렬 마크를 동시에 형성하는 단계;
    디바이스 다이, 상기 관통-비아, 및 상기 정렬 마크를 인캡슐레이팅(encapsulating) 물질 내에 인캡슐레이팅하는 단계;
    상기 인캡슐레이팅 물질의 제1 측에 제1 복수의 재분배 라인들을 형성하는 단계로서, 상기 제1 복수의 재분배 라인들을 형성하는 단계는 정렬을 수행하기 위해 상기 정렬 마크를 이용하는 단계를 포함하는 것인, 형성하는 단계;
    상기 인캡슐레이팅 물질의 제2 측에 제2 복수의 재분배 라인들을 형성하는 단계로서, 상기 제2 측은 상기 제1 측에 대향하고, 상기 제1 복수의 재분배 라인들은 상기 복수의 관통-비아들을 통해 상기 제2 복수의 재분배 라인들에 전기적으로 커플링되고, 상기 제2 복수의 재분배 라인이 형성된 후 상기 정렬 마크는 전기적으로 플로팅되는 것인, 패키지를 제조하기 위한 방법.
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