JP4344952B2 - 電子デバイスおよびその製造方法 - Google Patents

電子デバイスおよびその製造方法 Download PDF

Info

Publication number
JP4344952B2
JP4344952B2 JP2005514495A JP2005514495A JP4344952B2 JP 4344952 B2 JP4344952 B2 JP 4344952B2 JP 2005514495 A JP2005514495 A JP 2005514495A JP 2005514495 A JP2005514495 A JP 2005514495A JP 4344952 B2 JP4344952 B2 JP 4344952B2
Authority
JP
Japan
Prior art keywords
insulating resin
resin layer
main surface
layer
chip component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005514495A
Other languages
English (en)
Other versions
JPWO2005034231A1 (ja
Inventor
真司 渡邉
幸雄 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2005034231A1 publication Critical patent/JPWO2005034231A1/ja
Application granted granted Critical
Publication of JP4344952B2 publication Critical patent/JP4344952B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、電子デバイスおよびその製造方法に関し、特にフリップチップ方式によって半導体チップを配線基板へ実装した構造とその実装方法に関するものである。
従来、半導体チップと配線基板とのフリップチップ方式による接続構造では、接続部の信頼性の問題が重要な課題の一つとなっている。
この信頼性向上手段として、通常、半導体チップと配線基板との間に封止樹脂を注入することで接続部への応力を緩和する手段がとられている。樹脂による封止方法としては、半導体チップを配線基板上へフリップチップ実装した後に、液状の樹脂を流し込み硬化させるアンダーフィル方法が主流であった（例えば、特開２０００−１５６３８６号公報参照：第１の従来例）。
この第１の従来例の液状のアンダーフィル樹脂を後から注入するフリップチップ実装方法について、図１Ａ〜図１Ｃを参照して説明する。図１Ａに示すように、配線基板は、絶縁層１２上に形成された配線パターン２と、配線パターン２を覆うソルダーレジスト３から構成されており、一般的に、これら絶縁層１２と配線パターン２とを多層に積み重ねた構造がとられている。
半導体チップの実装工程では、図１Ｂに示すように、半導体チップ４の回路面上に配されたパッド（電極）上にバンプ５を形成し、配線基板上の配線パターン２の露出部分と半導体チップ４のバンプ５とを位置合わせして接合する。
図１Ｃに示す次工程では、半導体チップ４と配線基板との間隙に、液状樹脂を注入し硬化させて半導体硬化させて半導体チップ４を封止するアンダーフィル１７を形成してフリップチップ実装構造の半導体パッケージを完成させる。
しかしながら、このようなアンダーフィル樹脂を後から注入する第１の従来例では、接続手段として金属拡散接合、金属溶融接合、金属含有樹脂ペーストによる接合等の種々の手段が用いられており、何れの工法においても、実装時に半導体チップおよび配線基板に熱を加える。そのため、特に配線基板に有機基板を用いる場合、実装後の温度が低下する際に半導体チップと配線基板の熱膨張係数の差に起因する応力が接続部に集中することから、接続部が破壊しやすい、あるいは信頼性の向上が困難である等の課題があった。
他の製造工法としては、樹脂を予め配線基板上に塗布しておき、半導体チップ実装時にチップ加圧により半導体チップ上に形成されたバンプと配線基板上に形成されたパッドとが接触させた状態を保ちつつ、半導体チップと配線基板間の樹脂を接合と同時に硬化する工法が提案されている（例えば、特開平４−８２２４１号公報参照：第２の従来例）。
この第２の従来例の工法の製造方法について、図２Ａ、２Ｂを参照して説明する。まず、図２Ａに示すように、配線基板上の半導体チップ搭載個所に液状樹脂１７ａを供給する。樹脂の供給には、エア式のディスペンス装置が使われるのが一般的である。
そして、バンプ５が形成された半導体チップ４を、吸着穴１９を有する実装ツール１８によって吸着把持し、配線基板の配線に半導体チップ４の位置合わせを行う。次いで、図２Ｂに示すように、半導体チップ４を吸着把持させたまま実装ツール１８を降下させ、バンプ５と配線パターン２を接触させる。そしてその状態を保ちつつ、半導体チップ４を加熱・加圧して、バンプ−配線間を接続するとともに半導体チップと配線基板間の樹脂を硬化させてアンダーフィル１７を形成する。この第２の従来例でも、実装時の熱によって基板が膨張することは変わらないが、常温に戻った際の基板収縮に伴う応力は、アンダーフィル１７に分散されることから、前述の実装後に樹脂を注入・硬化させる工法の課題である半導体チップと配線基板の熱膨張係数差に起因する接続不良は抑制できる。さらに、バンプ５と配線基板の配線と接触のみによる低温化接続が可能であるという特徴も有している。しかしながら、近年では携帯端末機器での半導体装置の薄型化要求が厳しく、半導体チップ単体の薄型化が必須となってきており、チップの厚みが薄くなるに伴って実装時に半導体チップ実装装置の実装ツールに樹脂が這い上がり、ツールに樹脂が固着するという問題が顕著化している。
近年の電子機器の高性能化・高機能化に伴い、高周波化・高密度化の要求は益々高まっている。特に携帯電話、無線ＬＡＮ等の多大なノイズ発生の伴うアナログ回路が混在した電子機器や、高クロック化が進むパソコンのマザーボード等においては、配線基板内の配線に伝わるノイズは、そのノイズレベルによっては機能障害を引き起こす。そのため、如何にノイズを低減あるいは遮蔽するかが重要な課題となっている。
そこで、このノイズの影響を低減する目的で、コア層配線層に電源・グランドパターンを配すとともに、最外配線層についても可能な限りグランドに接続したベタパターンを配す手法が活用されている。この従来技術による半導体チップの実装例について、図３Ａ、３Ｂを用いて説明する。図３Ａは、最上層配線層の平面図であり、図３Ｂは半導体チップの実装部近傍の断面図である。半導体チップ４のバンプは、最上層配線層に形成されたパッド２０に接続され、配線パターン２を介してビアホールランド２１に接続されている。また、最上層配線層には、前述したノイズの影響低減を目的としたグランドパターン２ａがベタパターンにて形成されている。配線基板の内層には、パッド２０に接続された半導体チップ４からの信号を伝達する配線パターン２が形成されており、配線基板内ではこれらの配線パターンを介して他の電子部品の端子と接続される。ここで、他の電子部品と接続される配線パターン２は、最上層に設けられたグランドパターン２ａの下層を通すことで前述のノイズの影響を低減している。
複数配線層を有する配線基板内の配線パターンの層間接続は、ビアホール２２を介して行われ、個々の配線パターンはビアホール２２を通して内層配線層を通り、再度ビアホールを介して表層に引き出され、他の部品の該当端子と接続される。
また、従来の実装方法により半導体チップを積層して従来の実装方法により製造したＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の例を図４Ａ、４Ｂに示す。図４Ａは、最上層配線層の平面図であり、図４Ｂは従来のＢＧＡの断面図である。図３Ａ、３Ｂに示した場合と同様に、半導体チップ４のバンプは、最上層配線層に形成されたパッド２０、配線パターン２を介してビアホールランド２１に引き出され、ビアホール２２を介して下層配線へ落とされる。最上層の絶縁層１２の外周部には、ワイヤボンディングのためのパッド２３が形成されている。半導体チップ４上には他の半導体チップ１６がフェースアップ状態で搭載されており、他の半導体チップ１６の電極（図示なし）とパッド２３間はボンディングワイヤ２４により接続されている。
図１Ａ〜１Ｃに示した第１の従来例の製造工法では、特に配線基板に有機系材料を絶縁層として用いる場合において、半導体チップの熱膨張係数が約２〜３ｐｐｍ／℃であるのに対し、有機配線基板のそれは約１０〜５０ｐｐｍ／℃と非常に大きな差があり、実装時の加熱後、チップの収縮量の５倍以上の量の配線基板収縮が発生するため、接合部に大きな応力集中が発生する。この応力集中は、チップ上の電極に形成されたバンプと電極間での破壊、電極の破壊、更にはバンプと配線基板上のパッドとの接続界面破壊等の種々の接合部破壊や信頼性低下を引き起こすという問題がある。また、これらの不良は熱膨張係数の差に起因しているため、チップサイズが大きい程これらの不良の発生率は上昇する傾向にあり、特に、バンプがチップ周辺のみに配されたペリフェラル構造の大型チップへの採用は非常に困難となる。
次に、図２Ａおよび２Ｂに示した第２の従来例の製造工法における課題について説明する。この方法においても、実装時の熱により基板が膨張することは変わらない。しかし、半導体チップ実装時に、実装ツールでチップを把持したまま樹脂を硬化させることから、常温に戻った際の基板収縮に伴う応力が樹脂で分散され、前述の実装後に樹脂を封入する工法の課題である半導体チップと配線基板の熱膨張係数差に起因する接続不良を抑制できるという特徴を有している。しかしながら、近年では携帯端末機器での半導体装置の薄型化要求が激しく、半導体チップ単体の薄型化が必須となってきており、チップの厚みが薄くなるに伴って実装時に半導体チップ実装装置のチップ吸着ツールに樹脂が這い上がり、ツールに樹脂が固着するという問題が顕在化している。これは、配線基板上に事前に塗布した樹脂が、半導体チップを加圧・加熱する工程中に押し出され、チップ周囲にはみ出してくる際、チップの側面から樹脂が這い上がりチップを吸着・加圧している実装装置の加熱されたツールへ接触し、硬化するに至り、次回以降の実装が不可能となるという問題を生じさせる。
この問題が生じる理由を、図５の薄型チップを実装ツールで吸着した状態の模式図を用いて説明する。実装ツール１８は、樹脂が吐出量ばらつきにより半導体チップ４の上面まで這い上がった場合を考慮し、半導体チップ４よりも十分小さく設定されている。しかしながら、半導体チップ４のチップ厚が十分薄い場合、図１８のように実装ツールがバンプ５形成部よりも小さいと、実装ツール１８により半導体チップ４を加圧する際、チップが割れるという問題が発生する。そのため、薄型チップの場合には、実装ツール１８のサイズを少なくともバンプ５を包含するサイズまで大きくする必要があり、チップ上面まで這い上がった樹脂が実装ツールに付着・硬化する確率は大幅に上昇する。
更に、チップ厚が薄い分、樹脂の這い上がりもシビアになるため、樹脂の吐出量のばらつきを極限まで抑える必要がある。一般にチップ厚が０．１５ｍｍ以下となると、液状樹脂では樹脂量のコントロールが難しく対応が困難となることが知られている。
上記した、樹脂の実装ツールへの固着防止、樹脂の適量制御という観点から、フィルム状の樹脂材料が提唱されており、熱硬化型、熱可塑型、あるいは熱硬化・熱可塑混合型等の種々の樹脂材料が検討されている。しかしながら、アンダーフィル用途のフィルム状樹脂材料は、フィルム形態特有の課題、例えばフィルム樹脂を配線基板上に貼り付ける際の貼り付け性、気泡の発生、本硬化後の接続信頼性等、多くの課題を抱えている。これらフィルム形態の樹脂は、未だ開発途上であるというばかりでなく、非常に材料価格が高価であるという課題も有している。しかも、フィルムタイプの樹脂材料を採用する場合には、従来の樹脂のディスペンス装置が使用できず、新たにフィルム貼り付け機を設備投資しなければならないという課題も有しており、製造コストの低減も大きな課題となっている。
次に、従来の実装方法により製作した電子デバイスの構造上の問題点について説明する。基板表層配線への部品を実装する従来の実装構造においては、図３Ａ、３Ｂ、４Ａおよび４Ｂに示されるように、多くの信号線を内層配線層に落とす必要があり、層間接続のためのビアホールを介して表層配線と内層配線とを接続していた。そのため、一般的な数百ピンクラスの半導体チップを実装する場合においても、膨大な数のビアホールが必要となる。特に、図３Ａおよび３Ｂに示される従来例のように、高周波化に対応するため基板の最上層にグランドパターンを形成した構造の場合にはより顕著であり、ほぼ全ての信号線を内層に落とさなければならないことになる。
ここで、ビアホールランド径は先端レベルにおいても２００μｍ程度のサイズが必要であり、ビアホール数が増加すればする程、ビアホールによる配線層を占める面積が増加する。そのため、配線エリアが制限されたり迂回配線が余儀なくされたりすることから配線の引き回しが非常に困難となり、場合によっては配線層数を増やさなければならず、配線長も更に増加することとなる。よってビアホール数のミニマム化は、高周波化への大きな課題となっている。
更にビアホール数の増加は、最上層でのビアホール配置エリア／配線エリアの占有率の上昇も引き起こすことから、部品同士の実装間隔への制約も大きくなり、部品の高密度実装の面においても大きな弊害となっている。例えば、図４Ａ、４Ｂに示されるＢＧＡでは、ボンディングパッドが半導体チップ１６から離れた位置に配置されることから、ボンディングワイヤ長が長くなると共にチップサイズでのパッケージングが困難となる。
また、コスト面においても、ビアホール形成はレーザ等による絶縁層の個別穴開けが主流であり、当然ながらビアホール数が増加するに比例して加工数が増加するため、基板製造費は上昇する。層数増も大きなコストアップ要因となっている。
一方、信頼性面から見た場合にも、ビアホールは配線基板において最も破壊しやすい箇所であり、製造ばらつき等による品質面からもビアホール数は少なければ少ないほど望ましく、信頼性面でもビアホールの増加は不利となる。
本発明の目的は、第１に、実装後の半導体チップと配線基板の熱膨張係数差に起因する接続部破壊を抑制することであり、第２に、封止樹脂の這い上がりによって実装ツールへ樹脂が固着するのを防止することであり、第３に、実装工程での樹脂材料供給を不要ならしめることであり、第４に、ビアホール数を最小限に抑えることであり、第５に、高周波化に対応すべく伝送線路長を最短化することであり、第６に、デバイスの信頼性を向上させることであり、第７に、低コストで電子デバイスを製造できるようにすることであり、第８に、電子デバイスの薄型化・小型化を実現できるようにすることである。
上記の目的を達成するため、本発明の電子デバイスは、第１主面および第２主面を有する絶縁樹脂層と、絶縁樹脂層の第２主面側に配置された第１の配線層とを有する配線基板と、絶縁樹脂層の第１主面上に形成された第２の配線層と、下面に突起電極を有し、配線基板に実装されたチップ部品と、を有する。チップ部品の下面と少なくとも側面の一部とは絶縁樹脂層に接し、チップ部品の上面が絶縁樹脂層の第１主面側に露出する態様にて、絶縁樹脂層がチップ部品を保持し、チップ部品の突起電極が第１の配線層と接続されており、チップ部品が絶縁樹脂層の第１主面より突出している。
換言すると、本発明によれば、第１主面および第２主面を有する絶縁樹脂層と、絶縁樹脂層の第２主面側に配置された第１の配線層とを有する配線基板に突起電極を有するチップ部品を実装してなる電子デバイスにおいて、チップ部品が絶縁樹脂層へその第１主面側から絶縁樹脂層内へ進入しチップ部品の突起電極が絶縁樹脂層を貫通して第１の配線層と接続していることを特徴とする電子デバイス、が提供される。
また、上記の目的を達成するため、本発明によれば、第１主面および第２主面を有する絶縁樹脂層と、絶縁樹脂層の第２主面側に配置された第１の配線層および第１の主面側に形成された第２の配線層とを有する配線基板と、突起電極を有するチップ部品とを用意する工程と、チップ部品を絶縁樹脂層へその第１主面側から押圧して押し込む工程と、チップ部品の突起電極を絶縁樹脂層を貫通させて第１の配線層に接続させるとともに、チップ部品の少なくとも突起電極の形成面を絶縁樹脂層の樹脂にて封止し、かつチップ部品を絶縁樹脂層の第１主面より突出させる工程とを有する電子デバイスの製造方法、が提供される。
本発明によれば、半導体チップを配線基板にフリップチップ実装する方法において、半導体チップの端子に形成された突起電極であるバンプを配線基板の絶縁樹脂層を貫通させ、内層配線層に形成された接続パッドと突起電極とを接続させる方法を採用することにより、樹脂を後から注入・硬化させる工法で課題となる実装後の半導体チップと配線基板の熱膨張係数差に起因する接続部破壊を抑制することができる効果と、半導体チップ実装前に供給するアンダーフィル材として液状樹脂を適用する際に課題であった樹脂の這い上がりによる実装ツールへの樹脂固着を防止できる効果とを同時に実現できる。
更に、半導体チップの封止を目的とする樹脂材料を配線基板の材料により構成していることから、実装工程での樹脂材料供給が不要であり、樹脂材料費、樹脂供給・キュア等の工程加工費、また、それに付随する設備投資が不要となり、実装コストを大幅に削減できる。
また、本実装構造では、半導体チップが配線基板に埋め込まれた構造をとることが可能であり、薄型・小型の半導体パッケージや、埋め込まれたチップ上に他の部品を実装する３次元の高密度実装構造が可能な電子部品基板をも実現可能とすることができる。
また、電子部品の電極を直接内層パターンに接続する実装構造を採用したことにより、ビアホール数を大幅に削減できる。これに伴って、本発明によれば、以下の効果を享受することができる。
（１）配線エリアの確保が可能となり、特性を考慮した配線引き回しが容易となる。
（２）伝送線路長、フライングワイヤ長のミニマム化が可能となる。
（３）ビアホール数削減に伴う基板製造費低減、配線層の層数低減による薄型化・基板の低価格化が実現できる。
（４）小型化（基板の小型化・薄型化・部品の実装密度向上）が実現できる。
（５）信頼性の向上を図ることができる。
第１の従来例による実装方法を説明する、配線基板の断面図である。 第１の従来例による実装方法を説明する、配線基板上へ半導体チップを接合した状態での断面図である。 第１の従来例による実装方法を説明する、配線基板上に接合した半導体チップと配線基板との間にアンダーフィルを形成した状態での断面図である。 第２の従来例による実装方法を説明する、半導体チップを配線基板上に接合する前の、配線基板に液状樹脂を塗布した状態での断面図である。 第２の従来例による実装方法を説明する、半導体チップを配線基板上に接合した状態での断面図である。 最上層にグランドパターンを有する従来の配線基板の、最上配線層の平面図である。 図３Ａに示す配線基板に半導体チップを実装した状態での断面図である。に従来法によりフリップチップを実装した状態を示す平面図と断面図である。 従来のＢＧＡに用いる配線基板の平面図である。 図４Ａに示す配線基板を用いた従来のＢＧＡの断面図である。 薄い半導体チップを実装ツールで吸着把持した状態を示す模式図である。 本発明の第１の実施の形態を示す、配線基板の断面図である。 本発明の第１の実施の形態を示す、配線基板に半導体チップを実装した状態での断面図である。 本発明の第２の実施の形態を示す、配線基板の断面図である。 本発明の第２の実施の形態を示す、配線基板に半導体チップを実装した状態での断面図である。 本発明により実装される、バンプを有する半導体チップの断面図である。 半導体チップへのバンプの形成方法の一例を示す図である。 半導体チップへのバンプの形成方法の他の例を示す図である。 本発明の応用例１の断面図である。 本発明の応用例２の断面図である。 本発明の応用例３の断面図である。 本発明の応用例４の断面図である。 本発明の応用例５の断面図である。 本発明の応用例６の断面図である。 本発明の応用例７の断面図である。 本発明の応用例８の断面図である。 本発明の応用例９の平面図である。 本発明の応用例９の断面図である。 本発明の応用例１０の平面図である。 本発明の応用例１０の断面図である。
図６Ａ、６Ｂは、本発明の第１の実施の形態を示す断面図であって、図６Ａは、本発明の一つの特徴であるバンプが貫通する層として、熱可塑性の絶縁樹脂層１をコア層とした配線基板の断面図である。この配線基板は、絶縁樹脂層１の両面に銅箔を形成した銅張基板を用いて作製されたものであり、サブトラクティブ工法などによりパターニングされた配線パターン２と、その両面の最外層にコーティングされたソルダーレジスト３を有する一般的な製造工法により製造されたものである。
銅箔配線層の形成は、加熱プレス積層法や金属蒸着後にメッキ形成する工法も適用でき、導通のためにバンプと直接接触、あるいは金属接合される蒸着金属には、Ａｕなどの酸化しにくい材料を選定することで信頼性の向上も期待できる。
また、絶縁樹脂層１は、半導体チップやバンプ接続部の信頼性を確保する目的のため、熱膨張係数が半導体チップに近い材料を選定した方がよく、シリカ等のフィラーを含有させるか、任意に熱膨張係数を制御して製造可能な液晶ポリマー等を使用する等の方法にて熱膨張係数を調整しておく。
図８Ａは、本発明において実装される半導体チップ４の断面図である。半導体チップ４の回路面には、内部回路に接続されたパッド〔図８Ａでは図示省略〕が形成されており、そのパッド（電極）上には先端部が尖ったバンプ５が形成されている。このようなバンプは、図８Ｂ、８Ｃに示すワイヤボンディング法や打ち抜き法により形成することができる。すなわち、図８Ｂに示すように、キャピラリ６に把持された金ワイヤ７の先端部に金ボール８を形成しておき、この金ボールを半導体チップ４の回路面に形成されたパッド４ａにキャピラリ６により押し付けることにより接合させ、金ワイヤを引きちぎりバンプ５を形成する。金ボ−ルは、キャピラリから金ワイヤを突出させておき、トーチと金ワイヤ間に高電圧をかけスパークさせることにより、金が溶融し固まる際に表面張力で球状となって形成されるものである。
あるいは、図８Ｃに示すように、円錐形の凹部９ａを有するポンチ９とダイス１０とによりリボン材料１１を打ち抜き、その打ち抜き部を半導体チップ４の回路面に形成されたパッド４ａに接合させ、バンプ５を形成する。なお、熱可塑性の絶縁樹脂層１は、半導体チップ４実装時の加熱により十分軟化するため、バンプの先端は必ずしも尖っている必要はなく、高温はんだバンプ、銅バンプ、金バンプ等も利用でき材料に対する制約も無い。しかしながら、絶縁層樹脂を貫通させ易いという点や、接続信頼性を確保し易いという点において、先端を尖らせた形状を採用する方が加工条件にマージンができることから、初期歩留まりや信頼性の面では有利である。
図６Ｂは、図６Ａで示した配線基板に図８Ａに示す半導体チップを実装した状態を示した断面図である。配線基板のコア材である熱可塑性の絶縁樹脂層１に、バンプ５の形成された半導体チップ４を、バンプ５が絶縁樹脂層１を貫通して下層配線に接続されるとともに、絶縁樹脂層１内に埋め込まれるように実装した構造としている。
次に、本実装構造の実装方法について説明する。配線基板の半導体チップ４と絶縁樹脂層１との密着性を上げるため、予め絶縁樹脂層１の表面をプラズマ処理や紫外線照射で活性化しておくことが望ましい。
配線基板上の、半導体チップ４が実装される箇所には、ソルダーレジスト３が塗布されずに開口している。配線基板上に設けた位置合わせマークと、実装装置の実装ツールに吸着把持された半導体チップ４とを画像処理して位置合わせを行う。この際、位置合わせマークは上層の配線層に形成してもよいが、上層と下層とのパターン位置を精度よく形成することは困難であることから、端子ピッチが微細である場合には、下層の配線に位置合わせマークを設けておくことが望ましい。また、適用する熱可塑性樹脂が透明でない場合には、上側から認識可能とするため、位置決めマーク部には銅張り前に絶縁樹脂層１にパンチング等で貫通穴を設けておくか、銅張り／パターン形成後に、レーザ工法、あるいはフォト／エッチング工法等により位置決めマーク部の絶縁樹脂を開口しておく。実装装置の実装ツールは加熱および加圧が可能な構造とし、吸着把持された半導体チップ４を絶縁樹脂層１が十分軟化する温度まで加熱しながら、位置合わせされた配線基板に加圧する。この際、半導体チップ４に加えた温度を効率よく配線基板に伝達させるため、配線基板を把持させたステージも加熱しておく方が望ましい。加熱された半導体チップ４が、絶縁樹脂層１に接触すると、絶縁樹脂層１が軟化するため半導体チップに形成されたバンプ５は、容易に絶縁樹脂層１を貫通し、バンプ５と配線パターン２が接続される。この接続工程において、半導体チップまたは配線基板のいずれかに超音波振動を印加するようにしてもよい。なお、バンプ５が接続される配線の接続面は、絶縁樹脂層１で既に覆われているため製造工程内での酸化や汚染が防止されている。バンプ５と下層配線との接続は、金属拡散接合や、接触のみで絶縁樹脂で接触保持させる方法のどちらにも適用できる。
バンプ先端形状を尖った形状としておくことで、絶縁樹脂層１を掻き分けながら先端が変形していくため、接続の信頼性により有利となる。所望の深さまで半導体チップ４が埋め込まれ、かつバンプと配線の接合が完了した時点で実装ツールの加熱を終了させ、絶縁樹脂層１が十分硬化するまで加圧を保持した後、実装ツールを上昇させる。以上の材料、実装方法により、図６Ｂの実装構造を実現できる。
また、本実装構造および製造方法は、チップの回路面に２次配線された半導体チップや、ウェハレベルＣＳＰなどのパッケージングされた電子部品、さらには受動電子部品にも適用できる。
図７Ａ、７Ｂは、本発明の第２の実施の形態を示す断面図であって、図７Ａには、コア層となる絶縁層１２の表・裏面に配線パターン２が形成され、その裏面側にはソルダーレジスト３が塗布され、その表面側にソルダーレジストの機能を果たす熱可塑性樹脂からなる絶縁樹脂層１が形成された配線基板が示されている。図７Ｂは、図７Ａの配線基板に第１の実施の形態で説明した方法により半導体チップを実装した断面図である。この実施の形態によれば、絶縁樹脂層１にソルダーレジストと封止樹脂の機能を兼用させることが可能である。
このように、絶縁樹脂層に熱可塑性樹脂を用いることにより、従来アンダーフィルを適用した場合に困難であったリペアも再加熱することで可能となる。また、熱可塑性樹脂の代わりに、エポキシ樹脂などのプリキュア材を用いても、リペアはできないものの、半導体チップの実装は可能である。ここで、熱可塑性樹脂としては、液晶ポリマー、アクリル、ポリエステル、ＡＢＳ、ポリカボネート、フェノキシ、ポリサルホン、ポリエーテルイミド、ポリアクレート、ノルボルネン系等の各樹脂、また熱硬化性樹脂としては、ビスフェノールＡ型、ジシクロペンタジエン型、クレゾールノボラック型、ビフェニル型、ナフタレン型等のエポキシ樹脂や、レゾール型、ノボラック型等のフェノール樹脂等が適用でき、これらの複数混合樹脂材料としてもよい。
例えば、熱可塑性樹脂を主成分とし、熱硬化性樹脂を微量添加した樹脂材料である住友ベークライト株式会社製の“ＩＢＦ−３０２１”を用いても良好な結果が得られている。すなわち、この樹脂材料を用いて図７Ｂのデバイスを作製した場合、加速試験である温度サイクル試験（−４０〜１２５℃）で、民生機器へ適用可能なレベルの信頼性は確保されている。
以下に、上述した各実施形態の応用例を説明する。
（応用例１）
図９は、図６Ａの配線基板を応用し、多層配線層を有する基板への適用した例を示す断面図である。本例では、コア層１３の両面に配線パターン２と絶縁層を積層して多層配線基板を構成したものであるが、半導体チップ４が実装される層のみに熱可塑性の絶縁樹脂層１を適用している。ここで、絶縁樹脂層１の厚みは３０〜１００μｍ程度である。
絶縁樹脂層１以外は、コア層１３にガラスエポキシ基板、また絶縁層１２にはビルドアップ絶縁樹脂を用いた一般的な基板構造を想定しており、何れの樹脂にも、熱硬化型樹脂を用いている。絶縁樹脂層１のみを熱可塑性樹脂、他の絶縁樹脂層を熱硬化樹脂で構成していることにより、半導体チップ４を実装する際の熱による絶縁層１２やコア層１３が軟化変形は非常に小さく、図６Ｂと同一の実装工法が採用できることから、多層配線基板への応用も十分可能である。
（応用例２）
図１０は、図６Ｂの実装形態に、ディスペンスあるいはスクリーン印刷法等によってコーティング樹脂１４を形成したものであり、半導体チップ上面を樹脂により補強し、表面フラット化を実現した構造である。
この構造の優位性は、本実装構造体に外的応力、例えば落下衝撃・振動・温度サイクルなどによる応力が加わる状態において、半導体チップ４の端面に応力が集中することを防止できるため、接続信頼性を向上でき、適用用途をより拡大することが可能となることにある。
（応用例３）
図１１は、パッケージングされた電子部品１５を配線基板内に埋め込んだ半導体チップ４上に重ねて実装した例を示す断面図であって、図６Ｂの実装方法にて製造された半導体チップ内蔵の配線基板のパッド電極に、クリームはんだを印刷供給し、電子部品１５を搭載してリフローはんだ付けするようにして、表面実装配線基板を実現した例である。
但し、この場合、熱可塑性樹脂である絶縁樹脂層１には、リフロー温度でも半導体チップ４の接続部が破損しない軟化開始温度が高い材料を選定する必要がある。
例えば、液結晶転移点が３００℃前後である比較的耐熱性の高い液晶ポリマー材などが絶縁樹脂層１の材料として適用可能である。
（応用例４）
図１２は、他の半導体チップ１６を配線基板内に埋め込んだ半導体チップ４上に重ねて実装した例を示す断面図である。半導体チップ４は、図６Ｂに示す実装方法にて実装されている。他の半導体チップ１６の実装には、従来工法であるフリップチップの圧接工法や、圧着工法が適用できるが、半導体チップ１６を実装する際の熱による半導体チップ４の接続部破壊を防止するため、絶縁樹脂層１の材料には、液結晶転移点が比較的高い前記液晶ポリマー材などが有効である。
また、半導体チップ１６を実装する工程において、半導体チップ１６下部の凹凸はアンダーフィルの流動性への影響や、ボイドの発生に繋がるため、図１０の例のようにコーティング樹脂１４によって半導体チップ４の上面をフラット化しておくことが望ましい。さらに、半導体チップ１６の実装工法として、比較的低い温度で実装可能な超音波併用型のフリップチップ実装工法を採用すれば、絶縁樹脂層１の材料選定範囲を広げることも可能である。
（応用例５）
図１３は、図６Ｂの実装構造体およびその製造工法を応用し、この実装構造体の上下層の何れか、もしくは双方に１層以上の絶縁樹脂層および配線層を積み重ねて構成した多層構造の配線基板を用いた電子デバイスの断面図であり、配線基板に半導体チップを内蔵していることを特徴とする。本例においては、いずれの絶縁樹脂層１にも、熱可塑性樹脂あるいはプリプレグ等が適用できる。ここで、絶縁樹脂層１の厚みは３０〜１００μｍ／層程度である。
図６Ｂに示した実装構造は、前述した通り低コスト化を実現できる実装構造であり、同一工法を用いて部品を内蔵化させた本部品内蔵配線基板は、一般的な配線基板上に半導体チップを実装する場合に比べて、最終製品の低コスト化が図れるばかりでなく、部品を内蔵させたことによる実装部品の高密度化が図れることから低コストかつ軽薄短小の製品を容易に実現できるというメリットがある。
（応用例６）
図１４は、図６Ｂの実装構造体およびその製造工法を応用し、この実装構造体を配線基板の両面に形成した多層構造の配線基板を用いた電子デバイスの断面図である。この例では、コア層１３の表裏面に配線層および絶縁層１２を形成し、さらにそれぞれの表面上に図６Ｂの実装構造体を適用して、両面実装構造の多層配線基板を実現している。
（応用例７）
図１５は、図６Ｂの実装構造体およびその製造工法を応用し、この実装構造体を積み重ねて構成した多層構造の配線基板を用いた電子デバイスの断面図であり、半導体チップを多層に実装したことを特徴としている。本例においては、上層の絶縁樹脂層１には、熱可塑性樹脂あるいはプリプレグ等が適用できる。
（応用例８）
図１６は、図６Ｂの配線基板を応用し、多層配線層を有する基板へ適用した例を示す断面図である。本例は、図９に示される応用例１と同様に、コア層１３の両面に配線パターン２と絶縁層を積層して多層配線基板を構成したものであるが、本例では、半導体チップ４はそのバンプ５が２層の熱可塑性の絶縁樹脂層１を貫通する態様にて実装されている。この場合に、各々の絶縁樹脂層には、配線パターンを形成してもよく、図９の例に比し、より構造上および配線性への自由度を増すことが可能となる。
（応用例９）
図１７Ａ、１７Ｂは、図６Ｂの実装構造体およびその製造工法を応用し、その上層側の配線層をグランドパターンとして多層構造の配線基板を構成した例を示す断面図であり、図１７Ａは、半導体チップを取り外した状態を示す平面図である〔図１７Ａにおいて半導体チップの取り付け個所は点線にて示されている〕。本例においては、半導体チップ４のバンプは内層配線パターンのパッド２０に直接接続されており、そして半導体チップ４のバンプが接続された配線パターンは、他の半導体チップのバンプに直接接続され、あるいは、ビアホール２２を介して下層の配線層に落とされる。本例においては、最上層の配線層をグランドパターント２ａとした配線基板において、半導体チップ４のバンプを内層配線層に接続したことにより、半導体チップ周辺にビアホールを形成する必要がなくなり、ビアホール数を削減することができると共に高密度実装が実現できる。この点についてより具体的に説明する。基板上に実装された２つ以上のチップを結線し、かつ特にノイズ遮断を目的とした表層にグランドベタパターンを配置した場合、信号線は一般的にチップの全端子数の１／２〜１／３であり、他は電源・グランド端子である。ここで、仮に１００ｐｉｎの外部端子を有するチップの５０端子が信号線であったと仮定すると、従来構造である表層への実装構造では、ノイズ遮蔽のため、全ての信号層を一度内装へビアホールを介して内層へ接続し、表層のグランドパターンの下層を通すことでノイズを遮蔽したのち、更にビアホールを介して、内層から結線先の表層のチップに接続する必要がある。表層から内層へ接続するための信号線５０端子、また内層から表層へ接続するための５０端子分、合わせて信号線の倍である１００穴のビアホールが必要となる。これに対し、本発明の直接内層に実装する構造では、直接内層間での結線が可能となることから、この表層と内層間のビアホールが不要となり、これら表層−内層間の１００穴のビアホール全てを排除することが可能となる。
また、本例によれば、グランドパターント２ａによって覆われない領域を極小化することができ、シールド効果を高めることができる。
（応用例１０）
図１８Ｂは、図６Ｂの実装構造体およびその製造工法を応用し、積層チップ構造のＢＧＡを構成した例を示す断面図であり、図１８Ａは、半導体チップを取り外した状態を示す平面図である〔図１８Ａにおいて半導体チップ４の取り付け個所は点線にて示されている〕。本例においては、半導体チップ４のバンプは内層のパッド２０に接続され、半導体チップ４上には他の半導体チップ１６がフェースアップ状態で搭載されている。そして、他の半導体チップ１６の電極（図示なし）と絶縁樹脂層１の外周部に配置されたパッド２３間はボンディングワイヤ２４により接続されている。配線基板裏面のソルダーレジスト３で覆われていない領域にははんだボール２５が形成されている。本例においては、半導体チップ４のバンプを内層配線層に接続したことにより、半導体チップ周辺にビアホールを形成する必要がなくなり、ビアホール数を削減することができると共に、半導体チップ４に近接させてワイヤボンディング用のパッド２３を設置することが可能になり、ボンディングワイヤ２４の長さを最短化することができる。さらに、本例によれば、高密度実装が実現できると共に配線層数を削減することも可能になる。

Claims (15)

  1. 第１主面および第２主面を有する絶縁樹脂層と、前記絶縁樹脂層の第２主面側に配置された第１の配線層とを有する配線基板と、
    前記絶縁樹脂層の前記第１主面上に形成された第２の配線層と、
    下面に突起電極を有し、前記配線基板に実装されたチップ部品とを有し、
    前記チップ部品の下面と少なくとも側面の一部とが前記絶縁樹脂層に接し、前記チップ部品の上面が前記絶縁樹脂層の第１主面側に露出する態様にて、前記絶縁樹脂層が前記チップ部品を保持し、前記チップ部品の突起電極が前記第１の配線層と接続されている電子デバイス。
  2. 前記チップ部品は、前記絶縁樹脂層の前記第１の主面より突出していることを特徴とする請求項１に記載の電子デバイス。
  3. 前記第２の配線層にグランドパターンが形成されていることを特徴とする請求項１に記載の電子デバイス。
  4. チップ部品を保持する絶縁樹脂層が第１主面を同じ向きに積層されていることを特徴とする請求項３に記載の電子デバイス。
  5. チップ部品を保持する絶縁樹脂層が配線基板の両面に配置されていることを特徴とする請求項３に記載の電子デバイス。
  6. 積層された第１主面および第２主面を有する複数の絶縁樹脂層と、前記絶縁樹脂層の中の最下層ないし最内層の絶縁樹脂層の第２主面側に配置された第１の配線層とを有する配線基板と、
    前記絶縁樹脂層の前記第１主面上に形成された第２の配線層と、
    下面に突起電極を有し前記配線基板に実装されたチップ部品と、を有し、
    前記チップ部品の下面と側面とが最外層の絶縁樹脂層に接し、前記チップ部品の上面が最外層の絶縁樹脂層の第１主面側に露出する態様にて、前記絶縁樹脂層が前記チップ部品を保持し、前記チップ部品の突起電極が前記第１の配線層と接続されており、
    前記チップ部品が前記最外層の絶縁樹脂層の前記第１主面より突出している、電子デバイス。
  7. 積層された第１主面および第２主面を有する複数の絶縁樹脂層と、前記絶縁樹脂層の中の最下層ないし最内層の絶縁樹脂層の第２主面側に配置された第１の配線層とを有する配線基板と、
    前記絶縁樹脂層の前記第１主面上に形成された第２の配線層と、
    下面に突起電極を有し前記配線基板に実装されたチップ部品とを有し、
    前記チップ部品の下面と側面とが最外層の絶縁樹脂層に接し、前記チップ部品の上面が最外層の絶縁樹脂層の第２主面側に露出する態様にて、前記絶縁樹脂層が前記チップ部品を保持し、前記チップ部品の突起電極が前記第１の配線層と接続している電子デバイス。
  8. 配線基板の最外層の絶縁樹脂層に入り込んだチップ部品の絶縁樹脂層から露出した部分はコーティング樹脂によって被覆されていることを特徴とする請求項１または６に記載の電子デバイス。
  9. 前記チップ部品の突起電極が尖った先端部を有していることを特徴とする請求項１または６に記載の電子デバイス。
  10. 前記チップ部品の突起電極がワイヤボンディング法により形成された金電極であることを特徴とする請求項１または６に記載の電子デバイス。
  11. 前記絶縁樹脂層が、熱可塑性樹脂または熱可塑性樹脂に熱硬化性樹脂を添加した材料により形成されていることを特徴とする請求項１または６に記載の電子デバイス。
  12. 第１主面および第２主面を有する絶縁樹脂層と、前記絶縁樹脂層の前記第２主面側に配置された第１の配線層および前記第１の主面側に形成された第２の配線層とを有する配線基板と、突起電極を有するチップ部品とを用意する工程と、
    前記チップ部品を前記絶縁樹脂層へその第１主面側から押圧して押し込む工程と、
    前記チップ部品の突起電極を前記絶縁樹脂層を貫通させて前記第１の配線層に接続させるとともに、前記チップ部品の少なくとも突起電極の形成面を前記絶縁樹脂層の樹脂にて封止し、かつ前記チップ部品を前記絶縁樹脂層の前記第１主面より突出させる工程とを有する電子デバイスの製造方法。
  13. 第１主面および第２主面を有する絶縁樹脂層と、前記絶縁樹脂層の前記第２主面側に配置された第１の配線層および前記第１の主面側に形成された第２の配線層とを有する配線基板と、突起電極を有するチップ部品とを用意する工程と、
    前記チップ部品を前記絶縁樹脂層へその第１主面側から押圧して押し込む工程と、
    前記チップ部品の突起電極を前記絶縁樹脂層を貫通させて前記第１の配線層に接続させるとともに、前記チップ部品の少なくとも突起電極の形成面を前記絶縁樹脂層の樹脂にて封止する工程とを有する電子デバイスの製造方法。
  14. 前記チップ部品を押し込む工程は、前記チップ部品または前記配線基板のいずれかに超音波振動を印加しつつ前記チップ部品の押圧を行うことを含む請求項１２に記載の電子デバイスの製造方法。
  15. 前記チップ部品を押し込む工程に先立って、前記絶縁樹脂層の第１主面の少なくとも前記チップ部品による押圧個所に対してプラズマ処理または紫外線照射を行う工程を有する請求項１２に記載の電子デバイスの製造方法。
JP2005514495A 2003-10-06 2004-10-06 電子デバイスおよびその製造方法 Expired - Fee Related JP4344952B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003346580 2003-10-06
JP2003346580 2003-10-06
PCT/JP2004/014739 WO2005034231A1 (ja) 2003-10-06 2004-10-06 電子デバイスおよびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009124166A Division JP5018826B2 (ja) 2003-10-06 2009-05-22 電子デバイスおよびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2005034231A1 JPWO2005034231A1 (ja) 2008-06-12
JP4344952B2 true JP4344952B2 (ja) 2009-10-14

Family

ID=34419550

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2005514495A Expired - Fee Related JP4344952B2 (ja) 2003-10-06 2004-10-06 電子デバイスおよびその製造方法
JP2009124166A Expired - Fee Related JP5018826B2 (ja) 2003-10-06 2009-05-22 電子デバイスおよびその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2009124166A Expired - Fee Related JP5018826B2 (ja) 2003-10-06 2009-05-22 電子デバイスおよびその製造方法

Country Status (4)

Country Link
US (3) US20070075436A1 (ja)
JP (2) JP4344952B2 (ja)
CN (1) CN100543953C (ja)
WO (1) WO2005034231A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4507582B2 (ja) * 2003-12-12 2010-07-21 パナソニック株式会社 バンプ付電子部品の実装方法
KR100648039B1 (ko) * 2004-09-13 2006-11-23 삼성전자주식회사 솔더 볼 형성 방법과 이를 이용한 반도체 패키지의 제조방법 및 구조
US9929080B2 (en) * 2004-11-15 2018-03-27 Intel Corporation Forming a stress compensation layer and structures formed thereby
CN101567357B (zh) * 2005-04-05 2011-05-11 日本电气株式会社 具有配线基板的电子设备及用于这种电子设备的配线基板
JP4396641B2 (ja) * 2006-01-04 2010-01-13 日本電気株式会社 フェイスダウン型半導体装置及びその製造方法
US7884481B2 (en) * 2007-08-02 2011-02-08 Mediatek Inc. Semiconductor chip package and method for designing the same
JP5150518B2 (ja) * 2008-03-25 2013-02-20 パナソニック株式会社 半導体装置および多層配線基板ならびにそれらの製造方法
JP5279355B2 (ja) * 2008-06-11 2013-09-04 キヤノン株式会社 液体吐出装置の製造方法
US20100087024A1 (en) * 2008-06-19 2010-04-08 Noureddine Hawat Device cavity organic package structures and methods of manufacturing same
JP2011029287A (ja) * 2009-07-22 2011-02-10 Renesas Electronics Corp プリント配線基板、半導体装置及びプリント配線基板の製造方法
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
JP2012109481A (ja) * 2010-11-19 2012-06-07 Toray Ind Inc 半導体装置の製造方法および半導体装置
KR20130070129A (ko) * 2011-12-19 2013-06-27 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
US8946072B2 (en) * 2012-02-02 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. No-flow underfill for package with interposer frame
JP2014010473A (ja) * 2012-06-27 2014-01-20 Lintec Corp アンテナ回路部材、ｉｃインレット、ｉｃチップの保護方法、およびアンテナ回路部材の製造方法
TWI500130B (zh) * 2013-02-27 2015-09-11 矽品精密工業股份有限公司 封裝基板及其製法暨半導體封裝件及其製法
WO2015005181A1 (ja) * 2013-07-08 2015-01-15 株式会社 村田製作所 電力変換部品
WO2015045089A1 (ja) * 2013-09-27 2015-04-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
GB2524791B (en) 2014-04-02 2018-10-03 At & S Austria Tech & Systemtechnik Ag Placement of component in circuit board intermediate product by flowable adhesive layer on carrier substrate
KR101642560B1 (ko) * 2014-05-07 2016-07-25 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US9666522B2 (en) * 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
JP2017204511A (ja) * 2016-05-10 2017-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
KR101880053B1 (ko) * 2017-04-26 2018-07-20 (주)노피온 갭퍼를 포함하는 이방성 도전 접착제의 제조방법 및 갭퍼를 이용하는 부품 실장방법
KR20210146038A (ko) * 2020-05-26 2021-12-03 엘지이노텍 주식회사 패키지기판 및 이의 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2780293B2 (ja) * 1988-12-19 1998-07-30 松下電器産業株式会社 半導体装置
JP2502794B2 (ja) 1990-07-24 1996-05-29 松下電器産業株式会社 半導体装置
TW383435B (en) 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
JP3119230B2 (ja) * 1998-03-03 2000-12-18 日本電気株式会社 樹脂フィルムおよびこれを用いた電子部品の接続方法
JPH11354561A (ja) * 1998-06-09 1999-12-24 Advantest Corp バンプ形成方法及びバンプ
JP2000315705A (ja) * 1999-04-30 2000-11-14 Toppan Forms Co Ltd Ｉｃベアチップの実装方法
JP2000151057A (ja) 1998-11-09 2000-05-30 Hitachi Ltd 電子部品実装構造体およびその製造方法並びに無線ｉｃカードおよびその製造方法
JP2000150560A (ja) * 1998-11-13 2000-05-30 Seiko Epson Corp バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JP3741553B2 (ja) 1998-11-20 2006-02-01 シャープ株式会社 半導体装置の接続構造および接続方法ならびにそれを用いた半導体装置パッケージ
US6214445B1 (en) * 1998-12-25 2001-04-10 Ngk Spark Plug Co., Ltd. Printed wiring board, core substrate, and method for fabricating the core substrate
JP4598905B2 (ja) 1999-01-29 2010-12-15 フリースケール セミコンダクター インコーポレイテッド 半導体素子の製造方法
JP4097378B2 (ja) * 1999-01-29 2008-06-11 松下電器産業株式会社 電子部品の実装方法及びその装置
JP4284744B2 (ja) * 1999-04-13 2009-06-24 ソニー株式会社 高周波集積回路装置
JP3402267B2 (ja) * 1999-06-23 2003-05-06 ソニーケミカル株式会社 電子素子の実装方法
JP3451373B2 (ja) * 1999-11-24 2003-09-29 オムロン株式会社 電磁波読み取り可能なデータキャリアの製造方法
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
JP2002083904A (ja) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
US7034386B2 (en) * 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
JP3878436B2 (ja) * 2001-06-05 2007-02-07 日立電線株式会社 配線基板および半導体装置
JP3979797B2 (ja) 2001-06-18 2007-09-19 松下電器産業株式会社 電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP3723483B2 (ja) * 2001-10-16 2005-12-07 日本電気株式会社 電子部品装置
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP3552701B2 (ja) * 2001-11-14 2004-08-11 セイコーエプソン株式会社 接着部材、半導体装置及びその製造方法、回路基板並びに電子機器
EP1571706B1 (en) * 2002-11-21 2018-09-12 Hitachi, Ltd. Electronic device
KR100499289B1 (ko) * 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP2004311788A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
US7339260B2 (en) * 2004-08-27 2008-03-04 Ngk Spark Plug Co., Ltd. Wiring board providing impedance matching

Also Published As

Publication number Publication date
CN100543953C (zh) 2009-09-23
JP2009218613A (ja) 2009-09-24
CN1864254A (zh) 2006-11-15
JPWO2005034231A1 (ja) 2008-06-12
US20070075436A1 (en) 2007-04-05
JP5018826B2 (ja) 2012-09-05
WO2005034231A1 (ja) 2005-04-14
US8035202B2 (en) 2011-10-11
US20090321965A1 (en) 2009-12-31
US20110317388A1 (en) 2011-12-29

Similar Documents

Publication Publication Date Title
JP5018826B2 (ja) 電子デバイスおよびその製造方法
JP4592751B2 (ja) プリント配線基板の製造方法
JP5326281B2 (ja) 半導体搭載用配線基板、その製造方法、及び半導体パッケージ
US6969916B2 (en) Substrate having built-in semiconductor apparatus and manufacturing method thereof
KR100865426B1 (ko) 반도체 장치 및 그 제조 방법
US7640655B2 (en) Electronic component embedded board and its manufacturing method
JP5262188B2 (ja) 基板
KR101027711B1 (ko) 다층 배선 기판의 제조 방법
US20150003020A1 (en) Electronic component-embedded printed circuit board having cooling member
JPWO2006109383A1 (ja) 配線基板を有する電子デバイス、その製造方法、および前記電子デバイスに用いられる配線基板
US20060125082A1 (en) Semiconductor device and manufacturing method thereof
JP2017034059A (ja) プリント配線板、半導体パッケージおよびプリント配線板の製造方法
JP4203031B2 (ja) 積層型電子部品の製造方法
JP4694007B2 (ja) 三次元実装パッケージの製造方法
JP2009135391A (ja) 電子装置およびその製造方法
JP2012147032A (ja) 基板の製造方法
JP4480710B2 (ja) 半導体装置内蔵基板
TW201413842A (zh) 層疊封裝結構及其製作方法
JP2002246745A (ja) 三次元実装パッケージ及びその製造方法、三次元実装パッケージ製造用接着材
JP4619104B2 (ja) 半導体装置
JP2004247393A (ja) 半導体装置の製造方法
JP2009016414A (ja) 電子回路装置とこれを用いた電子機器、およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090522

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090617

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090630

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120724

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120724

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130724

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees