KR20130070129A - 인쇄회로기판 및 그 제조 방법 - Google Patents

인쇄회로기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20130070129A
KR20130070129A KR1020110137296A KR20110137296A KR20130070129A KR 20130070129 A KR20130070129 A KR 20130070129A KR 1020110137296 A KR1020110137296 A KR 1020110137296A KR 20110137296 A KR20110137296 A KR 20110137296A KR 20130070129 A KR20130070129 A KR 20130070129A
Authority
KR
South Korea
Prior art keywords
insulating layer
microcircuit
pattern
forming
circuit board
Prior art date
Application number
KR1020110137296A
Other languages
English (en)
Inventor
김상훈
김굉식
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110137296A priority Critical patent/KR20130070129A/ko
Priority to US13/425,622 priority patent/US20130153280A1/en
Publication of KR20130070129A publication Critical patent/KR20130070129A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0391—Using different types of conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 인쇄회로기판은 기판, 상기 기판의 상부면 또는 하부면을 덮는 제 1 상,하부 절연층, 상기 기판과 제 1 상,하부 절연층을 관통하여 전기적 연결을 이루는 관통 비아, 및 상기 관통 비아를 덮거나 또는 둘러싸는 제 2 상,하부 절연층을 포함하고, 상기 제 1 상,하부 절연층 또는 제 2 상,하부 절연층은 일반회로패턴과 상기 관통 비아에 연결된 회로패턴을 포함한 일반 회로 영역, 및 상기 일반회로영역의 선폭보다 작은 선폭의 미세회로패턴을 포함한 미세회로 영역으로 구분된다.

Description

인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF}
본 발명은 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근 반도체칩의 고밀도화 및 신호전달속도의 고속화에 대응하기 위한 기술로서, 반도체칩을 인쇄회로기판에 직접 실장하는 기술에 대한 요구가 커지고 있으며, 이에 따라 반도체칩의 고밀도화에 대응할 수 있는 고밀도 및 고신뢰성의 인쇄회로기판의 개발이 요구되고 있다.
고밀도 및 고신뢰성의 인쇄회로기판에 대한 요구사양은 반도체칩의 사양과 밀접하게 연관되어 있으며, 회로의 미세화, 고도의 전기특성, 고속신호 전달구조, 고신뢰성, 고기능성 등 많은 과제가 있다. 이러한 요구사양에 대응한 미세 회로패턴 및 마이크로 비아홀을 형성할 수 있는 인쇄회로기판 기술이 요구되고 있다.
일반적으로, 인쇄회로기판의 회로패턴을 형성하는 방법은 국내특허공개 제2007-0109264호(2007년 11월15일 공개)에 기재된 바와 같이, 서브 트랙티브법(subtractive process), 풀 어디티브법(full additive process), 및 세미 어디티브법(semi-additive process) 등이 있다. 이러한 방법들 중에서 회로 패턴의 미세화가 가능한 세미 어디티브법이 현재 주목을 받고 있다.
그러나, 종래의 세미 어디티브법에 의해 형성된 회로 패턴은 절연층 상에 양각 형태로 형성되어 있기 때문에, 회로 패턴이 절연층으로부터 분리되는 문제점이 있다. 특히, 점차 회로패턴이 미세화되어감에 따라 절연층과 회로 패턴의 접착면적이 줄어들어 접착력이 약화되기 때문에, 회로 패턴의 분리가 심화되고, 다층 구조를 갖는 인쇄회로기판에 형성된 회로 패턴의 분리는 인쇄회로기판의 신뢰성을 현저히 저하시키는 문제점이 있다.
최근에는 이러한 한계를 극복하기 위해 새로운 공법이 제안되고 있으며, 그중 하나로 절연층 위에 레이저로 트렌치(trench)를 형성하고 도금, 연마(grinding), 에칭 공정을 통해 회로패턴을 제조하는 LPP(Laser Patterning Process) 방법이 주목을 받고 있다.
종래에 LPP 방법에 의해 인쇄회로기판을 제작할 경우, 회로 패턴이 매립된 구조를 가지기 때문에 회로 패턴이 분리되는 문제를 예방할 수 있는 장점은 있다.
그러나, 종래의 LPP 방법은 회로 폭이 좁은 미세 영역과 회로 폭이 넓은 일반 영역의 트렌치를 도금한 후 도금된 층을 평탄화하기 위해 추가적인 연마 공정이 수행되어야 한다. 또한 트렌치 회로와 비아 홀을 동시에 도금 후 추가적인 연마공정을 수행한다.
이에 따라, 종래에 LPP 방법에 의해 인쇄회로기판을 제작하는 방법은 추가된 연마 공정의 제어가 어려워, 도금된 층 또는 기판에 손상(Damage)을 발생시키는 문제점이 있다.
본 발명의 목적은 상기의 문제점을 해소하기 위해 미세회로 영역과 그외의 일반 영역으로 구분하여 영역별로 상이한 가공 방법을 적용하고, 연마 공정이 필요없는 인쇄회로기판의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 인쇄회로기판의 제조방법에 의해 제조되어 미세회로 영역과 그 외의 일반 영역을 동일층에 구비한 인쇄회로기판을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 인쇄회로기판은 기판; 상기 기판의 상부면 또는 하부면을 덮는 제 1 상,하부 절연층; 상기 기판과 제 1 상,하부 절연층을 관통하여 전기적 연결을 이루는 관통 비아; 및 상기 관통 비아를 덮거나 또는 둘러싸는 제 2 상,하부 절연층;을 포함하고, 상기 제 1 상,하부 절연층 또는 제 2 상,하부 절연층은 일반회로패턴과 상기 관통 비아에 연결된 회로패턴을 포함한 일반 회로 영역, 및 상기 일반회로영역의 선폭보다 작은 선폭의 미세회로패턴을 포함한 미세회로 영역으로 구분된다.
본 발명의 인쇄회로기판은 상기 미세회로 영역의 미세회로 패턴 일측에 구비된 범프를 더 포함하고, 상기 제 2 상부 절연층은 상기 범프를 둘러싼다.
본 발명의 인쇄회로기판에서 상기 범프가 구비된 미세회로 패턴 일측은 포스트로 형성된다.
또한, 본 발명에 따른 인쇄회로기판의 제조 방법은 기판의 상,하면에 각각 구비된 내층 회로, 및 상기 내층 회로의 일부를 서로 연결되는 제 1 관통 비아를 형성하는 단계; 상기 내층 회로와 제 1 관통 비아를 덮는 제 1 절연층을 형성하는 단계; 상기 제 1 관통 비아에 연결되어 상기 제 1 절연층을 관통하는 제 2 관통 비아, 일반회로패턴과 상기 제 2 관통 비아에 연결된 회로패턴을 포함한 일반회로영역, 및 동일층에 다수의 미세회로패턴을 포함한 미세회로영역을 동시에 형성하는 회로영역 형성 단계; 및 상기 제 1 절연층을 덮는 제 2 절연층을 형성하는 단계;를 포함한다.
본 발명에 따른 인쇄회로기판의 제조 방법에서 상기 내층 회로는 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process), 또는 서브트랙티브(Subtractive) 공법 중 어느 하나의 방법을 이용한다.
본 발명에 따른 인쇄회로기판의 제조 방법에서 상기 회로영역 형성 단계는 상기 제 1 절연층의 외부면에 다수의 트렌치를 형성하는 단계; 상기 제 1 관통 비아의 상부면 및 하부면 각각을 노출시키는 상부 BVH(blind via hole)와 하부 BVH를 형성하는 단계; 및 상기 트렌치와 상기 BVH에 전기 전도성 금속을 충진하여, 상기 미세회로패턴과 제 2 관통 비아를 형성하는 단계;를 더 포함한다.
본 발명에 따른 인쇄회로기판의 제조 방법은 상기 제 2 절연층을 형성하는 단계에서 상기 제 2 절연층의 일측이 상기 미세회로패턴의 일부에 구비된 범프를 둘러싸도록 형성된다.
본 발명에 따른 인쇄회로기판의 제조 방법에서 상기 범프를 구비한 미세회로패턴의 일부는 포스트 형태로 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고, 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명은 관통 비아에 연결된 회로 패턴을 포함한 일반 회로 영역, 및 미세회로 패턴을 포함한 미세회로 영역을 동일층에 구비한 인쇄회로기판을 제공할 수 있는 효과가 있다.
본 발명에 따른 인쇄회로기판의 제조 방법은 일반 회로 영역과 미세회로 패턴을 포함한 미세회로 영역을 분리하여 형성하는 과정이 수행되므로, 종래에 영역들 사이의 단차를 줄이기 위한 연마(grinding) 공정이 필요 없이 미세회로 패턴의 두께를 균일하게 형성할 수 있는 효과가 있다.
또한, 본 발명에 따른 인쇄회로기판의 제조 방법은 연마 공정이 필요 없이 수행되므로, 인쇄회로기판의 제조 비용과 시간을 절감할 수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 인쇄회로기판의 단면도.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 인쇄회로기판의 제조 방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 다른 실시예에 따른 인쇄회로기판의 단면도.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 도 1은 본 발명의 일실시예에 따른 인쇄회로기판의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 인쇄회로기판(100)은 기판(110), 기판(110)의 상하면을 덮는 제 1 절연층(121, 122), 기판(110)과 제 1 절연층(121, 122)을 관통하여 회로를 구성하는 관통 비아(132), 관통 비아(132)의 상부, 상부 미세회로 패턴(151) 및 상부 일반회로 패턴(151-2)을 덮는 제 2 상부 절연층(161), 관통 비아(132)의 하부와 하부 일반회로 패턴(152-2)을 둘러싸는 제 2 하부 절연층(162), 및 상부 미세회로 패턴(151)의 일측 상부면에 형성되고 제 2 상부 절연층(161)에 의해 둘러싸인 범프(170)를 포함한다.
기판(110)은 인쇄회로기판(100)을 지지하는 부재로서, 강도가 큰 절연재나 금속으로 구성될 수 있다. 한편, 방열 효과를 크게 하기 위해 기판(110)이 금속으로 구성되는 경우, 내층 회로 및 관통 비아(132)와의 절연을 위하여 기판(101)과의 사이에 절연막이 별도로 형성될 수 있다.
관통 비아(132)는 기판(110)의 상,하면에 형성된 내층 회로 및 제 1 절연층(121, 122)의 표면에 형성된 일반회로패턴 또는 미세회로패턴에 대한 상호 전기적 도통을 위해 형성된다. 관통 비아(132)와 내층 회로는 금, 은, 니켈, 구리 등의 전기 전도성 금속으로 구성되는 것이 바람직하다.
기판(110)의 양면에는 내층 회로가 형성되어 있다. 도 1에서는 기판(110)의 양면에 내층 회로가 형성되어 있지만, 그 일면에만 내층 회로가 형성될 수 있다. 그리고, 내층 회로는 제 1 절연층(121,122)에 매몰되기 때문에 종래의 미세 회로에서 발생하는 언더 컷이 발생하지 않는다. 또한, 내층 회로는 관통 비아(132)에 의해 외층 회로와 전기적으로 연결될 수 있다.
제 1 절연층(121,122)은 제 1 상부 절연층(121)과 제 1 하부 절연층(122)으로 구분된다. 제 1 상부 절연층(121)의 외측 표면에는 상부 미세회로 패턴(151)을 포함한 상부 미세회로영역과 일반회로 패턴을 포함한 일반회로영역이 형성되고, 제 1 하부 절연층(122)의 외측 표면에도 하부 미세회로 패턴(152)을 포함한 하부 미세회로영역과 일반회로 영역이 형성된다.
제 2 상부 절연층(161)과 제 2 하부 절연층(162)은 솔더 레지스트(solder resist)를 이용하여 각각 제 1 상부 절연층(121)과 제 1 하부 절연층(122)을 덮도록 형성된다. 특히, 제 2 상부 절연층(161)은 상부 미세회로 패턴(151)의 일측 상부면에 구비된 범프(170)를 둘러싸도록 형성된다.
이와 같이 구성된 본 발명의 일실시예에 따른 인쇄회로기판(100)은 관통 비아(132)에 연결된 내층 회로와 일반 회로 패턴(151-2)을 포함한 일반 회로 영역, 및 상부 미세회로 패턴(151)을 포함한 미세회로 영역을 동일층에 구비할 수 있다.
즉, 관통 비아(132)에 연결된 내층 회로와 일반 회로 패턴(151-2)을 포함한 일반 회로 영역은 10㎛를 초과하는 회로 선폭을 갖는 영역이고, 상부 미세회로 패턴(151)을 포함한 미세회로 영역은 일반 회로 영역의 회로 선폭보다 작은 선폭을 갖는 회로 영역이다.
이러한 일반 회로 영역과 미세회로 영역이 도 1에 도시된 바와 같이 제 1 상부 절연층(121) 또는 제 1 하부 절연층(122)과 같은 동일층에 공존하여 구비될 수 있다.
이에 따라, 본 발명의 일실시예에 따른 인쇄회로기판(100)은 일반 회로 영역과 미세회로 영역을 구분하여, 각 영역별로 서로 다른 가공 방법이 적용될 수 있다.
이하, 본 발명의 일실시예에 따른 인쇄회로기판(100)을 제조하는 방법에 대해 도 2a 내지 도 2h를 참조하여 설명한다. 도 2a 내지 도 2h는 본 발명의 일실시예에 따른 인쇄회로기판(100)의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 본 발명의 일실시예에 따른 인쇄회로기판(100)의 제조 방법은 기판(110)의 상하면에 구비된 내층 회로(111,112), 및 내층 회로(111,112)의 일부가 관통 홀(113)을 통해 서로 연결되는 제 1 관통 비아(130)를 형성한다. 이때, 관통 홀(113)은 예를 들어, CO2 레이저를 이용한 레이저 가공법 또는 드릴에 의해 형성할 수 있다.
이러한 관통 홀(113)에 대해 금, 은, 니켈, 구리 등의 전기 전도성 금속을 도금 충진하여, 제 1 관통 비아(130)를 형성할 수 있다. 물론, 내층 회로(111,112) 또한 도금 방법으로 형성될 수 있다.
즉, 제 1 관통 비아(130), 상부 내층 회로 패턴(111) 및 하부 내층 회로 패턴(112)을 포함한 내층 회로는 통상적인 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process), 또는 서브트랙티브(Subtractive) 공법 등을 이용하여 형성할 수 있다. 여기서, 내층 회로는 SAP 등으로 형성되므로, 층간 정합 문제는 발생하지 않고, 종래의 LPP에 비하여 제조 비용이 절감될 수 있다.
기판(110)의 상,하면에 내층 회로를 형성한 후, 도 2b에 도시된 바와 같이 기판(110)의 상부면과 하부면에 각각 제 1 관통 비아(130)를 포함한 내층 회로를 덮는 제 1 상부 절연층(121)과 제 1 하부 절연층(122)을 형성한다.
제 1 상부 절연층(121)과 제 1 하부 절연층(122)은 열경화성 수지로 이루어지는 절연층으로 형성한다.
제 1 상부 절연층(121)과 제 1 하부 절연층(122)을 형성한 후, 도 2c에 도시된 바와 같이 제 1 상부 절연층(121)과 제 1 하부 절연층(122)의 노출면에 미세회로패턴을 형성하기 위한 다수의 트렌치(141,142)를 형성한다.
구체적으로, 다수의 트렌치(141,142)는 CO2 레이저 또는 엑시머(excimer) 레이저를 이용하여 미세회로패턴의 선폭 크기로 형성되며, 제 1 상부 절연층(121)과 제 1 하부 절연층(122)의 노출면에 후술할 일반회로영역의 10㎛ 선폭보다 작은 폭과 깊이로 다수 형성될 수 있다.
이후, 도 2d에 도시된 바와 같이 제 1 관통 비아(130)의 상부면 및 하부면을 노출시키는 상부 BVH(blind via hole: 143)와 하부 BVH(144)을 형성한다. 여기서, 상부 BVH(143)와 하부 BVH(144)는 예를 들어, 레이저 방식, 가공 드릴 방식, 임프린트(imprint) 방식 등에 의해 형성될 수 있다.
이러한 상부 BVH(143)와 하부 BVH(144)를 형성한 후, 도 2e에 도시된 바와 같이 다수의 트렌치(141,142)와 BVH(143,144)에 대한 도금 공정을 수행한다.
여기서, 다수의 트렌치(141,142)와 BVH(143,144)에 대한 도금 공정은 다수의 트렌치(141,142)에 금, 은, 니켈, 구리 등의 전기 전도성 금속이 충진되어 매립되는 시간까지 이루어진다. 물론, 과도금으로 전기 전도성 금속이 트렌치(141,142)를 벗어난 영역까지 형성된 경우, 과도금된 부분에 대한 에칭 공정이 별도로 이루어질 수 있다.
이에 따라, BVH(143,144)의 내부면에는 전기 전도성 금속으로 이루어진 전해 도금층이 형성되고, 다수의 트렌치(141,142)에도 전기 전도성 금속이 충진되어 미세회로 패턴(151,152)을 형성할 수 있다. 여기서, 미세회로 패턴(151,152)의 형성은 트렌치(141,142)를 매립하는 정도로 이루어지기 때문에 종래의 연마(grinding) 공정을 수행할 필요가 없다.
이어서, 도 2f에 도시된 바와 같이 미세회로 패턴(151,152)의 일부를 덮는 포토레지스트 패턴(161)을 형성하고, BVH(143,144)를 매립한 제 2 관통 비아(131)를 형성한다.
구체적으로, BVH(143,144)를 매립한 제 2 관통 비아(131)는 BVH(143,144)의 내부면에 형성된 전해 도금층을 시드(seed) 층으로 하여 BVH(143,144)의 내부를 전기 전도성 금속으로 매립하여 형성할 수 있다.
미세회로 패턴(151,152)의 일부를 덮는 포토레지스트 패턴(161)은 이후 제 2 관통 비아(131)를 이용하여 최종적으로 관통 비아(132)를 형성하기 위해 구비된다.
이와 같은 포토레지스트 패턴(161)을 이용하여 전기 전도성 금속의 도금 공정을 다시 수행하면, 도 2g에 도시된 바와 같이 최종적인 관통 비아(132), 관통 비아(132)에 연결된 일반회로 패턴 및 외층 일반회로 패턴(151-2, 152-2)을 형성한다.
이후, 포토레지스트 패턴(161)을 제거하기 위한 박리(lift off) 공정과 클리닝(cleaning) 공정이 수행될 수 있다.
이렇게 형성된 관통 비아(132)는 기판(110)과 제 1 절연층(121, 122)을 관통하여 내층 회로와 외층 회로를 서로 연결하여 회로를 구성할 수 있고, 미세회로 패턴(151,152)의 일부와 연결될 수도 있다.
최종적인 관통 비아(132)와 외층 회로 패턴(151-2)을 형성한 후, 도 2h에 도시된 바와 같이 제 1 상부 절연층(121)과 제 1 하부 절연층(122) 각각을 덮는 제 2 상부 절연층(161)과 제 2 하부 절연층(162)을 형성한다.
구체적으로, 제 2 상부 절연층(161)은 관통 비아(132)의 상부와 상부 미세회로 패턴(151,151-2)을 덮는 형태로 형성되고, 제 2 하부 절연층(162)은 관통 비아(132)의 하부와 하부 미세회로 패턴(152,152-2)을 둘러싸는 형태로 형성된다.
이때, 상부 미세회로 패턴(151)의 일부를 노출하도록 제 2 상부 절연층(161)의 일부 영역을 에칭하고, 노출된 상부 미세회로 패턴(151)에 범프(170)를 형성한다. 물론, 범프(170)는 하부 미세회로 패턴(152,152-2)의 일부에 형성될 수도 있다.
범프(170)는 예를 들어, 금, 은, 니켈, 구리 등의 전기전도성 금속 페이스트를 일부 미세회로 패턴(151) 상에 인쇄하여 형성할 수 있다. 여기서, 범프(170)는 전기전도성 금속 페이스트를 인쇄하여 형성하는 것에 한정되는 것은 아니고, 도금 방법을 이용하여 형성할 수도 있다.
이와 같은 본 발명의 일실시예에 따른 인쇄회로기판(100)의 제조 방법은 관통 비아(132)에 연결된 일반회로패턴과 외층 일반회로패턴을 포함한 일반 회로 영역, 및 상부 미세회로 패턴과 같은 미세회로 영역을 제 1 절연층과 같은 동일층에 형성할 수 있다.
또한, 본 발명의 일실시예에 따른 인쇄회로기판(100)의 제조 방법은 일반 회로 영역과 미세회로 패턴을 포함한 미세회로 영역을 분리하여 형성하는 과정이 수행되므로, 종래에 영역들 사이의 단차를 줄이기 위한 연마(grinding) 공정이 필요 없이 미세회로 패턴의 두께를 균일하게 형성할 수 있다.
따라서, 본 발명의 일실시예에 따른 인쇄회로기판(100)의 제조 방법은 종래의 연마 공정을 생략하고 수행되므로, 인쇄회로기판(100)의 제조 비용과 시간을 절감할 수 있다.
이하, 본 발명의 다른 실시예에 따른 인쇄회로기판(200)에 대해 도 3을 참조하여 설명한다. 도 3은 본 발명의 다른 실시예에 따른 인쇄회로기판(200)의 단면도이다.
본 발명의 다른 실시예에 따른 인쇄회로기판(200)은 도 1에 도시된 본 발명의 일실시예에 따른 인쇄회로기판(100)과 유사하고, 그 차이점은 상부 미세회로 패턴(251) 중 일부에 대해 전기 전도성 금속을 도금하여 상부 방향으로 돌출된 포스트(post: 251-2)를 형성한다는데 있다.
이러한 포스트(251-2)의 형태에 의해, 포스트(251-2) 상부면에 구비되는 범프(270)의 양은 절감될 수 있고, 이에 따라 미세 두께의 범프(270)를 이용한 다른 소자(도시하지 않음)의 접합이 이루어질 수 있다.
따라서, 본 발명의 다른 실시예에 따른 인쇄회로기판(200)은 범프(270)의 양을 절감하여 제조 비용을 줄일 수 있는 효과가 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
100, 200: 인쇄회로기판 110: 기판
111, 112: 내층 회로 121: 제 1 상부 절연층
122: 제 1 하부 절연층 132: 관통 비아
141, 142: 트렌치 143, 144: BVH
151: 미세회로 패턴 161: 제 2 상부 절연층
162: 제 2 하부 절연층 170: 범프

Claims (14)

  1. 기판;
    상기 기판의 상부면 또는 하부면을 덮는 제 1 상,하부 절연층;
    상기 기판과 제 1 상,하부 절연층을 관통하여 전기적 연결을 이루는 관통 비아; 및
    상기 관통 비아를 덮거나 또는 둘러싸는 제 2 상,하부 절연층;
    을 포함하고,
    상기 제 1 상,하부 절연층 또는 상기 제 2 상,하부 절연층은 일반회로패턴과 상기 관통 비아에 연결된 회로패턴을 포함한 일반 회로 영역, 및 상기 일반회로영역의 선폭보다 작은 선폭의 미세회로패턴을 포함한 미세회로 영역으로 구분되는 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 미세회로 영역의 미세회로 패턴 일측에 구비된 범프를 더 포함하고,
    상기 제 2 상,하부 절연층은 상기 범프를 둘러싸는 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 일반 회로 영역 및 상기 미세회로 영역은 상기 절연층에 대해 동일층에 구비되는 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 기판의 상부면 또는 하부면에 상기 관통 비아에 연결되는 내층 회로를 구비한 인쇄회로기판.
  5. 제 1 항에 있어서,
    상기 일반회로영역의 선폭은 10㎛를 초과하고,
    상기 미세회로 영역의 일부 미세회로 패턴은 제 1 절연층에 매립된 형태로 구비되는 인쇄회로기판.
  6. 제 2 항에 있어서,
    상기 범프가 구비된 미세회로 패턴 일측은 포스트로 형성되는 인쇄회로기판.
  7. 기판의 상,하면에 각각 구비된 내층 회로, 및 상기 내층 회로의 일부를 서로 연결되는 제 1 관통 비아를 형성하는 단계;
    상기 내층 회로와 제 1 관통 비아를 덮는 제 1 절연층을 형성하는 단계;
    상기 제 1 관통 비아에 연결되어 상기 제 1 절연층을 관통하는 제 2 관통 비아, 일반회로패턴과 상기 제 2 관통 비아에 연결된 회로패턴을 포함한 일반회로영역, 및 다수의 미세회로패턴을 포함한 미세회로영역을 동일층에 형성하는 회로영역 형성 단계; 및
    상기 제 1 절연층을 덮는 제 2 절연층을 형성하는 단계;
    를 포함하는 인쇄회로기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 내층 회로는 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process), 또는 서브트랙티브(Subtractive) 공법 중 어느 하나의 방법으로 형성하는 인쇄회로기판의 제조 방법.
  9. 제 7 항에 있어서,
    상기 회로영역 형성 단계는
    상기 제 1 절연층의 외부면에 다수의 트렌치를 형성하는 단계;
    상기 제 1 관통 비아의 상부면 및 하부면 각각을 노출시키는 상부 BVH(blind via hole)와 하부 BVH를 형성하는 단계; 및
    상기 트렌치와 상기 BVH에 전기 전도성 금속을 충진하여, 상기 미세회로패턴과 제 2 관통 비아를 형성하는 단계;
    를 더 포함하는 인쇄회로기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 트렌치를 형성하는 단계는
    CO2 레이저 또는 엑시머(excimer) 레이저를 이용하여 상기 다수의 트렌치를 형성하는 인쇄회로기판의 제조 방법.
  11. 제 9 항에 있어서,
    상기 미세회로패턴과 제 2 관통 비아를 형성하는 단계는
    상기 전기 전도성 금속이 상기 트렌치를 매립하여 상기 미세회로패턴을 형성하는 단계; 및
    상기 BVH에 상기 전기 전도성 금속을 다시 충진하여 제 2 관통 비아를 형성하는 단계;
    를 더 포함하는 인쇄회로기판의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 2 절연층을 형성하는 단계는
    상기 제 2 관통 비아에 연결되어 상기 제 2 절연층에 덮히는 최종 관통 비아를 형성하는 단계; 및
    상기 최종 관통 비아 또는 상기 미세회로패턴을 덮거나 둘러싸는 상기 제 2 절연층을 형성하는 단계;
    를 더 포함하는 인쇄회로기판의 제조 방법.
  13. 제 7 항에 있어서,
    상기 제 2 절연층을 형성하는 단계에서
    상기 제 2 절연층의 일측은 상기 미세회로패턴의 일부에 구비된 범프를 둘러싸도록 형성되는 인쇄회로기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 범프를 구비한 미세회로패턴의 일부는 포스트 형태로 형성되는 인쇄회로기판의 제조 방법.
KR1020110137296A 2011-12-19 2011-12-19 인쇄회로기판 및 그 제조 방법 KR20130070129A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110137296A KR20130070129A (ko) 2011-12-19 2011-12-19 인쇄회로기판 및 그 제조 방법
US13/425,622 US20130153280A1 (en) 2011-12-19 2012-03-21 Printed circuit board and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110137296A KR20130070129A (ko) 2011-12-19 2011-12-19 인쇄회로기판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130070129A true KR20130070129A (ko) 2013-06-27

Family

ID=48608985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110137296A KR20130070129A (ko) 2011-12-19 2011-12-19 인쇄회로기판 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20130153280A1 (ko)
KR (1) KR20130070129A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105451430A (zh) * 2014-09-02 2016-03-30 富葵精密组件(深圳)有限公司 部分内埋式线路结构及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100543953C (zh) * 2003-10-06 2009-09-23 日本电气株式会社 电子器件及其制造方法
KR100832650B1 (ko) * 2007-06-13 2008-05-27 삼성전기주식회사 다층 인쇄회로기판 및 그 제조 방법
KR100990576B1 (ko) * 2008-05-26 2010-10-29 삼성전기주식회사 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법

Also Published As

Publication number Publication date
US20130153280A1 (en) 2013-06-20

Similar Documents

Publication Publication Date Title
KR100819278B1 (ko) 인쇄회로 기판 및 그 제조 방법
KR100499003B1 (ko) 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법
KR100990588B1 (ko) 랜드리스 비아를 갖는 인쇄회로기판 및 그 제조방법
KR101109230B1 (ko) 인쇄회로기판 및 그 제조방법
CN107170689B (zh) 芯片封装基板
KR20080080056A (ko) 배선 구조 및 그 형성 방법, 그리고 프린트 배선판
KR101255954B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
JP2008282842A (ja) 配線基板及びその製造方法
KR101109344B1 (ko) 인쇄회로기판 및 그 제조방법
KR20100065635A (ko) 집적회로 패키지 내장 인쇄회로기판 및 그 제조방법
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
KR20150064976A (ko) 인쇄회로기판 및 그 제조방법
CN102214628B (zh) 封装基板及其制造方法
KR20140018027A (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
KR20160010960A (ko) 인쇄회로기판 및 그 제조방법
US8365400B2 (en) Manufacturing process for a circuit board
US10643949B2 (en) Component carrier and method for manufacturing the same
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
TWI771534B (zh) 佈線板及其製造方法
KR20090063116A (ko) 반도체 장치용 패키지 및 그 제조 방법
KR20130070129A (ko) 인쇄회로기판 및 그 제조 방법
TWI691243B (zh) 印刷電路板的製造方法
KR101574019B1 (ko) 인쇄회로기판의 제조 방법
KR101865123B1 (ko) 메탈 포스트를 구비한 회로기판 제조방법 및 그 제조방법에 의해 제조된 회로기판
TWI644368B (zh) 封裝基板及其製作方法、封裝結構

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid