KR100990576B1

KR100990576B1 - 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법

Info

Publication number: KR100990576B1
Application number: KR1020080048705A
Authority: KR
Inventors: 김한; 황미선; 이석원; 오창건
Original assignee: 삼성전기주식회사
Priority date: 2008-05-26
Filing date: 2008-05-26
Publication date: 2010-10-29
Also published as: US20120011716A1; US20090288872A1; KR20090122748A

Abstract

본 발명은 미세 최외층 회로패턴을 갖는 인쇄회로기판에 관한 것이고, 보다 상세하게는 비아의 최소직경인 면이 기판의 최외각 회로층과 접속하는 인쇄회로기판에 관한 것이다. 본 발명에 따르면, 비아의 최소직경인 면이 최외층을 향하게 배치함으로써, 칩 실장 등으로 타 회로층에 비해 고밀도가 요구되는 기판의 최외각 회로층을 보다 미세하게 형성할 수 있다는 장점이 있다.

랜드리스, 비아, 최소직경, 최외층

Description

미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법{A PRINTED CIRCUIT BOARD COMPRISING A HIGH DENSITY EXTERNAL CIRCUIT PATTERN AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 미세 최외층 회로패턴을 갖는 인쇄회로기판에 관한 것이고, 보다 상세하게는 비아의 최소직경인 면이 기판의 최외각 회로층과 접속하는 인쇄회로기판에 관한 것이다.

최근 BGA 패키지 기판은 전자제품의 소형화, 고집적화 및 다기능화에 따라 경박단소 및 고밀도의 미세한 회로패턴을 구현하기 위하여 급속한 기술 개발이 이루어지고 있다. 또한, CSP 제품의 주요 응용분야인 휴대폰에서, 기존의 기능에 계속적으로 부가기능을 추가하는 다기능성을 요구함에 따라, 반도체 소자의 신호라인의 수가 급격하게 증가하고 있다.

특히, 경박단소 및 미세한 회로패턴은 반도체 소자가 BGA 패키지 기판상에 실장되는 CSP(Chip-Sized Package) 제품에서 크게 요구되고 있다.

도 1a 내지 도 1g는 종래의 BGA 패키지 기판의 제조방법의 흐름을 나타내는 단면도이다.

도 1a에서와 같이, 절연수지층(12)의 양면에 동박층(13, 13')이 적층된 동박적층판(11)을 준비한 후, 동박적층판(11)의 동박층(13, 13')에 내층 회로패턴을 형성한다. 이후, 내층 회로패턴이 형성된 동박적층판(11)의 양면에 프리프레그(prepreg; 14, 14') 및 동박(15, 15')을 각각 적층한다.

이후, 도 1b에서와 같이, 동박층(13, 13') 및 동박(15, 15')간의 회로연결을 위하여, 레이저를 이용하여 동박(13, 13')과 동박층(15, 15')을 연결하는 블라인드 비아홀(blind via hole; a)을 형성하고, 기계 드릴를 이용하여 상하 동박(15, 15')을 연결하는 관통홀(through hole; b)을 형성한다.

이후, 도 1c에서와 같이, 형성된 블라인드 비아홀(a) 및 관통홀(b)의 전기적 연결을 위하여, 상하 동박(15, 15'), 블라인드 비아홀(a)의 내벽 및 관통홀(b)의 내벽에 동도금층(16, 16')을 형성한다.

이후, 도 1d에서와 같이, 사진식각 공정(photolithography)을 이용하여, 상하 동박(15, 15') 및 동도금층(16, 16')에 외층 회로패턴을 형성한다.

이후, 도 1e에서와 같이, 외층 회로패턴이 형성된 기판의 상하면에 각각 솔더 레지스트(17, 17')를 도포한 후, 가건조시킨다.

이후, 도 1f에서와 같이, 사진식각 공정을 이용하여, 와이어 본딩 패드에 대응하는 개구부(c)를 상부 솔더 레지스트(17)에 형성하고, 솔더 볼 패드에 대응하는 개구부(d)를 하부 솔더 레지스트(17')에 형성한다.

이후, 도 1g에서와 같이, 상부 솔더 레지스트(17)의 개구부(c)인 와이어 본딩 패드에 금도금층(18)을 형성하고, 하부 솔더 레지스트(17')의 개구부(d)인 와이 어 본딩 패드에 금도금층(18')을 형성하면, 종래의 BGA 패키지 기판이 제조된다.

상술한 방식으로 제조된 종래의 BGA 패키지 기판은 외층 회로패턴(15, 15', 16, 16')이 비아의 직경이 최대인 면과 접속하며, 본딩패드(18)가 비아의 주변부에 형성되는 형상이다. 외층 회로패턴과 연결되는 비아 면적의 비대, 및 비아 요철에 의한 회로패턴의 우회 설계는 고밀도가 요구되는 외층 회로패턴의 미세화를 방해하는 요인으로 작용하였다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 비아의 직경이 최소인 면이 기판의 최외각 회로층과 접속하도록 배치하여, 최외층 회로층에 미세한 회로의 형성이 가능하다.

또한, 본 발명은 비아의 직경이 최소인 면에 접속하는 상부랜드를 제거하여 최외층에 미세한 회로 형성이 가능하고, 비아와 접속하는 회로패턴과의 접속이 양호한 랜드리스 비아를 갖는 인쇄회로기판 및 그 제조방법을 제안한다.

본 발명에 따른 미세 최외층 회로패턴을 갖는 인쇄회로기판은, 제1 절연층 일면에 형성된 제1 회로패턴을 포함하는 제1 회로층; 상기 제1 절연층의 타면에 형성된 제1 하부랜드를 포함하는 제2 회로층; 상기 제1 회로패턴과 상기 제1 하부랜드를 전기적으로 접속하는 제1 비아; 제2 절연층 일면에 형성된 제2 회로패턴을 포함하는 제3 회로층; 상기 제2 절연층의 타면에 형성된 제2 하부랜드를 포함하는 제4 회로층; 상기 제2 회로패턴과 상기 제2 하부랜드를 전기적으로 접속하는 제2 비아; 상기 제2 회로층과 상기 제4 회로층 사이에 개재된 제3 절연층; 및 상기 제1 하부랜드와 상기 제2 하부랜드를 전기적으로 연결하는 도전성 범프;를 포함하고, 상기 제1 비아는 상기 제1 하부랜드에서 상기 제1 회로패턴 방향으로 직경이 일정하게 감소하는 형상이고, 상기 제2 비아는 상기 제2 하부랜드에서 상기 제2 회로패턴 방향으로 직경이 일정하게 감소하는 형상인 것을 그 특징으로 한다.

본 발명의 바람직한 한 특징으로서, 상기 제1 비아와 접촉하는 상기 제1 회로패턴의 라인 폭은 상기 제1 비아의 최소직경보다 작고, 상기 제2 비아와 접촉하는 상기 제2 회로패턴의 라인 폭은 상기 제2 비아의 최소직경보다 작은 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 제1 회로패턴은 상기 제1 비아의 단부면을 가로질러 면접촉하고, 상기 제2 회로패턴은 상기 제2 비아의 단부면을 가로질러 면접촉하는 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 범프는 전도성 페이스트로 이루어지는 것에 있다.

본 발명에 따른 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법은, (A) 제1 절연층의 일면에 형성된 제1 하부 동박층, 타면에 형성된 제1 하부랜드를 포함하는 제2 회로층, 및 상기 제1 하부랜드에서 상기 제1 하부 동박층 방향으로 직경이 일정하게 감소하는 형상인 층간 도통을 위한 제1 비아를 갖는 제1 양면기판을 제공하는 단계; (B) 제2 절연층의 일면에 형성된 제3 하부 동박층, 타면에 형성된 제2 하부랜드를 포함하는 제4 회로층, 및 상기 제2 하부랜드에서 상기 제3 하부 동박층 방향으로 직경이 일정하게 감소하는 형상인 층간 도통을 위한 제2 비아를 갖는 제2 양면기판을 제공하는 단계; (C) 상기 제1 하부랜드와 상기 제2 하부랜드가 도전성 범프로 전기적으로 접속되도록, 상기 제2 회로층과 상기 제4 회로층 사이에 제3 절연층을 삽입하고 적층하는 단계; (D) 상기 제1 하부 동박층 및 상기 제3 하부 동박층 상에 상기 제1 비아 및 상기 제2 비아와 접속하는 제1 회로패턴 및 제3 회로패턴을 포함하는 제1 회로층 및 제3 회로층을 형성하는 단계;를 포함하는 것을 그 특징으로 한다.

본 발명의 바람직한 또 다른 특징으로서, 상기 제1 양면기판을 제공하는 단계는, (ⅰ) 일면에 제1 상부 동박층 및 제1 하부 동박층으로 구성된 제1 동박층이 형성되고, 타면에 제2 동박층이 형성된 제1 절연층을 갖는 제1 기판을 제공하는 단계; (ⅱ) 상기 제2 동박층 및 상기 제1 절연층을 관통하는 제1 비아홀을 형성하는 단계; (ⅲ) 상기 제1 비아홀의 내벽에 도금층을 형성하는 단계; (ⅳ) 상기 제1 비아홀 및 상기 제2 동박층 상에 및 제1 비아 및 상기 제1 하부랜드를 포함하는 제2 회로층을 형성하는 단계; (ⅴ) 상기 제1 상부 동박층을 제거하는 단계;를 포함하는 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 제2 양면기판을 제공하는 단계는, (ⅰ) 일면에 제3 상부 동박층 및 제3 하부 동박층으로 구성된 제3 동박층이 형성되고, 타면에 제4 동박층이 형성된 제2 절연층을 갖는 제2 기판을 제공하는 단계; (ⅱ) 상기 제4 동박층 및 상기 제2 절연층을 관통하는 제2 비아홀을 형성하는 단계; (ⅲ) 상기 제2 비아홀의 내벽에 도금층을 형성하는 단계; (ⅳ) 상기 제2 비아홀 및 상기 제4 동박층 상에 및 제2 비아 및 상기 제2 하부랜드를 포함하는 제4 회로층을 형성하는 단계; (ⅴ) 상기 제3 상부 동박층을 제거하는 단계;를 포함하는 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 적층하는 단계는, (ⅰ) 상기 제2 하부랜드에 도전성 범프를 형성하는 단계; (ⅱ) 제3 절연층을 제공하고 상기 제4 회로층 상부에 적층하는 단계; (ⅲ) 상기 도전성 범프가 상기 제1 하부랜드에 접속하도록 상기 제1 양면기판 및 상기 제2 양면기판을 적층하는 단계;를 포함하는 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 회로층을 형성하는 단계는, (ⅰ) 상기 제1 하부 동박층 및 상기 제3 하부 동박층 상에 레지스트층을 적층하는 단계; (ⅱ) 상기 레지스트층에 제1 회로패턴을 포함하는 제1 회로층 형성용 개구부 및 제3 회로패턴을 포함하는 제3 회로층 형성용 개구부를 형성하는 단계; (ⅲ) 상기 개구부를 도금하고, 잔류한 상기 레지스트층을 제거하는 단계;를 포함하는 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 하부 동박층 및 상기 상부 동박층은 이형재로 부착된 것에 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명에 따른 미세 최외층 회로패턴을 인쇄회로기판은 비아의 최소직경인 면이 최외층을 향하게 배치함으로써, 칩 실장 등으로 타 회로층에 비해 고밀도가 요구되는 기판의 최외각 회로층을 보다 미세하게 형성할 수 있다는 장점이 있다.

또한, 본 발명에 따른 인쇄회로기판은 상하로 배열되는 비아를 도전성 범프를 사용하여 접속함으로써 딤플을 제거할 수 있는 이점이 있다.

더욱이, 본 발명 따른 인쇄회로기판은 비아의 직경이 최소인 면에 상부 랜드가 없으므로, 기판의 최외각 회로층을 보다 미세하게 형성할 수 있는 장점이 있다.

본 발명에 따른 상부 랜드 없는 비아를 갖는 인쇄회로기판의 제조방법에 따르면, 이형재로 부착된 상부 동박층 및 하부 동박층을 사용하여 용이하게 상부 랜드 없는 비아를 갖는 인쇄회로기판를 제조할 수 있는 이점이 있다.

이하, 본 발명에 따른 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중복되는 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

도 2는 본 발명의 바람직한 실시예에 따른 상부 랜드 없는 비아를 갖는 인쇄회로기판의 단면도이다. 도 2에 도시된 바와 같이, 본 발명은, 비아의 직경이 최소 인 면이 인쇄회로기판의 최외층 회로층과 접속하는 구성이다.

구체적으로 본 실시예에 따른 인쇄회로기판은 제1 절연층(110) 일면에 형성된 제1 회로패턴(915)을 포함하는 제1 회로층(910), 상기 제1 절연층(110)의 타면에 형성된 제1 하부랜드(925)를 포함하는 제2 회로층(920), 상기 제1 회로패턴(915)과 상기 제1 하부랜드(925)를 전기적으로 접속하는 제1 비아(510), 제2 절연층(120) 일면에 형성된 제2 회로패턴(935)을 포함하는 제3 회로층(930), 상기 제2 절연층(120)의 타면에 형성된 제2 하부랜드(945)를 포함하는 제4 회로층(940), 상기 제2 회로패턴(935)과 상기 제2 하부랜드(945)를 전기적으로 접속하는 제2 비아(520), 상기 제2 회로층(920)과 상기 제4 회로층(930) 사이에 개재된 제3 절연층(130), 및 상기 제1 하부랜드(925)와 상기 제2 하부랜드(945)를 전기적으로 연결하는 도전성 범프(800)를 포함하는 구성이다.

상기 제1 회로층(910) 및 제3 회로층(930)은 기판의 노출면으로서 4층으로 구성되는 본원의 인쇄회로기판의 최외층을 구성한다.

상기 제1 비아(510)는 제1 하부랜드(925)에서 제1 회로패턴(915) 방향으로 직경이 일정하게 감소하는 형상이고, 제2 비아(520)는 제2 하부랜드(945)에서 제2 회로패턴(935) 방향으로 직경이 일정하게 감소하는 형상이다. 바람직하게는 제1 및 제2 비아(520)는 원추 형상이 될 수 있다. 비아홀(513; 도 4 참조) 형성시 일반적으로 사용하는 레이저 드릴, 즉, CO₂ 또는 YAG 레이저로 비아홀(513)을 가공하는 경우 원추형상의 비아홀(513)이 형성된다.

본 실시예에 따른 인쇄회로기판에 형성된 제1 비아(510)는 직경이 최소인 면이 최외층인 제1 회로층(910)에 형성된 제1 회로패턴(915)과 접속하고, 제2 비아(520)는 직경이 최소인 면이 최외층인 제3 회로층(930)에 형성된 제3 회로패턴(935)과 접속한다. 여기서, 제1 및 제2 비아(510, 520)는 예를 들면, 구리로 이루어진다.

상기 도전성 범프(800)는 제1 하부랜드(925)와 제2 하부랜드(945)를 전기적으로 연결하는 것으로, 바람직하게는 도전성 페이스트로 이루어진다. 본 실시예에서는, 제1 하부랜드(925)와 제2 하부랜드(945)를 연결하는 범프(800)만을 도시 및 서술하지만, 선택적으로, 비아의 하부랜드가 아닌 제2 회로층(920)의 회로패턴 및 제4 회로층(940)의 회로패턴을 연결하는 다른 도전성 범프를 구비할 수 있음을 이해하여야 한다.

상기 제1 내지 제3 절연층(110, 120, 130)은 제1 내지 제4 회로층(910, 920, 930, 940) 사이를 각각 절연시키기 위해 층간 배치된 것으로, 예를 들면, 에폭시 등의 절연수지를 사용한다.

본 실시예에 따른 인쇄회로기판은 비아의 최소직경인 면이 최외층을 향하게 배치함으로써, 칩 실장 등으로 타 회로층에 비해 고밀도가 요구되는 기판의 최외각 회로층을 보다 미세하게 형성할 수 있다는 장점이 있다.

또한, 본 실시예에 따른 인쇄회로기판은 제1 및 제2 비아(510, 520)의 최소직경보다 작은 라인폭을 가지는 제1 및 제2 회로패턴(915, 935)을 구비할 수 있다. 즉, 인쇄회로기판의 최외층에 비아의 상부랜드가 없는 랜드리스 비아를 구현하여, 기판의 최외각 회로층을 보다 미세하게 형성할 수 있는 장점이 있다.

이하, 본 발명의 바람직한 실시예에 따른 상부 랜드 없는 비아를 갖는 인쇄회로기판의 제조방법에 대해 서술한다. 도 3 내지 도 17은 본 발명의 실시예에 따른 상부 랜드 없는 비아를 갖는 인쇄회로기판의 제조방법을 공정순서대로 도시한 도면이다.

먼저, 도 3에 도시된 바와 같이, 상면에 제1 동박층(310), 하면에 제2 동박층(320)이 적층된 제1 절연층(110)이 제공된다. 제1 동박층(310)은 제1 하부 동박층(315)과 상기 제1 하부 동박층(315) 상에 적층된 제1 상부 동박층(313)의 두 개의 층으로 구성된다. 하부 동박층(315)은 약 3 ㎛, 상부 동박층(313)은 약 18 ㎛, 제2 동박층(320)은 약 3 ㎛ 두께인 것이 바람직하다.

이후, 도 4에 도시된 바와 같이, 제2 동박층(320) 및 제1 절연층(110)을 관통하는 비아홀(513)을 형성한다. 본 실시예에서, 예를 들면, CO₂ 또는 YAG 레이저 등을 사용하는 레이저 드릴을 이용하여 제2 동박층(320) 방향에서 제1 비아홀(513)을 형성한다. 레이저 드릴을 사용하기 이전에 제1 비아홀(513)이 형성될 위치의 제2 동박층(320)을 제거하는 윈도우 형성공정이 선행될 수 있다. 도시된 바와 같이, 레이저 드릴을 이용하여 제1 비아홀(513)을 형성하는 경우 레이저의 특성상 제1 비아홀(513)은 레이저 조사면으로부터 멀어지는 방향, 즉 제2 동박층(320)에서 제1 동박층(310) 방향으로 직경이 일정하게 감소하는 형상이 된다.

이후, 도 5에 도시된 바와 같이, 무전해 도금 공정을 실시하여 제1 비아홀(513) 내벽에 무전해 도금층(600)을 형성한다. 여기서, 무전해 도금 공정은 전해 동도금으로 제1 비아(510)를 형성하기 위해 필요한 도전성 막을 형성하기 위한 전처리 공정이다. 이때, 제1 동박층(310) 상에도 무전해 도금층이 형성될 수 있다.

이후, 도 6에 도시된 바와 같이, 제1 절연층(110)의 하부에 제1 레지스트층(710)을 적층한다. 본 실시예에서, 제1 레지스트층(710)은 감광성 레지스트필름으로 이루어진다.

이후, 도 7에 도시된 바와 같이, 제1 레지스트층(710)을 패터닝한다. 제1 레지스트층(710)에 노광 및 현상 공정을 실시하여 제1 레지스트층(710)이 제1 하부랜드(925)를 포함하는 제2 회로층(920) 형성용 개구부를 갖도록 패터닝한다.

이후, 도 8에 도시된 바와 같이, 제1 레지스트층(710)의 개구부를 전해 도금하고, 잔류한 제1 레지스트층(710)을 제거한다. 이때, 본 실시예에서는, 구리 필도금(copper fill plating)을 실시하여 제1 비아(510)를 형성한다. 이때, 제1 동박층(310) 상에도 전해 도금층이 형성될 수 있다.

이후, 도 9에 도시된 바와 같이, 플레쉬(flesh) 에칭을 수행하여 제1 절연층(110) 하부에 제1 비아(510)와 접속하는 제1 하부랜드(925)를 포함하는 제2 회로층(920)을 완성한다.

이후, 도 10에 도시된 바와 같이, 제1 동박층(310)의 제1 상부 동박층(313)을 제거한다. 제1 상부 동박층(313)과 제1 하부 동박층(315)은 예를 들면, 이형재(미도시)로 부착되어 있어 손쉽게 분리가능하다. 이형재 이외에도, 상부 동박층과 하부 동박층을 분리할 수 있도록 하는 다른 공지된 물질을 사용하여도 무방하다. 제1 상부 동박층(313)을 제거하는 것에 의해 제1 상부 동박층(313) 상에 형성된 무전해 및 전해 도금층이 함께 제거된다.

상술한 공정으로, 제1 절연층(110)의 일면에 형성된 제1 하부 동박층(315), 타면에 형성된 제1 하부랜드(925)를 포함하는 제2 회로층(920), 및 상기 제1 하부랜드(925)와 전기적으로 접속하는 제1 비아(510)를 갖는 제1 양면기판(10)이 완성된다.

도 11을 참조하면, 상술한 공정과 유사한 공정으로 제2 절연층(120)의 일면에 형성된 제3 하부 동박층(335), 타면에 형성된 제2 하부랜드(945)를 포함하는 제4 회로층(940), 및 상기 제2 하부랜드(945)와 전기적으로 접속하는 제2 비아(520)를 갖는 제2 양면기판(20)이 더 제공된다.

제1 양면기판(10) 및 제2 양면기판(20)이 제공되면, 도시된 바와 같이, 비아의 직경이 최소인 면이 기판의 최외층에 배치되도록 배열하고, 그 사이에 제3 절연층(130)을 배치한다. 여기서 사용되는 제3 절연층(130)은 반경화상태(B-stage)의 수지층인 것이 바람직하다. B-스테이지는 수지의 중간경화단계를 의미하며, 일정 크기 이상의 가열 가압에 의해 변형이 가능한 상태이다.

이후, 제2 하부랜드(945)에 도전성 범프(800)를 형성한다. 여기서, 범프(800)는 스크린 프린트(screen print) 방식에 의해 인쇄된다. 스크린 프린트는 개구부가 형성된 마스크(mask)를 통하여 도전성 페이스트 전사(轉寫) 과정을 거쳐 범프(800)를 인쇄하는 방식이다. 마스크의 개구부의 위치를 정렬하고, 도전성 페이 스트를 마스크의 상부면에 도포한다. 그리고 스퀴지(squeegee) 등을 이용하여 도전성 페이스트를 밀면, 개구부를 통하여 도전성 페이스트가 압출되면서 랜드에 전사된다. 이때 범프(800)는 원하는 모양과 높이로 인쇄하는 것이 가능하며, 도시하지는 않았지만, 제2 하부랜드 이외의 회로패턴에도 층간 접속을 위한 범프를 형성할 수 있다.

이후, 도 12에 도시된 바와 같이, 범프(800)가 제3 절연층(130)을 관통하도록 제3 절연층(130)을 제4 회로층(940) 상에 적층한다.

이후, 도 13에 도시된 바와 같이, 제1 양면기판(10) 및 제2 양면기판(20)을 이후 프레스로 가압하여 적층한다. 이때, 범프(800)는 제1 하부랜드(925)와 제2 하부랜드(945) 사이에서 압착되며, 제1 하부랜드(925)와 제2 하부랜드(945)를 전기적으로 연결한다.

한편, 본 상술한 바와 같이 비아(510, 520)를 필 도금 공정으로 형성하는 경우 비아홀 형성부와 주변부의 높이 차이에 의해 비아홀 바닥면이 완전히 평평하게 도금되지 않는 이른바 딤플이 발생할 수 있다. 딤플은 적층 공정시 기판 내부에 기포를 발생시키는 등 인쇄회로기판의 불량을 유발하여 공정 신뢰성을 저하시키는 것으로 인식되어 진다. 본 실시예에서는, 범프(800)의 인쇄 및 압착으로 제1 비아(510) 및 제2 비아(520)에 형성될 수 있는 딤플이 범프(800)를 형성하는 도전성 페이스트로 충전되어 제거된다. 따라서, 보다 신뢰성 높은 기판의 제조가 가능하다.

이후, 도 14에 도시된 바와 같이, 제1 하부 동박층(315) 및 제3 하부 동박 층(335) 상에 제2 레지스트층(720)을 적층한다. 그리고, 제2 레지스트층(720)에 노광 및 현상 공정을 실시하여 제1 하부 동박층 상에 적층된 제2 레지스트층(720)이 제1 회로패턴(915)을 포함하는 제1 회로층(910) 형성용 개구부(721)를 갖고, 제3 하부 동박층 상에 적층된 제2 레지스트층(720)이 제2 회로패턴(935)을 포함하는 제3 회로층(930) 형성용 개구부(723)를 갖도록 패터닝한다.

이때, 추후 형성될 제1 및 제2 회로패턴(915, 935)의 라인 폭을 제1 및 제2 비아(510, 520)의 최소직경보다 작게 형성하기 위해 제1 하부 동박의 제1 비아(510) 상부에 형성되는 제1 회로패턴(915) 형성용 개구부(721)의 폭은 상기 제1 비아(510)의 최소직경보다 작게 형성한다. 유사하게, 제3 하부 동박의 제2 비아(520) 상부에 형성되는 제2 회로패턴(935) 형성용 개구부(723)의 폭은 상기 제2 비아(520)의 최소직경보다 작게 형성한다. 여기서, 선택적으로 제1 및 제2 회로패턴(935) 형성용 개구부의 폭이 상기 제1 및 제2 비아(520)의 최소직경보다 크게 형성할 수도 있음을 이해할 수 있을 것이다.

이후, 도 16에 도시된 바와 같이, 제2 레지스트층(720)의 개구부를 전해 도금하고, 잔류한 제2 레지스트층(720)을 제거한다.

다음, 도 17에 도시된 바와 같이, 플레쉬(flesh) 에칭을 수행하여 제1 회로층(910) 및 제3 회로층(930)을 완성한다. 상술한 공정에 의해 비아의 최소직경인 면이 기판의 최외층 회로층과 연결되는 인쇄회로기판을 제조할 수 있다.

한편, 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통 상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.

도 1a 내지 도 1g는 종래의 인쇄회로기판의 제조방법은 공정순서대로 도시하는 도면이다.

도 2는 본 발명의 바람직한 실시예에 따른 미세 최외층 회로패턴을 갖는 인쇄회로기판의 단면도이다.

도 3 내지 도 17은 본 발명의 바람직한 실시예에 따른 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법은 공정순서대로 도시하는 도면이다.

Claims

제1 절연층 일면에 형성된 제1 회로패턴을 포함하는 제1 회로층;

상기 제1 절연층의 타면에 형성된 제1 하부랜드를 포함하는 제2 회로층;

상기 제1 회로패턴과 상기 제1 하부랜드를 전기적으로 접속하는 제1 비아;

제2 절연층 일면에 형성된 제2 회로패턴을 포함하는 제3 회로층;

상기 제2 절연층의 타면에 형성된 제2 하부랜드를 포함하는 제4 회로층;

상기 제2 회로패턴과 상기 제2 하부랜드를 전기적으로 접속하는 제2 비아;

상기 제2 회로층과 상기 제4 회로층 사이에 개재된 제3 절연층; 및

상기 제1 하부랜드와 상기 제2 하부랜드를 전기적으로 연결하는 도전성 범프;

를 포함하고,

상기 제1 비아는 상기 제1 하부랜드에서 상기 제1 회로패턴 방향으로 직경이 일정하게 감소하는 형상이고, 상기 제2 비아는 상기 제2 하부랜드에서 상기 제2 회로패턴 방향으로 직경이 일정하게 감소하는 형상인 미세 최외층 회로패턴을 갖는 인쇄회로기판.
제1항에 있어서,

상기 제1 비아와 접촉하는 상기 제1 회로패턴의 라인 폭은 상기 제1 비아의 최소직경보다 작고, 상기 제2 비아와 접촉하는 상기 제2 회로패턴의 라인 폭은 상 기 제2 비아의 최소직경보다 작은 미세 최외층 회로패턴을 갖는 인쇄회로기판.
제1항에 있어서,

상기 제1 회로패턴은 상기 제1 비아의 단부면을 가로질러 면접촉하고, 상기 제2 회로패턴은 상기 제2 비아의 단부면을 가로질러 면접촉하는 미세 최외층 회로패턴을 갖는 인쇄회로기판.
제1항에 있어서,

상기 범프는 전도성 페이스트로 이루어지는 미세 최외층 회로패턴을 갖는 인쇄회로기판.
(A) 제1 절연층의 일면에 형성된 제1 하부 동박층, 타면에 형성된 제1 하부랜드를 포함하는 제2 회로층, 및 상기 제1 하부랜드에서 상기 제1 하부 동박층 방향으로 직경이 일정하게 감소하는 형상인 층간 도통을 위한 제1 비아를 갖는 제1 양면기판을 제공하는 단계;

(B) 제2 절연층의 일면에 형성된 제3 하부 동박층, 타면에 형성된 제2 하부랜드를 포함하는 제4 회로층, 및 상기 제2 하부랜드에서 상기 제3 하부 동박층 방향으로 직경이 일정하게 감소하는 형상인 층간 도통을 위한 제2 비아를 갖는 제2 양면기판을 제공하는 단계;

(C) 상기 제1 하부랜드와 상기 제2 하부랜드가 도전성 범프로 전기적으로 접 속되도록, 상기 제2 회로층과 상기 제4 회로층 사이에 제3 절연층을 삽입하고 적층하는 단계;

(D) 상기 제1 하부 동박층 및 상기 제3 하부 동박층 상에 상기 제1 비아 및 상기 제2 비아와 접속하는 제1 회로패턴 및 제3 회로패턴을 포함하는 제1 회로층 및 제3 회로층을 형성하는 단계;

를 포함하는 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.
제5항에 있어서,

상기 제1 비아와 접촉하는 상기 제1 회로패턴의 라인 폭은 상기 제1 비아의 최소직경보다 작고, 상기 제2 비아와 접촉하는 상기 제2 회로패턴의 라인 폭은 상기 제2 비아의 최소직경보다 작은 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.
제5항에 있어서,

상기 제1 양면기판을 제공하는 단계는,

(ⅰ) 일면에 제1 상부 동박층 및 제1 하부 동박층으로 구성된 제1 동박층이 형성되고, 타면에 제2 동박층이 형성된 제1 절연층을 갖는 제1 기판을 제공하는 단계;

(ⅱ) 상기 제2 동박층 및 상기 제1 절연층을 관통하는 제1 비아홀을 형성하는 단계;

(ⅲ) 상기 제1 비아홀의 내벽에 도금층을 형성하는 단계;

(ⅳ) 상기 제1 비아홀 및 상기 제2 동박층 상에 및 제1 비아 및 상기 제1 하부랜드를 포함하는 제2 회로층을 형성하는 단계;

(ⅴ) 상기 제1 상부 동박층을 제거하는 단계;

를 포함하는 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.
제5항에 있어서,

상기 제2 양면기판을 제공하는 단계는,

(ⅰ) 일면에 제3 상부 동박층 및 제3 하부 동박층으로 구성된 제3 동박층이 형성되고, 타면에 제4 동박층이 형성된 제2 절연층을 갖는 제2 기판을 제공하는 단계;

(ⅱ) 상기 제4 동박층 및 상기 제2 절연층을 관통하는 제2 비아홀을 형성하는 단계;

(ⅲ) 상기 제2 비아홀의 내벽에 도금층을 형성하는 단계;

(ⅳ) 상기 제2 비아홀 및 상기 제4 동박층 상에 및 제2 비아 및 상기 제2 하부랜드를 포함하는 제4 회로층을 형성하는 단계;

(ⅴ) 상기 제3 상부 동박층을 제거하는 단계;

를 포함하는 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.
제5항에 있어서,

상기 적층하는 단계는,

(ⅰ) 상기 제2 하부랜드에 도전성 범프를 형성하는 단계;

(ⅱ) 제3 절연층을 제공하고 상기 제4 회로층 상부에 적층하는 단계;

(ⅲ) 상기 도전성 범프가 상기 제1 하부랜드에 접속하도록 상기 제1 양면기판 및 상기 제2 양면기판을 적층하는 단계;

를 포함하는 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.
제5항에 있어서,

상기 회로층을 형성하는 단계는,

(ⅰ) 상기 제1 하부 동박층 및 상기 제3 하부 동박층 상에 레지스트층을 적층하는 단계;

(ⅱ) 상기 레지스트층에 제1 회로패턴을 포함하는 제1 회로층 형성용 개구부 및 제3 회로패턴을 포함하는 제3 회로층 형성용 개구부를 형성하는 단계;

(ⅲ) 상기 개구부를 도금하고, 잔류한 상기 레지스트층을 제거하는 단계;

를 포함하는 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.
제7항에 있어서,

상기 제1 상부동박층 및 제1 하부동박층은 이형재로 부착되는 것을 특징으로 하는 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.
제8항에 있어서,

상기 제3 상부동박층 및 제3 하부동박층은 이형재로 부착되는 것을 특징으로 하는 미세 최외층 회로패턴을 갖는 인쇄회로기판의 제조방법.