KR101156854B1 - 반도체 패키지 기판 및 그 제조방법 - Google Patents

반도체 패키지 기판 및 그 제조방법 Download PDF

Info

Publication number
KR101156854B1
KR101156854B1 KR1020100068104A KR20100068104A KR101156854B1 KR 101156854 B1 KR101156854 B1 KR 101156854B1 KR 1020100068104 A KR1020100068104 A KR 1020100068104A KR 20100068104 A KR20100068104 A KR 20100068104A KR 101156854 B1 KR101156854 B1 KR 101156854B1
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
connection
metal
via hole
Prior art date
Application number
KR1020100068104A
Other languages
English (en)
Other versions
KR20110122044A (ko
Inventor
염광섭
신영환
윤경로
김상덕
정교민
정봉희
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US12/949,267 priority Critical patent/US20110266671A1/en
Priority to TW99140605A priority patent/TW201140776A/zh
Publication of KR20110122044A publication Critical patent/KR20110122044A/ko
Application granted granted Critical
Publication of KR101156854B1 publication Critical patent/KR101156854B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명은 반도체 패키지 기판 및 그 제조방법에 관한 것으로, 본 발명의 패키지 기판은 전자 부품 실장 면에만 접속 패드를 포함하는 회로 패턴을 구비한 단면 기판 구조로서, 비아홀의 내벽에 형성된 금속 도금층과 비아홀 내부에 충전된 도전성 금속 페이스트로 이루어진 접속 비아를 통해서 상면의 접속 패드와 하면의 외부접속 단자를 직접 연결할 수 있다.

Description

반도체 패키지 기판 및 그 제조방법 {Substrate for a semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 기판 및 그 제조방법에 관한 것이다.
DDR 메모리를 실장하는 반도체 실장용 회로 기판은 일반적으로 단면 회로를 형성하여 사용하였으나, 최근 IC의 고기능화에 따라 기존 와이어 본딩을 이용한 방식에서 플립칩 실장방식으로 변화하는 동시에 기판에서도 단면회로층을 사용하던 BOC(Board On Chip) 형태에서 양면 이상의 회로층을 요구하고 있다.
이하, 도 1 내지 도 8을 참조하여 종래기술에 따른 반도체 패키지용 양면 회로 기판의 제조방법을 설명한다.
우선, 도 1을 참조하면, 절연층(11)의 양면에 동박층(12)이 적층된 양면 동박적층판(10)을 준비한 후, 도 2에 나타낸 바와 같이, 기계적 드릴 또는 레이저를 이용하여 동박적층판(10)을 관통하는 비아홀(13)을 형성한다.
다음, 도 3에 나타낸 바와 같이, 무전해 동도금을 통해서 약 1㎛ 이하의 시드층을 형성하고, 약 10㎛ 이상의 도금 두께를 갖도록 전해 동도금을 수행하여 동도금층(14)을 형성한 후, 도 4에 나타낸 바와 같이, 소정의 패턴에 따라 패터닝하여 양면에 회로 패턴(15)을 형성한다.
도 5는 도 4의 양면 회로 기판 구조를 상세히 설명하기 위하여 확대하여 나타낸 도면으로서, 종래기술에 따른 패키지 기판은 홀 내벽에 무전해 및 전해 도금을 통해 형성된 도금층(B)을 갖는 비아(A)를 통해서 층간 회로가 전기적으로 접속된다.
상면 회로 패턴(C1, C2)에는 전자 부품과 접속되는 접속 패드(C2)가 포함되며, 하면 회로 패턴에는 솔더볼과 같은 외부접속 단자가 실장되는 솔더볼 패드(D)가 포함된다.
상기 비아(A)의 홀 직경은 제조 공정 등의 제약에 따라 통상적으로 약 0.2㎜ 이하로 구현된다.
이어서, 도 6을 참조하면, 상기 상부 회로 패턴 중 접속 패드와, 하부 회로 패턴 중 솔더볼 패드가 노출되도록 개구부를 갖는 솔더레지스트층(16)을 형성하고, 도 7에 나타낸 바와 같이, 상기 노출된 접속 패드와 솔더볼 패드 상에 Ni/Au 도금과 같은 통상의 표면처리 과정을 통해서 표면처리층(17)을 형성한다.
마지막으로, 도 8에 나타낸 바와 같이, 기판의 상면에 전자 부품(IC)을 실장하고 접속 부재, 예를 들어, 와이어 본딩을 통해서 접속 패드와 연결하고, 기판의 하면에 노출된 솔더볼 패드에는 솔더볼(18)을 형성한다.
이처럼, 양면 이상 반도체 실장용 회로기판을 구현하기 위해서는 미세 비아가공 및 홀 내 도금 등이 필요하게 되나 비아 수가 증가할수록 비용 또한 증가하게 된다. 또한, 제조 공정의 제약으로 인하여 비아의 홀 직경이 약 0.2㎜ 이하로 구현되어 방열 특성이 상대적으로 낮고 전기적 저항이 높은 단점이 있다. 또한, 양면에의 회로 구성에 의해서 회로 기판의 두께를 낮추는데 한계가 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 종래 양면 회로기판에서와 동일하게 증가된 I/O를 수용하면서도 제작 경비는 감소하게 되는 단면 회로기판 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 측면은 기존 제품 대비 비아의 홀 직경을 크게 하여 방열 특성을 향상시키는 동시에 전기 저항을 낮출 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 측면은 기존 제품 대비 대구경의 비아를 구현하여 기판 스택(stack) 수를 향상시킬 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 바람직한 제1측면에 따르면,
제1표면과 제2표면을 가지며, 내부를 관통하는 비아홀이 형성된 절연층;
상기 비아홀의 내벽에 형성된 금속 도금층과 비아홀 내부에 충전된 도전성 금속 페이스트로 이루어진 접속 비아;
상기 절연층의 제1표면에 형성되며, 상기 제1표면의 접속 비아 상에 형성된 접속 패드를 포함하는 회로 패턴; 및
상기 절연층의 제2표면의 접속 비아 상에 형성되어 상기 접속 비아를 통해서 상기 제1표면의 접속 패드와 전기적으로 연결되는 외부접속 단자;
를 포함하는 반도체 패키지 기판이 제공된다.
상기 패키지 기판에서, 바람직하게는 상기 금속 도금층이 무전해 금속 도금층일 수 있다.
상기 금속 도금층은 3㎛ 이하의 두께를 갖는 것이 바람직하다.
상기 패키지 기판은 상기 절연층의 제1표면 및 제2표면 상에 형성되며, 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 접속 비아 표면을 노출시키는 개구부를 갖는 솔더레지스트층을 더 포함할 수 있다.
상기 패키지 기판은 또한 상기 솔더레지스트층의 개구부를 통해서 노출된 접속 패드 및 접속 비아 상에 형성된 표면처리층을 더 포함할 수 있다.
상기 패키지 기판은 또한 상기 절연층의 제1표면 상의 솔더레지스트층 상에 실장되며, 접속 부재를 통해서 상기 접속 패드와 전기적으로 연결되는 전자 부품을 더 포함할 수 있다.
상기 도전성 금속 페이스트는 Cu, Ag, Sn, Pb, 이들의 합금, 및 이들의 조합으로 이루어진 군으로부터 선택될 수 있다.
상기 절연층은 수지 절연층 또는 세라믹 절연층일 수 있다.
상기 외부접속 단자는 바람직하게는 솔더볼일 수 있다.
본 발명의 바람직한 제2측면에 따르면,
제1표면과 제2표면, 및 내부를 관통하는 비아홀을 가지며, 상기 제1표면에, 제1표면의 비아홀 상에 형성된 접속 패드를 포함하는, 회로 패턴을 갖는 절연층을 준비하는 단계;
상기 비아홀 내벽에 금속 도금층을 형성하는 단계;
상기 금속 도금층이 형성된 비아홀 내부에 도전성 금속 페이스트를 충전하여 접속 비아를 형성하는 단계;
상기 접속 비아를 통해서 상기 제1표면의 접속 패드와 전기적으로 연결되도록 상기 절연층의 제2표면의 접속 비아 상에 외부접속 단자를 형성하는 단계;
를 포함하는 반도체 패키지 기판의 제조방법이 제공된다.
상기 방법에서, 상기 절연층을 준비하는 단계는:
제1표면 및 제2표면을 갖는 절연층을 준비하는 단계;
상기 절연층의 내부를 관통하는 비아홀을 형성하는 단계;
상기 비아홀이 형성된 절연층의 제1표면에 금속층을 적층하는 단계; 및
상기 금속층을 이용하여 상기 절연층의 제1표면에 회로 패턴을 형성하는 단계;
를 포함할 수 있다.
여기서, 상기 제1표면 및 제2표면을 갖는 절연층을 준비하는 단계는 절연층의 양면에 금속박이 적층된 양면 금속박적층판의 양면 금속박을 제거하여 수행될 수 있다.
여기서, 상기 금속층을 적층하는 단계는:
상기 절연층의 제1표면에 접착제를 개재하여 금속층을 적층한 후 상기 비아홀 바닥에 형성된 접착제를 제거하여 수행될 수 있다.
상기 방법에서, 상기 비아홀 내벽에 금속 도금층을 형성하는 단계는:
상기 비아홀, 및 제1표면에 회로 패턴을 갖는 절연층의 전면에 무전해 금속 도금을 통해서 금속 도금층을 형성하는 단계; 및
상기 비아홀 내벽에 금속 도금층이 형성되도록 불필요한 부위의 금속 도금층을 제거하는 단계;
를 포함할 수 있다.
상기 방법은 상기 접속 비아 형성 단계 이후에:
상기 절연층의 제1표면 및 제2표면 상에 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 접속 비아 표면을 노출시키는 개구부를 갖는 솔더레지스트층을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 또한 상기 솔더레지스트층 형성 단계 이후에:
상기 솔더레지스트층의 개구부를 통해서 노출된 접속 패드 및 접속 비아 상에 표면처리층을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 또한 상기 솔더레지스트층 형성 단계 이후에:
상기 절연층의 제1표면 상의 솔더레지스트층 상에 전자 부품을 실장하고 접속 부재를 통해서 상기 접속 패드와 전기적으로 연결하는 단계를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 바람직한 실시형태에 따른 반도체 패키지 기판은 기존 양면 회로기판에 비해 제작비용이 낮은 단면 기판으로 제작이 가능하며, 비아 내 도금과 함께 전기적 연결을 위한 도전성 금속 페이스트 충전을 통해서 기존 도금만을 사용하는 경우에 비해 제작원가를 낮추고 접착 특성 및 전기적 특성을 동시에 향상시킬 수 있다.
또한, 본 발명의 바람직한 실시형태에 따른 반도체 패키지 기판은 기존 제품에 비해 비아의 홀 직경이 커서 방열특성 및 전기적 특성이 우수하다.
도 1 내지 도 8은 종래기술에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 단면도이다.
도 9는 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 구조를 개략적으로 설명하기 위한 단면도이다.
도 10 내지 도 19는 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 제조방법을 개략적으로 설명하기 위한 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
반도체 패키지 기판
도 9는 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 구조를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 본 발명의 일 실시형태에 따른 반도체 패키지 기판은 전자 부품 실장 면에만 접속 패드(C2)를 포함하는 회로 패턴(C1, C2)을 구비한 단면 기판 구조로서, 비아홀의 내벽에 금속 도금층(B)을 보조 채널로서 형성하고, 비아홀 내부에 도전성 금속 페이스트(A)를 충전하여 접속 비아를 형성함으로써, 하면에 접속 패드를 포함하는 별도의 회로 패턴을 구비하지 않고도 상면의 접속 패드(C2)와 하면의 접속 비아(D) 상에 형성되는 외부접속 단자(도시되지 않음)를 접속 비아를 통해 직접 연결할 수 있다.
좀 더 구체적으로는, 본 발명의 일 실시형태에 따른 반도체 패키지 기판은:
제1표면(101a)과 제2표면(101b)을 가지며, 내부를 관통하는 비아홀이 형성된 절연층(101)과; 상기 비아홀의 내벽에 형성된 금속 도금층(B)과 비아홀 내부에 충전된 도전성 금속 페이스트(A)로 이루어진 접속 비아와; 상기 절연층(101)의 제1표면(101a)에 형성되며, 상기 제1표면(101a)의 접속 비아 상에 형성된 접속 패드(C2)를 포함하는 회로 패턴(C1, C2)과; 상기 절연층(101)의 제2표면(101b)의 접속 비아(D) 상에 형성되어 접속 비아를 통해서 상기 제1표면(101a)의 접속 패드(C2)와 전기적으로 연결되는 외부접속 단자(도시되지 않음)를 포함한다.
바람직하게는, 상기 금속 도금층(B)은 무전해 금속 도금층으로 구성할 수 있다. 상기 금속 도금층(B)의 두께는 약 3㎛ 이하로 구현하는 것이 효율성 대비 경제적 측면에서 바람직하다. 현재 인쇄회로기판에서 전기적 특성을 충족시키기 위하여 비아홀 내에 구비되는 도금층의 두께는 최소 8㎛으로서 이러한 두께의 도금층 형성에 시간 및 비용이 많이 소모되나, 본 발명에 따르면, 상기 금속 도금층(B)의 두께를 3㎛ 이하로 구현하고도 목적하는 전기적 특성 및 방열 특성을 충분히 얻을 수 있는 이점이 있다.
또한, 바람직하게는, 기존의 회로 기판 대비 방열 특성 및 전기적 특성을 향상시키기 위하여 비아홀의 직경을 약 0.3㎜ 이상으로 형성할 수 있다.
상기 절연층(101)의 총 두께는 통상 약 0.2㎜ 정도로 구현할 수 있으나, 필요에 따라 적절히 조절할 수 있음은 물론이다.
상기 절연층으로는 인쇄회로기판의 절연층으로서 사용되는 수지 절연층 또는 반도체 기판의 절연층으로서 사용되는 세라믹 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 금속 도금층의 금속 및 회로 패턴은 회로 기판 분야에서 회로용 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
상기 도전성 금속 페이스트로는 예를 들어, Cu, Ag, Sn, Pb, 이들의 합금 또는 이들 중 2 이상을 조합하여 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다. 또한, 상술한 금속 성분 이외에 접착력을 부여하기 위한 바인더, 기타 수지 성분 등이 더욱 포함될 수 있음을 당업자라면 충분히 인식할 수 있을 것이다.
선택적으로, 상기 절연층(101)의 제1표면(101a) 및 제2표면(101b) 상에는 접속 패드(C2) 및 외부접속 단자가 형성될 부분의 접속 비아(D) 표면을 노출시키는 개구부를 갖는 솔더레지스트층이 더 형성될 수 있다.
상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드부(C2, D)를 노출시키기 위해 개구부가 형성된다.
또한, 상기 솔더레지스트층의 개구부를 통해서 노출된 접속 패드(C2) 및 접속 비아(D) 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.
상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다. 이와 같은 과정을 통해서 형성된 패드부(C2, D)는 적용목적에 따라 와이어본딩용 패드 또는 범프용 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼링용 패드로 사용될 수 있다.
또한, 상기 절연층(101)의 제1표면(101a) 상의 솔더레지스트층 상에는 예를 들어, 와이어 또는 범프와 같은 접속 부재를 통해서 상기 접속 패드(C2)와 전기적으로 연결되는 전자 부품(IC)이 더 형성될 수 있다.
반도체 패키지 기판의 제조방법
도 10 내지 도 19는 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 제조공정을 개략적으로 설명하기 위하여 나타낸 단면도이다.
도 10 내지 도 19를 참조하면, 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 제조방법은:
제1표면(101a)과 제2표면(101b), 및 내부를 관통하는 비아홀(102)을 가지며, 상기 제1표면(101a)에, 제1표면(101a)의 비아홀(102) 상에 형성된 접속 패드(C2)를 포함하는, 회로 패턴(105)을 갖는 절연층(101)을 준비하는 단계(도 10 내지 도 14 참조);
상기 비아홀(102) 내벽에 금속 도금층(106)을 형성하는 단계(도 15 내지 도 16 참조);
상기 금속 도금층(106)이 형성된 비아홀(102) 내부에 도전성 금속 페이스트(107)를 충전하여 접속 비아를 형성하는 단계(도 16 참조); 및
상기 접속 비아를 통해서 상기 제1표면(101a)의 접속 패드(C2)와 전기적으로 연결되도록 상기 절연층(101)의 제2표면(101b)의 접속 비아(D) 상에 외부접속 단자(110)를 형성하는 단계(도 19);
를 포함한다.
여기서, 상기 방법은 상기 절연층(101)의 양면에 패드부(C2, D)를 노출시키는 개구부를 갖는 솔더레지스트층(108)을 형성하는 단계(도 17 참조), 및/또는 상기 노출된 패드부(C2, D)에 표면처리층(109)을 형성하는 단계(도 18 참조), 및/또는 상기 절연층(101)의 제1표면(101a) 상의 솔더레지스트층(108) 상에 전자 부품(IC)을 실장하고 접속 부재를 통해서 상기 접속 패드(C2)와 전기적으로 연결하는 단계(도 19 참조)를 선택적으로 더 포함할 수 있다.
이하, 도 10 내지 도 19를 참조하여 본 발명의 바람직한 일 실시예에 따른 반도체 패키지 기판의 제조방법을 구체적으로 설명한다.
우선, 도 10 내지 도 14에 나타낸 바와 같이, 비아홀(102) 및 제1표면(101a)에 회로 패턴(105)이 형성된 절연층(101)을 준비한다.
좀 더 구체적으로는, 도 10에 나타낸 바와 같이, 제1표면(101a) 및 제2표면(101b)을 갖는 절연층(101)을 준비한다. 상기 절연층(101)으로는 인쇄회로기판의 절연층으로서 사용되는 수지 절연층 또는 반도체 기판의 절연층으로서 사용되는 세라믹 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
이때, 상기 절연층(101)은 절연층의 양면에 금속박이 적층된 양면 금속박적층판의 양면 금속박을 제거한 것을 사용하는 것이 이후 공정에서 회로용 금속과의 접착력 향상 등의 측면에서 바람직하나, 특별히 이에 한정되는 것은 아니다. 상기 금속박의 금속으로는 회로 기판 분야에서 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 동박을 사용하는 것이 전형적이다.
이어서, 도 11에 나타낸 바와 같이, 절연층(101)을 관통하는 비아홀(102)을 형성한다.
비아홀(102)은 CNC 드릴(Computer Numerial Control drill), CO2 또는 Yag 레이저 드릴과 같은 드릴링 작업에 의해 가공될 수 있다. 홀 가공후에는 드릴링 작업에 의해 발생하는 동박의 버(burr) 및 스미어(smear)를 제거하기 위해 디버링(deburring) 및 디스미어(desmear)를 행하는 것이 바람직하다.
이때, 기존의 회로 기판 대비 방열 특성 및 전기적 특성을 향상시키기 위하여 비아홀(102)의 직경을 약 0.3㎜ 이상으로 형성하는 것이 바람직하다.
이어서, 도 12 내지 도 14에 나타낸 바와 같이, 상기 절연층(101)의 제1표면(101a)에 회로 패턴(105)을 형성한다.
좀 더 구체적으로는, 도 12에 나타낸 바와 같이, 절연층(101)의 제1표면(101a)에 접착제(103)를 개재하여 금속층(104)을 적층한 후, 도 13에 나타낸 바와 같이, 비아홀(102) 바닥에 형성된 접착제(103)를 제거한다. 상기 금속층으로는 회로 기판 분야에서 회로용 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 동박층을 사용하는 것이 전형적이다. 또한, 상기 접착제(103)는 실제 사용되는 절연층(101)의 종류 및 상세 적층 공정에 따라 사용하지 않아도 무방하다.
이어서, 도 14에 나타낸 바와 같이, 상기 금속층(104)을 이용하여, 예를 들면 텐팅 공법에 의해 패터닝하여, 상기 절연층(101)의 제1표면(101a)에 회로 패턴(105)을 형성한다. 상기 회로 패턴(105)에는 제1표면(101a)의 비아홀(102) 상에 형성되는 접속 패드(C2)가 포함된다.
본 실시예에서는 금속층을 적층한 후 텐팅 공정에 의해 회로 패턴을 형성하는 방법을 예시적으로 설명하였으나, 당업자라면 비아홀이 형성된 기판의 일면에 회로 패턴을 형성하기 위한 방법으로서, 상술한 방법 이외에 통상의 회로 기판 분야에 알려져 있는 모든 회로 형성 공법이 제한 없이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
다음, 도 15 내지 도 16에 나타낸 바와 같이, 상기 비아홀(102) 내벽에 금속 도금층(106)을 형성한다.
이때, 상기 금속 도금층(106)의 두께는 약 3㎛ 이하로 구현하는 것이 효율성 대비 경제적 측면에서 바람직하다. 현재 인쇄회로기판에서 전기적 특성을 충족시키기 위하여 비아홀 내에 구비되는 도금층의 두께는 최소 8㎛으로서 이러한 두께의 도금층 형성에 시간 및 비용이 많이 소모되나, 본 발명에 따르면, 상기 금속 도금층(106)의 두께를 3㎛ 이하로 구현하고도 목적하는 전기적 특성 및 방열 특성을 충분히 얻을 수 있는 이점이 있다.
좀 더 구체적으로는, 도 15에 나타낸 바와 같이, 상기 비아홀(102), 및 제1표면에 회로 패턴(105)이 형성된 절연층(101)의 전면에 무전해 금속 도금을 통해서 금속 도금층(106)을 형성할 수 있다. 상기 금속 도금층(106)의 금속으로는 회로 기판 분야에서 회로용 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
이어서, 도 16에 나타낸 바와 같이, 상기 비아홀(102) 내벽에 금속층(106)이 형성되도록 불필요한 부위의 금속 도금층을 제거한다. 상기 도면에서는 회로 패턴(105) 상에 형성된 금속 도금층(106) 역시 제거된 것으로 도시하였으나, 회로 패턴(105) 상의 금속 도금층(106)은 제거하지 않고 접착제(103)를 포함하는 절연층(101) 상의 금속 도금층(106)만 통상의 플레시 에칭 등의 공정을 통해서 선택적으로 제거하여도 무방하다.
다음, 도 16에 나타낸 바와 같이, 금속 도금층(106)이 형성된 비아홀 내부에 도전성 금속 페이스트(107)를 충전하여 접속 비아를 형성한다.
상기 도전성 금속 페이스트로는 예를 들어, Cu, Ag, Sn, Pb, 이들의 합금 또는 이들 중 2 이상을 조합하여 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
다음, 도 17에 나타낸 바와 같이, 상기 절연층(101)의 제1표면 및 제2표면 상에 접속 패드(C2) 및 외부접속 단자가 형성될 부분의 접속 비아(D) 표면을 노출시키는 개구부를 갖는 솔더레지스트층(108)을 추가 형성할 수 있다.
솔더레지스트층(108)은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드부(C2, D)를 노출시키기 위해 개구부가 형성된다.
상기 개구부는 LDA(Laser direct ablation) 등과 같은 기계적 가공을 통해 형성 가능하다.
다음, 도 18에 나타낸 바와 같이, 상기 솔더레지스트층(108)의 개구부를 통해서 노출된 접속 패드(C2) 및 접속 비아(D) 상에 표면처리층(109)을 더욱 형성할 수 있다.
상기 표면처리층(109)은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다. 이와 같은 과정을 통해서 형성된 패드부는 적용목적에 따라 와이어본딩용 패드 또는 범프용 패드로 사용되거나 또는 솔더볼을 장착하기 위한 솔더볼링용 패드로 사용될 수 있다.
다음, 도 19에 나타낸 바와 같이, 절연층(101)의 제2표면의 접속 비아 상에 외부접속 단자(110)를 형성하여 접속 비아를 통해서 제1표면(101a)의 접속 패드와 전기적으로 연결하고, 절연층(101)의 제1표면의 솔더레지스트층(108) 상에 전자 부품을 실장하고, 예를 들어, 와이어 및/또는 범프와 같은 접속 부재를 통해서 접속 패드와 전기적으로 연결할 수 있다. 상기 외부접속 단자(110)는 예를 들어 솔더볼일 수 있다.
상술한 바와 같이, 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판은 전자 부품이 실장되는 면에만 회로 패턴이 형성되는 단면 회로 기판 구조로서, 외부접속 단자가 형성되는 면에 접속 패드를 포함하는 회로 패턴을 별도로 구현하지 않고도 접속 비아를 통해서 상면의 접속 패드와 하면의 외부접속 단자를 직접 전기적으로 연결할 수 있다.
또한, 본 발명의 바람직한 일 실시형태에 따르면, 기존에 무전해 금속 도금층과 전해 금속 도금층으로 이루어지던 비아홀의 내벽 도금층을 약 3㎛ 이하의 무전해 금속 도금층만으로 구현하고 홀 내부를 도전성 금속 페이스트로 충전하여 접속 비아를 형성함으로써 저항을 낮추어 전도도를 향상시키는 동시에 절연층과 도전층과의 접착력을 증대시킬 수 있다.
나아가, 본 발명의 바람직한 일 실시형태에 따르면, 비아홀의 홀 직경을 0.3㎜ 이상의 대구경으로 확대시켜 비아 가공 시 기판 스택(stack) 수 향상을 통해 가공경비를 절감하는 동시에 방열 특성 및 전기적 특성을 향상시킬 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
101 : 절연층
101a : 제1표면 101b : 제2표면
102 : 비아홀
103 : 접착제
104 : 금속층
105 : 회로 패턴
106 : 금속 도금층
107 : 도전성 금속 페이스트
108 : 솔더레지스트층
109 : 표면처리층
110 : 외부접속 단자

Claims (20)

  1. 제1표면과 제2표면을 가지며, 내부를 관통하는 비아홀이 형성된 절연층;
    상기 비아홀의 내벽에 형성된 금속 도금층과 비아홀 내부에 충전된 도전성 금속 페이스트로 이루어진 접속 비아;
    상기 절연층의 제1표면에 형성되며, 상기 제1표면의 접속 비아 상에 형성된 접속 패드를 포함하는 회로 패턴;
    상기 절연층의 제2표면의 접속 비아 상에 형성되어 상기 접속 비아를 통해서 상기 제1표면의 접속 패드와 전기적으로 연결되는 외부접속 단자;
    상기 절연층의 제1표면 및 제2표면 상에 형성되며, 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 접속 비아 표면을 노출시키는 개구부를 갖는 솔더레지스트층: 및
    상기 솔더레지스트층의 개구부를 통해서 노출된 접속 패드 및 접속 비아 상에 형성된 표면처리층
    을 포함하는 반도체 패키지 기판.
  2. 청구항 1에 있어서,
    상기 금속 도금층이 무전해 금속 도금층인 반도체 패키지 기판.
  3. 청구항 1에 있어서,
    상기 금속 도금층이 3㎛ 이하의 두께를 갖는 반도체 패키지 기판.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 절연층의 제1표면 상의 솔더레지스트층 상에 실장되며, 접속 부재를 통해서 상기 접속 패드와 전기적으로 연결되는 전자 부품을 더 포함하는 반도체 패키지 기판.
  7. 청구항 1에 있어서,
    상기 도전성 금속 페이스트가 Cu, Ag, Sn, Pb, 이들의 합금, 및 이들의 조합으로 이루어진 군으로부터 선택되는 반도체 패키지 기판.
  8. 청구항 1에 있어서,
    상기 절연층이 수지 절연층 또는 세라믹 절연층인 반도체 패키지 기판.
  9. 청구항 1에 있어서,
    상기 외부접속 단자가 솔더볼인 반도체 패키지 기판.
  10. 제1표면과 제2표면, 및 내부를 관통하는 비아홀을 가지며, 상기 제1표면에, 제1표면의 비아홀 상에 형성된 접속 패드를 포함하는, 회로 패턴을 갖는 절연층을 준비하는 단계;
    상기 비아홀 내벽에 금속 도금층을 형성하는 단계;
    상기 금속 도금층이 형성된 비아홀 내부에 도전성 금속 페이스트를 충전하여 접속 비아를 형성하는 단계; 및
    상기 접속 비아를 통해서 상기 제1표면의 접속 패드와 전기적으로 연결되도록 상기 절연층의 제2표면의 접속 비아 상에 외부접속 단자를 형성하는 단계
    를 포함하며, 상기 접속 비아를 형성하는 단계 이후에,
    상기 절연층의 제1표면 및 제2표면 상에 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 접속 비아 표면을 노출시키는 개구부를 갖는 솔더레지스트층을 형성하는 단계: 및
    상기 솔더레지스트층의 개구부를 통해서 노출된 접속 패드 및 접속 비아 상에 표면처리층을 형성하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.
  11. 청구항 10에 있어서,
    상기 절연층을 준비하는 단계는:
    제1표면 및 제2표면을 갖는 절연층을 준비하는 단계;
    상기 절연층의 내부를 관통하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 절연층의 제1표면에 금속층을 적층하는 단계; 및
    상기 금속층을 이용하여 상기 절연층의 제1표면에 회로 패턴을 형성하는 단계;
    를 포함하는 반도체 패키지 기판의 제조방법.
  12. 청구항 11에 있어서,
    상기 제1표면 및 제2표면을 갖는 절연층을 준비하는 단계는 절연층의 양면에 금속박이 적층된 양면 금속박적층판의 양면 금속박을 제거하여 수행되는 반도체 패키지 기판의 제조방법.
  13. 청구항 11에 있어서,
    상기 금속층을 적층하는 단계는:
    상기 절연층의 제1표면에 접착제를 개재하여 금속층을 적층한 후 상기 비아홀 바닥에 형성된 접착제를 제거하여 수행되는 반도체 패키지 기판의 제조방법.
  14. 청구항 10에 있어서,
    상기 비아홀 내벽에 금속 도금층을 형성하는 단계는:
    상기 비아홀, 및 제1표면에 회로 패턴을 갖는 절연층의 전면에 무전해 금속 도금을 통해서 금속 도금층을 형성하는 단계; 및
    상기 비아홀 내벽에 금속 도금층이 형성되도록 불필요한 부위의 금속 도금층을 제거하는 단계;
    를 포함하는 반도체 패키지 기판의 제조방법.
  15. 청구항 10에 있어서,
    상기 금속 도금층이 3㎛ 이하의 두께를 갖는 반도체 패키지 기판의 제조방법.
  16. 삭제
  17. 삭제
  18. 청구항 10에 있어서,
    상기 솔더레지스트층 형성 단계 이후에:
    상기 절연층의 제1표면 상의 솔더레지스트층 상에 전자 부품을 실장하고 접속 부재를 통해서 상기 접속 패드와 전기적으로 연결하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.
  19. 청구항 10에 있어서,
    상기 도전성 금속 페이스트가 Cu, Ag, Sn, Pb, 이들의 합금, 및 이들의 조합으로 이루어진 군으로부터 선택되는 반도체 패키지 기판의 제조방법.
  20. 청구항 10에 있어서,
    상기 외부접속 단자가 솔더볼인 반도체 패키지 기판의 제조방법.
KR1020100068104A 2010-05-03 2010-07-14 반도체 패키지 기판 및 그 제조방법 KR101156854B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/949,267 US20110266671A1 (en) 2010-05-03 2010-11-18 Substrate for a semiconductor package and manufacturing method thereof
TW99140605A TW201140776A (en) 2010-05-03 2010-11-24 Substrate for a semiconductor package and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100041542 2010-05-03
KR20100041542 2010-05-03

Publications (2)

Publication Number Publication Date
KR20110122044A KR20110122044A (ko) 2011-11-09
KR101156854B1 true KR101156854B1 (ko) 2012-06-20

Family

ID=45392746

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100068104A KR101156854B1 (ko) 2010-05-03 2010-07-14 반도체 패키지 기판 및 그 제조방법

Country Status (2)

Country Link
KR (1) KR101156854B1 (ko)
TW (1) TW201140776A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI705745B (zh) * 2019-08-23 2020-09-21 欣興電子股份有限公司 基板結構及其製作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148825A (ja) * 1994-11-16 1996-06-07 Hitachi Chem Co Ltd 配線板の製造方法
JPH08213748A (ja) * 1995-01-31 1996-08-20 Mitsui High Tec Inc 基板およびその製造方法
JP2009188146A (ja) * 2008-02-06 2009-08-20 Murata Mfg Co Ltd 配線基板の製造方法
KR20100008005A (ko) * 2007-05-17 2010-01-22 가부시키가이샤후지쿠라 적층 배선 기판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148825A (ja) * 1994-11-16 1996-06-07 Hitachi Chem Co Ltd 配線板の製造方法
JPH08213748A (ja) * 1995-01-31 1996-08-20 Mitsui High Tec Inc 基板およびその製造方法
KR20100008005A (ko) * 2007-05-17 2010-01-22 가부시키가이샤후지쿠라 적층 배선 기판 및 그 제조 방법
JP2009188146A (ja) * 2008-02-06 2009-08-20 Murata Mfg Co Ltd 配線基板の製造方法

Also Published As

Publication number Publication date
KR20110122044A (ko) 2011-11-09
TW201140776A (en) 2011-11-16

Similar Documents

Publication Publication Date Title
US6764931B2 (en) Semiconductor package, method of manufacturing the same, and semiconductor device
US8207450B2 (en) Printed circuit board comprising metal bumps integrated with connection pads
CN101480116B (zh) 电路基板、电子器件配置及用于电路基板的制造工艺
KR20150092881A (ko) 인쇄회로기판, 패키지 기판 및 이의 제조 방법
US9288910B2 (en) Substrate with built-in electronic component and method for manufacturing substrate with built-in electronic component
US20110266671A1 (en) Substrate for a semiconductor package and manufacturing method thereof
CN104883807B (zh) 嵌入式板及其制造方法
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
KR100990576B1 (ko) 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법
JP2010135720A (ja) 金属バンプを持つプリント基板及びその製造方法
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
US20150156883A1 (en) Printed circuit board and manufacturing method thereof
KR101156917B1 (ko) 반도체 패키지 기판 및 그 제조방법
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR101156854B1 (ko) 반도체 패키지 기판 및 그 제조방법
JP5134194B2 (ja) 部品内蔵デバイス及び製造方法
KR101300413B1 (ko) 반도체 패키지용 인쇄회로기판 및 그 제조방법
JP4219541B2 (ja) 配線基板及び配線基板の製造方法
JP5621311B2 (ja) 回路基板の製造方法
JP4797310B2 (ja) アライメントマーク
JP2004111578A (ja) ヒートスプレッダー付きビルドアップ型の配線基板の製造方法とヒートスプレッダー付きビルドアップ型の配線基板
KR102281458B1 (ko) 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
JP5779908B2 (ja) 部品内蔵配線板
KR101551177B1 (ko) 재배선층을 구비한 부품내장형 인쇄회로기판 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee