KR101156917B1 - 반도체 패키지 기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 패키지 기판 및 그 제조방법에 관한 것으로서, 상기 반도체 패키지 기판은 절연층과, 상기 절연층의 일면에 형성되며, 접속 패드를 포함하는 회로 패턴과, 층간 전기적 접속을 위하여 상기 절연층에 형성되는 금속 범프와, 상기 절연층의 타면의 금속 범프 상에 형성되어 상기 금속 범프를 통해서 상기 절연층 일면의 회로 패턴과 전기적으로 연결되는 외부접속 단자를 포함하는 것에 특징이 있다.

Description

반도체 패키지 기판 및 그 제조방법 {Substrate for a semiconductor package and manufacturing method thereof}

본 발명은 반도체 패키지 기판 및 그 제조방법에 관한 것이다.

DRAM(동적 랜덤 억세스 메모리) 메모리 소자를 위한 반도체 패키징 기술에서의 최근의 발달은 보드-온-칩(board-on-chip), 즉 BOC 패키지이다. 이러한 패키지는 윈도우형 반도체 패키지로도 지칭되는 것으로, 신호수가 급격히 증가하고 있으며, 이에 대응하기 위하여 플립 칩 본딩 신호연결을 모색하고 있다.

이하, 도 1 내지 도 7을 참조하여 종래기술에 따른 반도체 패키지용 양면 회로 기판의 제조방법을 설명한다.

우선, 도 1을 참조하면, 절연층(11)의 양면에 동박층(12)이 적층된 양면 동박적층판(10)을 준비한 후, 도 2에 나타낸 바와 같이, 기계적 드릴 또는 레이저를 이용하여 동박적층판(10)을 관통하는 비아홀(13)을 형성한다.

다음, 도 3에 나타낸 바와 같이, 무전해 동도금을 통해서 약 1㎛ 이하의 시드층을 형성하고, 약 10㎛ 이상의 도금 두께를 갖도록 전해 동도금을 수행하여 동도금층(14)을 형성한 후, 도 4에 나타낸 바와 같이, 소정의 패턴에 따라 패터닝하여 양면에 회로 패턴(15)을 형성한다.

이어서, 도 5를 참조하면, 상기 상부 회로 패턴 중 접속 패드와, 하부 회로 패턴 중 솔더볼 패드가 노출되도록 개구부를 갖는 솔더레지스트층(16)을 형성하고, 도 6에 나타낸 바와 같이, 상기 노출된 접속 패드와 솔더볼 패드 상에 Ni/Au 도금과 같은 통상의 표면처리 과정을 통해서 표면처리층(17)을 형성한다.

마지막으로, 도 7에 나타낸 바와 같이, 기판의 상면에 전자 부품(IC)을 실장하고 접속 부재, 예를 들어, 와이어 본딩을 통해서 접속 패드와 연결하고, 기판의 하면에 노출된 솔더볼 패드에는 솔더볼(18)을 형성한다.

이처럼, 양면 이상 반도체 실장용 회로기판을 구현하기 위해서는 미세 비아가공 및 홀 내 도금 등이 필요하게 되나 비아 수가 증가할수록 비용 또한 증가하게 된다. 또한, 양면에의 회로 구성에 의해서 회로 기판의 두께를 낮추는데 한계가 있다.

이에 따라, BOC 제품에서 신호수의 증가에 대응할 수 있도록 효율적이고 경제적인 공정을 통해서 고 신뢰성의 플립 칩 본딩을 구현할 수 있는 기술이 절실히 요구되고 있다.

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 신호수가 많은 칩에 대응할 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.

본 발명의 다른 측면은 종래 양면 회로기판에서와 동일하게 증가된 I/O를 수용하면서도 제작 경비는 감소하게 되는 단면 회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 또 다른 측면은 금속 범프의 도입으로 디자인의 한계를 극복할 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.

본 발명의 또 다른 측면은 BOC 제품에서 신호수의 증가에 대응할 수 있도록 플립 칩 본딩을 할 수 있는 단면 회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 또 다른 측면은 캐리어를 이용하여 한 쌍의 단면 회로기판을 동시에 제작하여 제조 비용을 줄일 수 있는 반도체 패키지 기판의 제조방법을 제공하는 것이다.

본 발명의 바람직한 제1측면에 따르면:

절연층;

상기 절연층의 일면에 형성되며, 접속 패드를 포함하는 회로 패턴;

층간 전기적 접속을 위하여 상기 절연층에 형성되는 금속 범프; 및

상기 절연층의 타면의 금속 범프 상에 형성되어 상기 금속 범프를 통해서 상기 절연층 일면의 회로 패턴과 전기적으로 연결되는 외부접속 단자;

를 포함하는 반도체 패키지 기판이 제공된다.

상기 반도체 패키지 기판에서, 상기 금속 범프는 금속 자재를 에칭하여 형성될 수 있다.

상기 금속 범프는 또한 회로 패턴이 형성되는 면보다 외부접속 단자가 형성되는 면의 직경이 크도록 테이퍼 형상을 가질 수 있다.

상기 반도체 패키지 기판은 상기 절연층의 양면 상에 형성되며, 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 개구부를 갖는 보호층을 더 포함할 수 있다. 이때, 상기 보호층의 개구부를 통해서 노출된 접속 패드 및 금속 범프 상에 형성되는 표면처리층을 더 포함할 수 있다.

상기 반도체 패키지 기판은 또한 전자 부품을 실장하기 위하여 상기 접속 패드 상에 형성되는 플립 칩 본딩 범프를 더 포함할 수 있다.

상기 절연층은 수지 절연층 또는 세라믹 절연층일 수 있다.

상기 외부접속 단자는 솔더볼일 수 있다.

본 발명의 바람직한 제2측면에 따르면:

일면에 범프용 금속이 적층된 지지층을 준비하는 단계;

상기 범프용 금속을 에칭하여 층간 전기적 접속을 위한 금속 범프를 형성하는 단계;

상기 금속 범프가 형성된 지지층 상에 절연층을 적층하고 접속 패드를 포함하는 회로 패턴을 형성하는 단계;

상기 지지층을 두께 방향으로 제거하여 금속 범프 및 절연층의 표면을 노출시키는 단계; 및

상기 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계;

를 포함하는 반도체 패키지 기판의 제조방법이 제공된다.

상기 제2측면에 따른 제조방법에서,

상기 외부접속 단자 형성 단계 이전에:

상기 지지층이 제거된 절연층의 양면 상에 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 개구부를 갖는 보호층을 형성하는 단계를 더 포함할 수 있다.

본 발명의 바람직한 제3측면에 따르면,

일면에 범프용 금속이 적층된 지지층을 준비하는 단계;

상기 범프용 금속을 에칭하여 층간 전기적 접속을 위한 금속 범프를 형성하는 단계;

상기 금속 범프가 형성된 지지층 상에 절연층을 적층하고 접속 패드를 포함하는 회로 패턴을 형성하는 단계;

상기 지지층에 개구부를 형성하여 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 단계; 및

상기 개구부를 통해 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계;

를 포함하는 반도체 패키지 기판의 제조방법이 제공된다.

상기 제3측면에 따른 제조방법에서,

상기 외부접속 단자 형성 단계 이전에:

상기 회로 패턴이 형성된 절연층 상에 상기 접속 패드를 노출시키는 개구부를 갖는 보호층을 형성하는 단계를 더 포함할 수 있다. 한편, 상기 지지층은 보호층인 것이 바람직하다.

상기 제2측면 및 제3측면에 따른 제조방법에서,

상기 금속 범프를 형성하는 단계에서 회로 패턴이 형성되는 면보다 외부접속 단자가 형성되는 면의 직경이 큰 테이퍼 형상을 갖도록 상기 범프용 금속의 에칭이 수행될 수 있다.

제1실시예에 따르면, 상기 회로 패턴을 형성하는 단계는:

상기 금속 범프가 형성된 지지층 상에 일면에 시드층을 갖는 절연층을 적층하여 상기 금속 범프를 절연층에 매립하는 단계;

상기 금속 범프에 대응되는 위치의 절연층 및 시드층에 홀을 형성하여 금속 범프의 표면을 노출시키는 단계;

상기 노출된 금속 범프의 표면 및 시드층 상에 패턴화된 금속층을 형성하는 단계; 및

상기 시드층 중 패턴화된 금속층이 형성되지 않은 부위의 시드층을 제거하여 회로 패턴을 형성하는 단계;

를 포함할 수 있다.

제2실시예에 따르면, 상기 회로 패턴을 형성하는 단계는:

상기 금속 범프가 형성된 지지층 상에 상기 금속 범프의 표면이 노출되도록 절연층을 적층하는 단계; 및

상기 노출된 금속 범프 및 절연층 상에 회로 패턴을 형성하는 단계;

를 포함할 수 있다.

여기서, 상기 제2실시예의 절연층을 적층하는 단계는:

상기 금속 범프가 형성된 지지층 상에 절연층을 적층하여 상기 금속 범프를 절연층에 매립하는 단계; 및

상기 금속 범프 상의 절연층을 두께 방향으로 제거하여 금속 범프의 표면을 노출시키는 단계;

를 포함할 수 있다.

상기 제2측면 및 제3측면에 따른 제조방법에서,

상기 보호층 형성 단계 이후에:

상기 보호층의 개구부를 통해서 노출된 접속 패드 및 금속 범프 상에 표면처리층을 형성하는 단계를 더 포함할 수 있다.

또한, 상기 보호층 형성 단계 이후에:

전자 부품을 실장하기 위하여 상기 접속 패드 상에 플립 칩 본딩 범프를 형성하는 단계를 더 포함할 수 있다.

상기 제2측면 및 제3측면에 따른 제조방법에서,

상기 지지층을 준비하는 단계는:

캐리어를 준비하는 단계; 및

상기 캐리어의 양면에, 일면에 범프용 금속이 적층된 지지층을 형성하는 단계;

를 포함하며,

상기 회로 패턴을 형성하는 단계 이후에,

상기 캐리어로부터 상기 지지층을 분리하는 단계를 더 포함할 수 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명의 일 측면에 따르면, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응할 수 있다.

본 발명의 다른 측면에 따르면, 단면 회로 기판을 적용하고, 에칭 공정에 의해 층간 연결용 범프를 구현함으로써 원가를 절감할 수 있다.

본 발명의 또 다른 측면에 따르면, 일반적인 에칭 공정으로 층간 연결 범프를 형성할 경우 상면의 크기(top size)와 하면의 크기(bottom size)의 차가 커서 적용이 어렵지만, 본 발명에서는 에칭 후 넓은 영역인 하면을 외부접속 단자와의 결합을 위한 패드, 예를 들어, 솔더볼 패드로 사용하고, 좁은 영역인 상면을 회로와 연결함으로써 디자인의 한계를 극복할 수 있다.

본 발명의 또 다른 측면에 따르면, 캐리어를 이용하여 한 쌍의 단면 회로기판을 동시에 제작함으로써 제작 비용을 획기적으로 줄일 수 있다.

도 1 내지 도 7은 종래기술에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 8은 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 구조를 개략적으로 설명하기 위한 단면도이다.
도 9 내지 도 14는 본 발명의 제1실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 15 내지 도 20은 본 발명의 제2실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 21 내지 도 25는 본 발명의 제3실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 26 내지 도 32는 본 발명의 제4실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.

반도체 패키지 기판

도 8은 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 구조를 개략적으로 나타낸 단면도이다.

도 8을 참조하면, 본 발명의 일 실시형태에 따른 반도체 패키지 기판은 전자 부품 실장 면에만 접속 패드(107a)와 배선(107b)을 포함하는 회로 패턴이 구비된 단면 기판 구조로서, 금속 범프(103)를 적용하여 하면에 접속 패드를 포함하는 별도의 회로 패턴을 구비하지 않고도 하면의 금속 범프(103)의 표면(103b)을 접속 패드로 사용하여 외부접속 단자(109)를 직접 연결함으로써 상면의 회로 패턴과 하면의 외부접속 단자(109)를 금속 범프(103)를 통해 연결할 수 있다.

좀 더 구체적으로는, 본 발명의 일 실시형태에 따른 반도체 패키지 기판은:

절연층(104)과, 상기 절연층(104)의 일면에 형성되며, 접속 패드(107a)와 배선(107b)을 포함하는 회로 패턴과, 층간 전기적 접속을 위하여 상기 절연층(104)에 형성되는 금속 범프(103)와, 상기 절연층(104)의 타면의 금속 범프(103)의 하면(103b)에 형성되어 상기 금속 범프(103)를 통해서 상기 절연층(104) 일면의 회로 패턴과 전기적으로 연결되는 외부접속 단자(109)를 포함한다.

상기 절연층(104)으로는 인쇄회로기판의 절연층으로서 사용되는 수지 절연층 또는 반도체 기판의 절연층으로서 사용되는 세라믹 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 금속 범프(103)의 상면(103a)에는 배선(107b)을 포함하는 회로 패턴이 형성되고 하면(103b)에는 외부접속 단자(109)가 형성됨으로써, 상기 금속 범프(103)는 상면과 하면의 신호를 연결하는 기능, 즉 층간 전기적 접속 기능을 하는 동시에, 솔더볼과 같은 외부전속 단자(109)가 형성되는 접속 패드로서의 기능을 한다.

상기 금속 범프(103)의 금속 및 회로 패턴은 회로 기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.

상기 외부접속 단자(109)는 바람직하게는 솔더볼일 수 있다.

바람직하게는, 상기 금속 범프(103)는 금속 자재를 에칭하여 형성될 수 있으며, 좀 더 바람직하게는 회로 패턴이 형성되는 면보다 외부접속 단자(109)가 형성되는 면의 직경이 크도록 테이퍼 형상을 가질 수 있다.

이에 따라, 에칭 후 넓은 영역인 하면(103b)을 외부접속 단자가 형성되는, 예를 들어, 솔더볼 패드와 같은 접속 패드로 사용하고, 좁은 영역인 상면(103a)을 회로 패턴과 연결함으로써 디자인의 한계를 극복할 수 있다.

선택적으로, 상기 절연층(104)의 양면 상에는 접속 패드(107a) 및 외부접속 단자(109)가 형성될 부분의 금속 범프(103)의 표면, 즉 하면(103b)을 노출시키는 개구부를 갖는 보호층(108)이 더 형성될 수 있다.

상기 보호층(108)은 최외층의 회로 패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드부(107a, 103b)를 노출시키기 위해 개구부가 형성된다. 상기 보호층(108)은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트층 또는 캡슐화제 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

또한, 상기 보호층(108)의 개구부를 통해서 노출된 접속 패드(107a) 및 금속 범프(103)의 하면(103b)에는 표면처리층(도시되지 않음)이 선택적으로 추가 형성될 수 있다.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다. 이와 같은 과정을 통해서 형성된 패드부(107a, 103b)는 적용목적에 따라 와이어본딩 패드 또는 플립 칩 본딩 범프 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼 패드로 사용될 수 있다.

바람직하게는, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(107a)가 플립 칩 본딩 범프 패드로 사용되어, 접속 패드(107a) 상에 플립 칩 본딩 범프(110)가 더 형성될 수 있다. 이때, 범프 타입으로는 주변부 타입(Peripheral bump), SOP, 논(Non)-SOP 등, 당업계에 공지된 것이라면 특별히 한정되지 않고 모두 적용 가능하다. 이 경우, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응 가능하다.

반도체 패키지 기판의 제조방법

도 9 내지 도 32는 본 발명의 제1 내지 제4실시예에 따른 반도체 패키지 기판의 제조공정을 개략적으로 설명하기 위하여 나타낸 공정 흐름도이다.

본 발명의 바람직한 실시형태에 따른 반도체 패키지 기판의 제조방법은:

일면에 범프용 금속이 적층된 지지층을 준비하는 단계와, 상기 범프용 금속을 에칭하여 층간 전기적 접속을 위한 금속 범프를 형성하는 단계와, 상기 금속 범프가 형성된 지지층 상에 절연층을 적층하고 접속 패드를 포함하는 회로 패턴을 형성하는 단계를 포함할 수 있다.

이어서, 제1실시형태에 따르면, 지지층과 보호층을 개별적으로 구성하는 경우로서, 상기 지지층을 두께 방향으로 제거하여 금속 범프 및 절연층의 표면을 노출시키는 단계와, 상기 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계를 포함할 수 있다.

제2실시형태에 따르면, 상기 지지층을 보호층으로서 사용하는 경우로서, 상기 회로 패턴 형성 단계에 이어서, 상기 지지층에 개구부를 형성하여 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 단계와, 상기 개구부를 통해 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계를 포함할 수 있다.

이때, 상기 회로 패턴 형성 단계는, 일 실시예로서, (i) 금속 범프가 형성된 지지층 상에 시드층을 갖는 절연층을 적층한 후, 상기 시드층을 이용하여 회로 패턴을 형성하는 경우와, 다른 실시예로서, (ii) 금속 범프가 형성된 지지층 상에 절연층만을 적층한 후 회로 패턴을 형성하는 경우를 포함할 수 있다.

이하, 본 발명을 제1실시예로서, 지지층과 보호층을 별도로 구성하고, 시드층을 갖는 절연층 적층 후 회로 패턴을 형성하는 경우(도 9 내지 도 14)와, 제2실시예로서, 제1실시예에서 지지층을 제거하지 않고 보호층 대용으로 사용하는 경우(도 15 내지 도 20)와, 제3실시예로서, 제1실시예에서 절연층만을 적층한 후 별도의 공정에서 회로 패턴을 형성하는 경우(도 21 내지 도 25)와, 제4실시예로서, 제1실시예에서 캐리어를 이용하여 한 쌍의 회로 기판을 동시 제작하는 경우(도 26 내지 도 32)를 들어 좀 더 구체적으로 설명하지만 이에 본 발명의 범주가 한정되는 것은 아니다.

(i) 제1실시예(도 9 내지 도 14)

우선, 도 9에 나타낸 바와 같이, 일면에 범프용 금속(202)이 적층된 지지층(201)을 준비한다.

상기 범프용 금속(202)의 금속으로는 회로 기판 분야에서 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.

상기 지지층(201)으로는 추후 에칭 공정 시 범프용 금속(202)을 지지하기 위한 자재로서, 지지가 가능한 소재라면 통상의 금속 또는 폴리머 등, 특별히 한정되지 않고 사용 가능하다.

다음, 도 10을 참조하면, 상기 범프용 금속(202)을 에칭하여 층간 전기적 접속을 위한 금속 범프(203)를 형성한다.

상기 에칭 공정은 특별히 한정되지 않고 당업계에 공지된 화학적, 기계적 방법 중 하나 또는 2 이상을 조합하여 수행할 수 있다.

바람직하게는, 상기 에칭 공정을 통해서 상기 금속 범프(203)는 테이퍼 형상으로 형성되어 좀 더 좁은 직경의 상면(top: 203a)과 보다 넓은 직경의 하면(bottom: 203b)을 갖는 것이 일반적이다. 본 발명에서는 이러한 에칭에 의해 형성되는 범프 고유의 형상을 그대로 적용하여, 좁은 직경의 상면(203a)을 회로 패턴과 연결하고 넓은 직경의 하면(203b)을 외부접속 단자와의 접속을 위한 패드부로 직접 사용함으로써 디자인의 한계를 극복할 수 있다.

다음, 도 11을 참조하면, 상기 금속 범프(203)가 형성된 지지층(201)의 일면에 시드층(205)을 갖는 절연층(204)을 적층하여 상기 금속 범프(203)를 절연층(204)에 매립한다.

상기 시드층(205)은 무전해 도금 등의 화학적 방법을 통해서 절연층(204) 상에 적용되거나, 또는 동박을 사용하는 것이 전형적이나, 특별히 이에 한정되는 것은 아니다.

상기 절연층(204)으로는 인쇄회로기판의 절연층으로서 사용되는 수지 절연층 또는 반도체 기판의 절연층으로서 사용되는 세라믹 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 12를 참조하면, 이후 형성될 회로 패턴과 상기 금속 범프(203)를 연결하기 위하여 상기 금속 범프(203)에 대응되는 위치의 절연층(204) 및 시드층(205)에 홀(206)을 형성하여 금속 범프(203)의 상면(203a)을 노출시킨다.

이때, 상기 홀 형성 공정은 당업계에 공지된 바에 따라 통상의 CNC 드릴(Computer Numerial Control drill), CO₂ 또는 Yag 레이저 드릴과 같은 드릴링 작업에 의해 가공될 수 있다. 홀 가공후에는 드릴링 작업에 의해 발생하는 버(burr) 및 스미어(smear)를 제거하기 위해 디버링(deburring) 및 디스미어(desmear)를 행하는 것이 바람직하다.

다음, 도 13을 참조하면, 상기 노출된 금속 범프(203)의 상면(203a) 및 시드층(205) 상에 패턴화된 금속층을 형성하고, 시드층(205) 중 패턴화된 금속층이 형성되지 않은 부위의 시드층(205)을 제거하여 접속 패드(207a)와 배선(207b)을 포함하는 회로 패턴을 형성한다.

상기 패턴화된 금속층 형성방법으로는, 특별히 한정되지 않고, 당업계에 공지된 통상의 무전해/전해 도금, 증착, 에칭 등을 이용한 모든 방법이 적용 가능하다.

상기 시드층(205)의 제거는 예를 들어 플레시 에칭에 의해 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 패턴화된 금속층의 금속으로는 회로 기판 분야에서 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.

다음, 도 14에 나타낸 바와 같이, 상기 지지층(201)을 두께 방향으로 제거하여 금속 범프(203)의 하면(203b) 및 절연층(204) 표면을 노출시킨 후, 노출된 금속 범프(203)의 하면(203b)에 외부접속 단자(209)를 형성한다.

상기 지지층(201)의 제거는 특별히 한정되지 않고 실제 사용된 지지층 자재에 따라 물리적 또는 기계, 화학적 연마, 에칭 등의 다양한 방법으로 수행될 수 있다.

상기 외부접속 단자(209)는 바람직하게는 솔더볼일 수 있다.

여기서, 상기 외부접속 단자(209)를 형성하기 이전에, 상기 지지층이 제거된 절연층(204)의 양면 상에 상기 접속 패드(207a) 및 외부접속 단자(209)가 형성될 부분의 금속 범프(203)의 표면, 즉 하면(203b)을 노출시키는 개구부를 갖는 보호층(208)을 추가 형성할 수 있다.

상기 보호층(208)은 최외층의 회로 패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드부(207a, 203b)를 노출시키기 위해 개구부가 형성된다. 상기 보호층(208)은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트층 또는 캡슐화제 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

상기 개구부는 LDA(Laser direct ablation) 등과 같은 기계적 가공을 통해 형성 가능하다.

선택적으로, 상기 보호층(208)의 개구부를 통해서 노출된 접속 패드(207a) 및 금속 범프(203)의 하면(203b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있다.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다. 이와 같은 과정을 통해서 형성된 패드부(107a, 103b)는 적용목적에 따라 와이어본딩 패드 또는 플립 칩 본딩 범프 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼 패드로 사용될 수 있다.

또한, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(207a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(207a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 이때, 범프 타입으로는 주변부 타입(Peripheral bump), SOP, 논(Non)-SOP 등, 당업계에 공지된 것이라면 특별히 한정되지 않고 모두 적용 가능하다. 이 경우, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응 가능하다.

(ii) 제2실시예(도 15 내지 도 20)

이하, 도 15 내지 도 20을 참고하여 지지층을 보호층 대용으로 사용하는 실시형태를 설명한다. 다만, 제1실시예와 중복되는 상세 설명은 생략한다.

우선, 도 15에 나타낸 바와 같이, 일면에 범프용 금속(302)이 적층된 지지층(301)을 준비한다.

상기 범프용 금속(302)의 금속으로는 회로 기판 분야에서 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.

상기 지지층(301)으로는 추후 에칭 공정 시 범프용 금속(302)을 지지하는 기능과 함께, 보호층 대용으로 사용이 가능한 소재라면 특별히 한정되지 않는다.

예를 들어, 통상의 보호층 부재로서 사용되는 솔더레지스트층으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.

다음, 도 16을 참조하면, 상기 범프용 금속(302)을 에칭하여 층간 전기적 접속을 위한 금속 범프(303)를 형성한다. 상기 금속 범프(303) 형성 과정에 대해서는 도 10에서 상술한 바와 같다.

다음, 도 17을 참조하면, 상기 금속 범프(303)가 형성된 지지층(301)의 일면에 시드층(305)을 갖는 절연층(304)을 적층하여 상기 금속 범프(303)를 절연층(304)에 매립한다. 상기 절연층(304)에의 매립 과정에 대해서는 도 11에서 상술한 바와 같다.

다음, 도 18을 참조하면, 이후 형성될 회로 패턴과 상기 금속 범프(303)를 연결하기 위하여 상기 금속 범프(303)에 대응되는 위치의 절연층(304) 및 시드층(305)에 홀(306)을 형성하여 금속 범프(303)의 상면(303a)을 노출시킨다. 상기 금속 범프(303)의 상면(303a)의 노출 과정에 대해서는 도 12에서 상술한 바와 같다.

다음, 도 19를 참조하면, 상기 노출된 금속 범프(303)의 상면(303a) 및 시드층(305) 상에 패턴화된 금속층을 형성하고, 시드층(305) 중 패턴화된 금속층이 형성되지 않은 부위의 시드층(305)을 제거하여 접속 패드(307a)와 배선(307b)을 포함하는 회로 패턴을 형성한다. 상기 회로 패턴 형성 과정에 대해서는 도 13에서 상술한 바와 같다.

다음, 도 20에 나타낸 바와 같이, 상기 지지층에 개구부를 형성하여 보호층용 지지층(301a)으로 사용하고 외부접속 단자(309)가 형성될 부분의 금속 범프(303)의 표면, 즉 하면(303b)을 노출시킨 후, 노출된 금속 범프(303)의 하면(303b)에 외부접속 단자(309)를 형성한다.

상기 개구부는 LDA(Laser direct ablation) 등과 같은 기계적 가공을 통해 형성 가능하다.

상기 외부접속 단자(309)는 바람직하게는 솔더볼일 수 있다.

여기서, 외부접속 단자(309)를 형성하기 이전에, 상기 회로 패턴이 형성된 절연층(304) 상에 상기 접속 패드(307a)를 노출시키는 개구부를 갖는 보호층(308)을 추가 형성할 수 있다. 상기 보호층(308) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.

또한, 선택적으로, 상기 보호층(308)의 개구부를 통해서 노출된 접속 패드(307a) 및 금속 범프(303)의 하면(303b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있고, 나아가, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(307a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(307a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 상기 표면처리층 형성 과정 및 플립 칩 본딩 범프 형성 과정에 대해서는 제1실시예에서 상술한 바와 같다.

(iii) 제3실시예(도 21 내지 도 25)

이하, 도 21 내지 도 25를 참고하여 절연층 조합에 따라 홀 가공 과정을 생략하는 실시형태를 설명한다. 다만, 제1실시예와 중복되는 상세 설명은 생략한다.

우선, 도 21에 나타낸 바와 같이, 일면에 범프용 금속(402)이 적층된 지지층(401)을 준비한다. 상기 지지층(401) 준비 과정에 대해서는 도 9에서 상술한 바와 같다.

다음, 도 22를 참조하면, 상기 범프용 금속(402)을 에칭하여 층간 전기적 접속을 위한 금속 범프(403)를 형성한다. 상기 금속 범프(403) 형성 과정에 대해서는 도 10에서 상술한 바와 같다.

다음, 도 23을 참조하면, 상기 금속 범프(403)가 형성된 지지층(401) 상에 금속 범프(403)의 표면, 즉 상면(403a)이 노출되도록 절연층(404)을 적층한다.

이때, 상기 금속 범프(403)가 절연층(404)에 매립되도록 적층한 후, 통상의 표면 연마, 또는 표면 평탄화 공정을 통해서 절연층(404)을 두께 방향으로 제거하여 금속 범프(403)의 표면을 노출시켜도 무방하다.

상기 절연층(404)에 대해서는 도 11에서 상술한 바와 같다.

다음, 도 24를 참조하면, 상기 노출된 금속 범프(403), 즉 상면(403a) 및 절연층(404) 상에 접속 패드(407a)와 배선(407b)을 포함하는 회로 패턴을 형성한다.

상기 회로 패턴 형성 방법으로는 특별히 한정되지 않고 당업계에 공지된 통상의 무전해/전해 도금, 증착, 에칭 등을 이용한 모든 방법이 적용 가능하다.

상기 회로 패턴을 구성하는 자재로는 회로 기판 분야에서 회로용 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.

다음, 도 25에 나타낸 바와 같이, 상기 지지층(401)을 두께 방향으로 제거하여 금속 범프(403)의 하면(403b) 및 절연층(404) 표면을 노출시킨 후, 노출된 금속 범프(403)의 하면(403b)에 외부접속 단자(409)를 형성한다. 상기 지지층(401) 제거 및 외부접속 단자(409) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.

여기서, 상기 외부접속 단자(409)를 형성하기 이전에, 상기 지지층이 제거된 절연층(404)의 양면 상에 상기 접속 패드(407a) 및 외부접속 단자(409)가 형성될 부분의 금속 범프(403)의 표면, 즉 하면(403b)을 노출시키는 개구부를 갖는 보호층(408)을 추가 형성할 수 있다. 상기 보호층(408) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.

또한, 선택적으로, 상기 보호층(408)의 개구부를 통해서 노출된 접속 패드(407a) 및 금속 범프(403)의 하면(403b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있고, 나아가, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(407a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(407a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 상기 표면처리층 형성 과정 및 플립 칩 본딩 범프 형성 과정에 대해서는 제1실시예에서 상술한 바와 같다.

(iv) 제4실시예(도 26 내지 도 32)

이하, 도 26 내지 도 32를 참고하여 캐리어를 이용하여 한 쌍의 회로 기판을 동시 제작하는 실시형태를 설명한다. 다만, 제1실시예와 중복되는 상세 설명은 생략한다.

우선, 도 26에 나타낸 바와 같이, 캐리어(511)의 양면에 일면에 범프용 금속(502)이 적층된 지지층(501)을 형성하여 범프용 금속(502)이 적층된 지지층(501)을 준비한다.

상기 캐리어(511)는 당업계에 공지된 것이라면 특별히 한정되지 않고 사용할 수 있으며, 예를 들어, 금속 또는 중합체, 특히 박리성 중합체로 이루어진 재료 모두 사용 가능하다.

상기 캐리어(511)를 제외한 상기 지지층(501) 준비 과정에 대해서는 도 9에서 상술한 바와 같다.

다음, 도 27을 참조하면, 상기 범프용 금속(502)을 에칭하여 층간 전기적 접속을 위한 금속 범프(503)를 형성한다. 상기 금속 범프(503) 형성 과정에 대해서는 도 10에서 상술한 바와 같다.

다음, 도 28을 참조하면, 상기 금속 범프(503)가 형성된 지지층(501)의 일면에 시드층(505)을 갖는 절연층(504)을 적층하여 상기 금속 범프(503)를 절연층(504)에 매립한다. 상기 절연층(504)에의 매립 과정에 대해서는 도 11에서 상술한 바와 같다.

다음, 도 29를 참조하면, 이후 형성될 회로 패턴과 상기 금속 범프(503)를 연결하기 위하여 상기 금속 범프(503)에 대응되는 위치의 절연층(504) 및 시드층(505)에 홀(506)을 형성하여 금속 범프(503)의 상면(503a)을 노출시킨다. 상기 금속 범프(503)의 상면(503a)의 노출 과정에 대해서는 도 12에서 상술한 바와 같다.

다음, 도 30을 참조하면, 상기 노출된 금속 범프(503)의 상면(503a) 및 시드층(505) 상에 패턴화된 금속층을 형성하고, 시드층(505) 중 패턴화된 금속층이 형성되지 않은 부위의 시드층(505)을 제거하여 접속 패드(507a)와 배선(507b)을 포함하는 회로 패턴을 형성한다. 상기 회로 패턴 형성 과정에 대해서는 도 13에서 상술한 바와 같다.

다음, 도 31을 참조하면, 상기 캐리어(511)로부터 상기 지지층(501)을 분리하여 한 쌍의 단면 회로 기판 구조물을 얻는다.

상기 캐리어(511)로부터 상기 지지층(501)을 분리하는 방법은 당업계에 공지된 방법이라면 특별히 한정되지 않고 모두 적용 가능하며, 예를 들어, 박리성 중합체를 사용하여 소정의 박리 조건을 가하여 분리하거나, 또는 필요에 따라 캐리어(511)와 지지층(501) 사이에 이형층을 더 형성하여 분리를 용이하게 할 수 있다.

다음, 도 32에 나타낸 바와 같이, 상기 지지층(501)을 두께 방향으로 제거하여 금속 범프(503)의 하면(503b) 및 절연층(504) 표면을 노출시킨 후, 노출된 금속 범프(503)의 하면(503b)에 외부접속 단자(509)를 형성한다. 상기 지지층(501) 제거 및 외부접속 단자(509) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.

여기서, 상기 외부접속 단자(509)를 형성하기 이전에, 상기 지지층이 제거된 절연층(504)의 양면 상에 상기 접속 패드(507a) 및 외부접속 단자(509)가 형성될 부분의 금속 범프(503)의 표면, 즉 하면(503b)을 노출시키는 개구부를 갖는 보호층(508)을 추가 형성할 수 있다. 상기 보호층(508) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.

또한, 선택적으로, 상기 보호층(508)의 개구부를 통해서 노출된 접속 패드(507a) 및 금속 범프(503)의 하면(503b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있고, 나아가, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(507a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(507a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 상기 표면처리층 형성 과정 및 플립 칩 본딩 범프 형성 과정에 대해서는 제1실시예에서 상술한 바와 같다.

전술한 바와 같이, 본 발명의 바람직한 일 실시형태에 따르면, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응할 수 있다.

또한, 단면 회로 기판 구조로서, 에칭에 의해 층간연결용 금속 범프를 구현함으로써 원가를 절감할 수 있다.

나아가, 일반적인 에칭 공정으로 층간 연결을 위한 범프 형성 시 상면의 크기(직경)와 하면의 크기(직경)에 차이가 크게 발생하여 적용이 어렵지만, 본 발명에 따르면, 금속 범프의 에칭 후 넓은 영역인 하면을 외부접속 단자가 형성되는 솔더볼 패드와 같은 패드부로 사용하고, 좁은 영역인 상면을 회로와 연결함으로써 디자인의 한계를 극복할 수 있다.

뿐만 아니라, 캐리어를 이용하여 한 쌍의 단면 회로기판을 동시 제작함으로써 제작 비용을 획기적으로 줄일 수 있다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

100 : 반도체 패키지 기판
201, 301, 401, 501 : 지지층
202, 302, 402, 502 : 범프용 금속층
103, 203, 303, 403, 503 : 금속 범프
104, 204, 304, 404, 504 : 절연층
205, 305, 505 : 시드층
206, 306, 506 : 홀
107a, 207a, 307a, 407a, 507a : 접속 패드
107b, 207b, 307b, 407b, 507b : 배선
108, 208, 308, 408, 508 : 보호층
109, 209, 309, 409, 509 : 외부접속 단자
110 : 플립 칩 본딩 범프
511 : 캐리어

Claims (21)

1. 절연층;
   상기 절연층의 일면에 형성되며, 접속 패드를 포함하는 회로 패턴;
   층간 전기적 접속을 위하여 상기 절연층에 형성되는 금속 범프; 및
   상기 절연층의 타면의 금속 범프 상에 형성되어 상기 금속 범프를 통해서 상기 절연층 일면의 회로 패턴과 전기적으로 연결되는 외부접속 단자;
   를 포함하되,
   상기 금속 범프는 회로 패턴이 형성되는 면보다 외부접속 단자가 형성되는 면의 직경이 크도록 테이퍼 형상을 갖는 반도체 패키지 기판.
2. 절연층;
   상기 절연층의 일면에 형성되며, 접속 패드를 포함하는 회로 패턴;
   층간 전기적 접속을 위하여 상기 절연층에 형성되는 금속 범프;
   상기 절연층의 타면의 금속 범프 상에 형성되어 상기 금속 범프를 통해서 상기 절연층 일면의 회로 패턴과 전기적으로 연결되는 외부접속 단자; 및
   상기 절연층의 양면 상에 형성되며, 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 개구부를 갖는 보호층;
   을 포함하는 반도체 패키지 기판.
3. 청구항 1 또는 2에 있어서,
   상기 금속 범프는 금속 자재를 에칭하여 형성되는 반도체 패키지 기판.
4. 삭제
5. 청구항 2에 있어서,
   상기 보호층의 개구부를 통해서 노출된 접속 패드 및 금속 범프 상에 형성되는 표면처리층을 더 포함하는 반도체 패키지 기판.
6. 청구항 1 또는 2에 있어서,
   전자 부품을 실장하기 위하여 상기 접속 패드 상에 형성되는 플립 칩 본딩 범프를 더 포함하는 반도체 패키지 기판.
7. 청구항 1 또는 2에 있어서,
   상기 절연층이 수지 절연층 또는 세라믹 절연층인 반도체 패키지 기판.
8. 청구항 1 또는 2에 있어서,
   상기 외부접속 단자가 솔더볼인 반도체 패키지 기판.
9. 일면에 범프용 금속이 적층된 지지층을 준비하는 단계;
   상기 범프용 금속을 에칭하여 층간 전기적 접속을 위한 금속 범프를 형성하는 단계;
   상기 금속 범프가 형성된 지지층 상에 절연층을 적층하고 접속 패드를 포함하는 회로 패턴을 형성하는 단계;
   상기 지지층을 두께 방향으로 제거하여 금속 범프 및 절연층의 표면을 노출시키는 단계; 및
   상기 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계;
   를 포함하는 반도체 패키지 기판의 제조방법.
10. 일면에 범프용 금속이 적층된 지지층을 준비하는 단계;
    상기 범프용 금속을 에칭하여 층간 전기적 접속을 위한 금속 범프를 형성하는 단계;
    상기 금속 범프가 형성된 지지층 상에 절연층을 적층하고 접속 패드를 포함하는 회로 패턴을 형성하는 단계;
    상기 지지층에 개구부를 형성하여 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 단계; 및
    상기 개구부를 통해 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계;
    를 포함하는 반도체 패키지 기판의 제조방법.
11. 청구항 9 또는 청구항 10에 있어서,
    상기 금속 범프를 형성하는 단계에서 회로 패턴이 형성되는 면보다 외부접속 단자가 형성되는 면의 직경이 큰 테이퍼 형상을 갖도록 상기 범프용 금속의 에칭이 수행되는 반도체 패키지 기판의 제조방법.
12. 청구항 9 또는 청구항 10에 있어서,
    상기 회로 패턴을 형성하는 단계는:
    상기 금속 범프가 형성된 지지층 상에 일면에 시드층을 갖는 절연층을 적층하여 상기 금속 범프를 절연층에 매립하는 단계;
    상기 금속 범프에 대응되는 위치의 절연층 및 시드층에 홀을 형성하여 금속 범프의 표면을 노출시키는 단계;
    상기 노출된 금속 범프의 표면 및 시드층 상에 패턴화된 금속층을 형성하는 단계; 및
    상기 시드층 중 패턴화된 금속층이 형성되지 않은 부위의 시드층을 제거하여 회로 패턴을 형성하는 단계;
    를 포함하는 반도체 패키지 기판의 제조방법.
13. 청구항 9 또는 청구항 10에 있어서,
    상기 회로 패턴을 형성하는 단계는:
    상기 금속 범프가 형성된 지지층 상에 상기 금속 범프의 표면이 노출되도록 절연층을 적층하는 단계; 및
    상기 노출된 금속 범프 및 절연층 상에 회로 패턴을 형성하는 단계;
    를 포함하는 반도체 패키지 기판의 제조방법.
14. 청구항 13에 있어서,
    상기 절연층을 적층하는 단계는:
    상기 금속 범프가 형성된 지지층 상에 절연층을 적층하여 상기 금속 범프를 절연층에 매립하는 단계; 및
    상기 금속 범프 상의 절연층을 두께 방향으로 제거하여 금속 범프의 표면을 노출시키는 단계;
    를 포함하는 반도체 패키지 기판의 제조방법.
15. 청구항 9에 있어서,
    상기 외부접속 단자 형성 단계 이전에:
    상기 지지층이 제거된 절연층의 양면 상에 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 개구부를 갖는 보호층을 형성하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.
16. 청구항 10에 있어서,
    상기 외부접속 단자 형성 단계 이전에:
    상기 회로 패턴이 형성된 절연층 상에 상기 접속 패드를 노출시키는 개구부를 갖는 보호층을 형성하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.
17. 청구항 15 또는 청구항 16에 있어서,
    상기 보호층 형성 단계 이후에:
    상기 보호층의 개구부를 통해서 노출된 접속 패드 및 금속 범프 상에 표면처리층을 형성하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.
18. 청구항 15 또는 청구항 16에 있어서,
    상기 보호층 형성 단계 이후에:
    전자 부품을 실장하기 위하여 상기 접속 패드 상에 플립 칩 본딩 범프를 형성하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.
19. 청구항 9 또는 청구항 10에 있어서,
    상기 지지층을 준비하는 단계는:
    캐리어를 준비하는 단계; 및
    상기 캐리어의 양면에, 일면에 범프용 금속이 적층된 지지층을 형성하는 단계;
    를 포함하며,
    상기 회로 패턴을 형성하는 단계 이후에,
    상기 캐리어로부터 상기 지지층을 분리하는 단계를 더 포함하는 반도체 패키지 기판의 제조방법.
20. 청구항 9 또는 청구항 10에 있어서,
    상기 절연층이 수지 절연층 또는 세라믹 절연층인 반도체 패키지 기판의 제조방법.
21. 청구항 10에 있어서,
    상기 지지층이 보호층인 반도체 패키지 기판의 제조방법.

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