KR100819278B1 - 인쇄회로 기판 및 그 제조 방법 - Google Patents

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KR100819278B1
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이영민
조시연
최연호
김상현
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Abstract

본 발명의 제1 측면에 따른 인쇄회로 기판은 코어와, 상기 코어를 중심으로 상기 코어의 양면 상에 교대로 적층된 복수의 절연층 및 복수의 도전성 패턴 층들과, 상기 코어 및 상기 각 절연 층을 관통하는 복수의 비아 홀들을 포함한다.
본 발명의 제2 측면에 따른 인쇄회로 기판의 제조 방법은 코어의 양 면에 도전성 패턴 층과 상기 코어를 관통하는 비아 홀을 형성하는 과정과, 상기 코어의 상부 및 하부 면 상의 일 부분에 낮은 접착력을 갖는 양면 테이프를 부착하는 과정과, 상기 코어의 상부 및 하부 면 상에 절연 층과, 상기 코어 및 절연 층의 사이 사이에 도전성 패턴 층을 형성하는 과정을 포함한다.
본 발명의 제3 측면에 따른 인쇄회로 기판의 제조 방법은 코어의 양 면에 도전성 패턴 층과 상기 코어를 관통하는 비아 홀을 형성하는 과정과, 상기 코어의 상부 면의 일 부분에 낮은 접착력을 갖는 양면 테이프를 부착하는 과정과, 상기 코어의 상부 및 하부 면 상에 절연 층과, 상기 절연 층 상에 도전성 패턴 층을 형성하는 과정과, 상기 코어의 상부 면 상에 형성된 절연 층들 중 양면 테이프 상에 형성된 절연 층의 일부분을 제거하는 공동 형성 과정과, 상기 절연 층이 제거된 공동 내에 반도체 다이를 안착시키는 과정과, 상기 코어 상에 적어도 하나의 절연 및 도전성 패턴 층들을 교번적으로 형성하는 과정을 포함한다.
인쇄회로 기판, 반도체 다이, 코어

Description

인쇄회로 기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND FABRICATING METHOD THEREOF}
도 1a는 종래의 적층형 인쇄회로 기판의 단면 구조를 도시한 도면,
도 1b와 도 1c는 도 1a에 도시된 절연 층에 반도체 다이 안착을 위한 레이저 식각을 설명하기 위한 도면,
도 2는 본 발명의 바람직한 실시 예에 따른 적층형 인쇄회로 기판의 단면 구조를 도시한 도면,
도 3a 내지 도 3e는 도 2에 도시된 적층형 인쇄회로 기판의 제조 과정 별 단면 구조를 도시한 도면,
도 4a와 도 4c는 본 발명에 따른 적층형 인쇄회로 기판의 또 다른 제조 과정별 단면 구조를 도시한 도면.
도 5는 도 4b에 도시된 절연 층에 공동 형성을 위한 레이저 식각을 설명하기 위한 도면이다.
본 발명은 다층 인쇄회로기판(multi-layer printed circuit board: multi-layer PCB)에 관한 것으로서, 특히 그 내부에 반도체 다이(Semiconductor Die 또는 integrated circuit; 다르게 말하자면, 집적회로)가 매설된(다르게 말하자면, 내장된) 다층 인쇄회로기판에 관한 것이다.
인쇄회로기판은 다양한 전자 제품에 적용되고 있고, 특히 복수의 절연층(insulation layer) 및 복수의 도전성 패턴층(conductive pattern layer)을 교대로 적층한 구조를 갖는 다층 인쇄회로기판은 고밀도 집적화를 필요로 하는 노트북, 휴대용 무선 단말기 등에 적용되고 있다.
도 1a는 종래의 다층 인쇄회로기판을 나타내는 단면도이다. 상기 다층 인쇄회로기판(100)은 제1 내지 제5 절연층(101,112,113,122,123) 및 제1 내지 제8 도전성 패턴층(111a,112a,113a,121a,122a,123a)이 교대로 적층된 구조를 가지며, 그 내부에 반도체 다이(114,124)가 안착된 제1 및 제2 코어(111,121)를 포함한다. 상기 제1 및 제2 코어(111,121)는 그 사이에 삽입된 제3 절연 층(101)에 의해 접합된다. 상기 제1 및 제2 반도체 다이(114,124)는 상기 다층 인쇄회로기판(100)의 내부에 매설되며, 그 표면 상에 외부 전기 접속을 위한 복수의 외부접속단자(bump)를 구비한다.
상기 외부접속단자들의 피치 및 크기가 매우 작기 때문에, 도전성 패드(conductive pad)를 상기 제1 및 제2 반도체 다이(114,124)의 회로 영역에 배치하는 재배선 공정이 필요하다. 즉, 상기 외부접속단자보다 큰 크기를 갖는 도전성 패드를 제공함으로써, 상기 제1 및 제2 반도체 다이(114,124)와 인접한 해당 도전 성 패턴층과의 전기 접속을 보다 용이하게 할 수 있다.
상기 다층 인쇄회로기판(100)은 층간 전기 접속을 위한 복수의 비아 홀들(via hole; 111b,112b,113b,121b,122b.123b)을 구비하며, 인접한 두 도전성 패턴층들(111a,112a,113a,121a,122a,123a)은 비아 홀(111b,112b,113b,121b,122b.123b)을 통해 전기 접속된다. 상기 비아 홀들(111b,112b,113b,121b,122b,123b)은 레이저 식각(laser etching) 등을 통해 형성될 수 있다.
상기 제1 및 제2 반도체 다이들(114,124)과 인접한 도전성 패턴층들(111a,121a,)의 전기 접속도 비아 홀들(111b,121a)을 통해 이루어진다. 즉, 상기 제1 및 제2 반도체 다이들(114,124)은 제1 내지 제2 코어(111,101.121)를 관통하는 비아 홀(121b)에 의해서 전기적으로 접속될 수 있다.
도 1b는 상기 제1 반도체 다이(114)를 안착시키기 위해서 상기 제1 코어(111)의 일부가 레이저(101)에 의해 식각되는 단면을 도시한 도면이고, 도 1c는 도 1b에 도시된 레이저(101)이 레이저 광을 조사하는 경로를 도시한 도면이다. 상기 제1 코어(111)의 일부를 레이저(101)에 식각할 경우는 도 1c에 도시된 바와 같이 일정한 패턴(102)으로 식각 대상이 되는 부분(111c)에 레이저 광을 조사해야된다.
그러나, 전술한 바와 같은 상기 다층 인쇄회로기판(100)은 각각의 인쇄회로 기판(110,120)이 적층된 구조로서, 제1 내지 제2 코어(111,101,121)를 관통하는 비아 홀(121b)을 형성하므로 해당 비아 홀(121b)의 직경이 다른 비아 홀들(111b,112b,113b,122b,123b)에 비해서 커지는 문제가 있다. 즉, 종래의 다층 인 쇄회로기판은 동일한 면적 조건에서 비아 홀의 직경이 커지므로 라우팅(routing) 배선이 제한되는 문제가 있다.
그 외에도, 다층 인쇄회로 기판은 둘 이상의 코어들을 접합하므로, 슬림화된 제품에 적용이 제한되는 문제가 있다.
본 발명의 일 측면의 목적은 얇은 두께로도 구현 가능한 인쇄회로 기판을 제공하는 데 있으며, 본 발명의 또 다른 측면의 목적은 배선 구조의 단순화가 가능한 인쇄회로 기판을 제공하는 데 목적이 있다.
본 발명의 제1 측면에 따른 인쇄회로 기판은,
코어와;
상기 코어를 중심으로 상기 코어의 양면 상에 교대로 적층된 복수의 절연층 및 복수의 도전성 패턴 층들과;
상기 코어 및 상기 각 절연 층을 관통하는 복수의 비아 홀들을 포함한다.
본 발명의 제2 측면에 따른 인쇄회로 기판의 제조 방법은,
코어의 양 면에 도전성 패턴 층과 상기 코어를 관통하는 비아 홀을 형성하는 과정과;
상기 코어의 상부 및 하부 면의 일 부분에 낮은 접착력을 갖는 양면 테이프를 부착하는 과정과;
상기 코어의 상부 및 하부 면 상에 절연 층과, 상기 절연 층 상에 도전성 패 턴 층을 형성하는 과정을 포함한다.
본 발명의 제3 측면에 따른 인쇄회로 기판의 제조 방법은,
코어의 양 면에 도전성 패턴 층과 상기 코어를 관통하는 비아 홀을 형성하는 과정과;
상기 코어의 상부 면 상의 일 부분에 낮은 접착력을 갖는 양면 테이프를 부착하는 과정과;
상기 코어의 상부 및 하부 면 상에 절연 층과, 상기 절연 층 상에 도전성 패턴 층을 형성하는 과정과;
상기 코어의 상부 면 상에 형성된 절연 층들 중 양면 테이프 상에 형성된 절연 층의 일부분을 제거하는 공동 형성 과정과;
상기 절연 층이 제거된 공동 내에 반도체 다이를 안착시키는 과정과;
상기 절연 층 상에 적어도 하나의 절연 및 도전성 패턴 층들을 교번적으로 형성하는 과정을 포함한다.
이하에서는 첨부도면들을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 본 발명을 설명함에 있어서, 관련된 공지기능, 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.
도 2는 본 발명의 바람직한 실시 예에 따른 적층형 인쇄회로 기판의 단면을 도시한 도면이다. 도 2를 참조하면, 본 실시 예에 따른 인쇄회로 기판(200)은 코 어(core; 210)와, 상기 코어(210)를 중심으로 상기 코어(210)의 양면 상에 교대로 적층된 복수의 절연 층들(221~223, 231~233) 및 복수의 도전성 패턴 층들(211a,211b,221a,222a,223a,231a,232a,233a)과, 상기 코어(210) 및 상기 각 절연 층들(221~223, 231~233)을 관통하는 복수의 비아 홀들(Via holes;212,221b,222b,223b,231b,232b,233b)과, 제1 및 제2 반도체 다이(240,250)를 포함한다.
상기 각 비아 홀(212,221b,222b,223b,231b,232b,233b)은 도전성 충진제가 충진되어, 각 절연 층(221~223, 231~233) 간의 도전성 패턴 층들(211a,211b,221a,222a,223a,231a,232a,233a)을 전기적으로 연결시킬 수 있다.
상기 제1 및 제2 반도체 다이(semiconductor die; 240,250) 각각은 상기 인쇄회로 기판(200)의 내부에 매설되도록 상기 코어(210)의 상부 및 하부에 안착되며, 상기 제1 및 제2 반도체 다이(240,250)의 표면 상에는 외부 전기 접속을 위한 적어도 하나의 외부 접속단자(241,252)를 구비한다. 상기 외부 접속단자(241,252)는 도전성 패드(conductive pad)가 상기 제1 및 제2 반도체 다이(240,250)의 회로 영역에 배치된 재배선 공정에 이해서 완성될 수 있다. 즉, 상기 외부 접속단자(241,252)는 재배선 공정에 의해서 인접한 해당 도전성 패턴 층들(222a,231a)과 용이하게 전기적으로 연결될 수 있다.
상기 코어(210)는 일종의 절연 부재 등이 사용될 수 있으며, 그 양 면에는 도전성 패턴 층들(211a,211b,221a,222a,223a,231a,232a,233a)과, 절연 층(221~223, 231~233)이 교대로 형성된다. 또한, 상기 코어(210)의 상부 및 하부 면 상에 형성 된 도전성 패턴 층들(211a,211b)은 상기 코어(210)를 관통하는 비아 홀(212)에 의해서 전기적으로 연결될 수 있다. 본 발명에 따른 인쇄회로 기판(200)은 상기 코어(210)의 양 면에 상기 제1 및 제2 반도체 다이(240,250)를 안착시키므로 하나의 코어(210)를 이용해서 구성될 수 있다.
도 3a 내지 도 3e는 도 2에 도시된 적층형 인쇄회로 기판(200)의 제조 공정을 설명하기 위한 도면이다. 도 3a 내지 도 3e를 참조해서 본원 발명에 따른 인쇄회로 기판의 제조 공정을 설명한다.
도 3a는 상기 코어(210)에 도전성 패턴 층들(211a,211b) 및 비아 홀(212)을형성한 상태를 도시하는 도면이다. 상기 코어(210)는 양 면에 도전성 패턴 층들(211a,211b)이 형성되고, 상기 각 도전성 패턴 층들(211a,211b)은 해당 비아 홀들(212)에 의해서 전기적으로 연결된다.
도 3b는 상기 코어(210)의 상부 및 하부 면 상의 일부에 접착력이 약한 양면 테이프들(213c)이 부착된 상태를 도시한 도면으로서, 상기 각 양면 테이프(213c)는 상기 도전성 패턴(211a,211b) 상의 반도체 다이를 안착시키기 위한 공간에만 부착된다.
도 3c는 양면 테이프(213c)가 부착된 상태의 코어(210)에 절연 층들(221,231)을 형성하고, 상기 각 절연 층(221,231) 상에 도전성 패턴 층(221a,231a)을 형성한 상태를 도시한 도면이다. 상기 각 절연 층(221,231)은 비아 홀(221b,231b)이 형성되고, 상기 도전성 패턴 층들(221a,231a)은 상기 비아 홀(221b,231b)에 의해 전기적으로 연결될 수 있다. 상기 도전성 패턴 층들 21a,231a)은 상기 제1 및 제2 반도체 다이(240,250)를 안착시킬 부분이 제거되도록 형성됨으로써 레이저 가공의 용이성을 확보할 수 있다.
도 3d는 상기 코어(210)의 상부 및 하부에 형성된 절연 층(221,231)들 중 양면 테이프(231a,231b)가 형성된 부분을 제거해서 공동을 형성한 도시한 도면이고, 도 3e는 각 공동에 제1 및 제2 반도체 다이(240,250)를 안착시킨 상태를 도시한 도면이다.
상기 제1 및 제2 반도체 다이(240,250)가 안착된 상기 절연 층(221,231) 상에 적어도 하나의 절연 층 및 도전성 패턴 층들을 교대로 형성해서 도 2에 도시된 바와 같은 형태의 적층형 인쇄회로 기판(200)을 완성할 수 있다.
도 4a 내지 도 4c는 본 발명에 따른 적층형 인쇄회로 기판의 또 다른 제조 공정을 설명하기 위한 도면으로서, 상기 코어(210)에 비아 홀(212)을 형성하고, 도전성 패턴 층(211a)을 형성하는 등의 과정은 도 3a 내지 도 3c에 도시된 과정과 동일하다. 다만, 본 예에 따른 인쇄회로 기판의 제조 방법은 코어(210)의 일 면에만 반도체 다이(240)를 안착시킨 구조를 갖는다.
즉, 본 실시 예에 따른 인쇄회로 기판의 제조 공정은 도 3a 내지 도 3c에 도시된 바와 같이 상기 코어(210)의 양 면에 도전성 패턴 층과 상기 코어를 관통하는 비아 홀을 형성한다. 다만, 본 실시 예는 도 4a에 도시된 바와 같이 상기 코어(210)의 상부 면 상에 형성된 절연 층(221)의 일부분만을 제거해서 반도체 다이를 안착시키기 위한 공동을 형성하는 점에 있어서, 도 3d와 도 3e의 과정과 차이점을 갖는다. 상기 절연 층(221)은 도 5에 도시된 바처럼 양면 테이프(213)가 접착 된 부분의 테두리가 상기 레이저(201)에 의해 식각된다. 즉, 상기 레이저(201)는 상기 양면 테이프(213)에 의해 상기 코어(210)에 접착된 절연 층(221)의 외곽 부분(202)에 레이저 광을 조사해서 공동을 형성할 수 있으며, 상기 양면 테이프(213)가 부착된 절연 층의 외측 부분만을 경로로 레이저 광을 조사하므로 제조 및 안착시킬 반도체 다이의 정렬이 용이하다.
도 4b는 도 4a에서 상기 레이저(101)에 의해 상기 절연 층(221)의 일부가 제거되고, 동공이 형성된 상태의 인쇄회로 기판의 단면을 도시한 도면이고, 도 4c는 상기 절연 층(221)에 형성된 공동 내에 반도체 다이(240)가 안착된 상태를 도시한 도면이다. 도 4c에 도시된 바와 같은 상기 인쇄회로 기판은 상기 절연층(221)의 상부와, 상기 코어(210)의 하부에 형성된 절연층(231)에 적어도 하나 이상의 절연 층들 및 도전성 패턴 층들이 교대로 더 형성되어 완성될 수 있다.
본 발명은 코어를 중심으로 각각의 인쇄회로 기판을 형성함으로써, 둘 이상의 인쇄회로 기판을 집적한 적층형 구조의 형성 공정이 단순해지고, 얇은 두께로 구현 가능한 이점을 갖는다.
그 외에도, 본 발명은 하나의 코어만을 관통하는 홀에 의해서 각 도전성 패턴 층을 연결시킬 수 있으므로, 배선 구조의 단순화가 용이하며, 하나의 코어로 구성되므로 비아 홀의 직경이 작아져서 고밀도의 도전성 패턴 층의 형성이 가능하다.

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  8. 인쇄회로 기판의 제조 방법에 있어서,
    코어의 양 면에 도전성 패턴 층과 상기 코어를 관통하는 비아 홀을 형성하는 과정과;
    상기 코어의 상부 및 하부 면 상의 일부분에 접착력을 갖는 양면 테이프를 부착하는 과정과;
    상기 코어의 상부 및 하부 면 상에 위치하는 절연 층과, 상기 코어 및 절연 층의 사이 사이에 위치하는 도전성 패턴 층을 형성하는 과정과;
    상기 코어의 상부 및 하부 면 상에 형성된 절연 층들 중 상기 양면 테이프 상에 형성된 절연 층의 일부분을 제거하는 공동 형성 과정을 포함함을 특징으로 하는 인쇄회로 기판의 제조 방법.
  9. 제8 항에 있어서, 상기 인쇄회로 기판의 제조 방법은,
    상기 절연 층이 제거된 공동 내에 반도체 다이들을 안착시키는 과정과;
    상기 공동을 갖는 절연층 상에 절연 및 도전성 패턴 층들을 교번적으로 형성하는 과정을 더 포함함을 특징으로 하는 인쇄회로 기판의 제조 방법.
  10. 삭제
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